CN113793841B - 平衡多芯片并联功率模块电流的dbc基板结构 - Google Patents

Abstract

本发明提供了一种平衡多芯片并联功率模块电流的DBC基板结构，属于模块封装技术领域。该DBC基板结构从上至下依次为顶部铜层、陶瓷层和底部铜层。其中顶部铜层中的SiC半导体芯片为两组并联SiC半导体芯片，在矩形DBC基板上平行直线排布，且在直线布局中还设置了排布均匀的缓冲区，可以平衡DBC基板的热应力，减少翘曲现象的发生。同时，本发明运用对称等距的思想方法，根据电路的功率等级，可以扩展SiC半导体芯片并联数量，设计相同的电流路径以及合适的端口位置和数量，使DBC基板上贴装的SiC半导体芯片具有均衡的电流分布，提高模块使用寿命。

Description

平衡多芯片并联功率模块电流的DBC基板结构

技术领域

本发明涉及模块封装技术领域，具体的，提供了一种平衡多芯片并联功率模块电流的DBC基板结构。

背景技术

近些年，SiC MOSFET器件在电力电子领域中备受瞩目，因为其具有临界击穿场强高、热传导性好、导通电阻小、电子饱和速度更高等优点。然而，为了满足大功率应用，单芯片SiC MOSFET器件不能满足其需求，因此，通过并联SiC MOSFET扩大电流容量以达到设计要求就十分有必要。但由于SiCMOSFET器件的静态参数具有分散性，功率回路的寄生参数具有不对称性，会导致并联器件之间的电流出现不平衡现象，因此，需要对并联器件进行对称布局，尽可能的使主功率回路的电气参数一致，来改善并联器件电流不平衡的现象。

DBC基板是铜和陶瓷直接结合在一起的复合材料，既具有陶瓷的高导热、高电绝缘、高机械强度、低膨胀等特性，又兼具无氧铜的高导电性和优异焊接性能，且能像PCB线路板一样刻蚀出各种图形，因此，选用DBC基板作为功率模块芯片的承载体在电力电子领域中运用十分广泛。

中国发明专利申请公开说明书(CN 104124213 B)公开的《一种平衡DBC板上应力的方法及DBC板封装结构》，通过在DBC板上空闲位置处贴金属假片，从而可利用金属假片来平衡DBC板上的热应力，降低翘曲现象的发生，提高了产品的性能和美观性。但是，该结构有以下不足：

1、该结构并未考虑对称化布局，可能会存在并联电流不均衡问题；

2、该结构不能根据功率等级来并联相应数量的芯片。

中国发明专利申请公开说明书(CN 213242533 U)公开的《一种车用新型DBC基板结构》，通过在DBC上设计排列均匀的梯形图形，可以在芯片贴装时，带来散热效果，也可减少使用过程中因热应力不平衡而带来的翘曲现象的发生。但是，该结构有以下不足：

1、该结构并未考虑对称化布局，

2、DBC基板空间利用率不高。

发明内容

本发明所要解决的技术问题是现有DBC基板应对多SiC半导体芯片并联封装结构的均流问题。并且根据电路的功率等级，可以扩展SiC半导体芯片并联数量，设计相同的电流路径以及合适的端口位置和数量，使DBC基板上贴装的SiC半导体芯片具有均衡的电流分布。本发明运用对称等距的思想方法，可以根据特定的SiC半导体芯片并联数量，均衡各支路芯片的电流，提高模块使用寿命。

本发明的目的是这样实现的，本发明提供了一种平衡多芯片并联功率模块电流的DBC基板结构，所述DBC基板结构的横截面为矩形，从上至下依次为：顶部铜层、陶瓷层和底部铜层；所述顶部铜层与陶瓷层保持同心，且每个边长分别比陶瓷层的对应边长短2a，即在顶部铜层的周围形成了一个宽度为a的条状非铜边缘区；

所述顶部铜层为图形化铜层，所述图形化铜层是在陶瓷层上采用敷接方法形成铜层，然后通过刻蚀的方法形成的图形化布局，具体的，在该图形化布局中包括缓冲区、压焊端子区、芯片封装区和线路区；

所述缓冲区由两片第一L型铜、两片第二L型铜、2(n-2)片边部缓冲矩形铜、(n-1)片上缓冲矩形铜和(n-1)片下缓冲矩形铜组成，第二L型铜的面积＞第一L型铜的面积；所述压焊端子区包括2(n-1)片连接矩形铜；所述芯片封装区包括n组封装矩形铜，每组封装矩形铜包括1片上封装矩形铜和1片下封装矩形铜，即芯片封装区共包括n片上封装矩形铜和n片下封装矩形铜；

将顶部铜层的任意一个边记为边A，以边A为上，顺时针转动将其他三个边分别记为边B、边C和边D，并将边D方向记为左；

所述两片第一L型铜的直角边朝外，分别布设在顶部铜层的角AD和角BC处，两片第二L型铜的直角边朝外，分别布设在顶部铜层的角AB和角CD处，即四片L型铜的直边部分与条状非铜边缘区相接，且同样的L型铜为对角线布置；沿着四片L型铜的非直边部分且与该非直边部分相贴各有一根非铜隔断条，且该根非铜隔断条的两端均与条状非铜边缘区相通；所述非铜隔断条为陶瓷层在形成铜层的各个图形之间呈现出的条状非铜区，将非铜隔断条的条宽记为b，b≤a；

所述n组封装矩形铜沿着边A的方向均匀分布在图形化布局中部，每组中的上封装矩形铜和下封装矩形铜上下对齐，且中间相隔一个大于a的宽度，一根非铜隔断条从上封装矩形铜的右上角开始，沿上封装矩形铜的上边、上封装矩形铜左边、上封装矩形铜下边、下封装矩形铜的右边、下封装矩形铜下边布设，即一根非铜隔断条呈5字型，每组的两个封装矩形铜分别布设在在上下开口的结构中；其中，从左往右，第1片下封装矩形铜下边的非铜隔断条与角CD处的第二L型铜外的非铜隔断条相通，第n片上封装矩形铜上边的非铜隔断条与角AB处的第二L型铜外的非铜隔断条相通；

在n片上封装矩形铜中，除第n片上封装矩形铜外，其他n-1片上封装矩形铜上边处的非铜隔断条均向右上角方向延伸并形成了一个回字型的区域，其中，口字外为非铜隔断条，口字内部为一片上缓冲矩形铜；在n片下封装矩形铜中，除第1片下封装矩形铜外，其他n-1片下封装矩形铜下边处的非铜隔断条均向左下角方向延伸并形成了一个回字型的区域，其中，口字外为非铜隔断条，口字内部为一片下缓冲矩形铜，且相邻上下两个回字型中的非铜隔断条之间用一根垂直的非铜隔断条接通；

除第1组封装矩形铜和第n组封装矩形铜外，与其他各组封装矩形铜沿边B方向对齐，在边A和边C处均对应设置有一片被条状非铜边缘区和非铜隔断条包围在其中的边部缓冲矩形铜，在该边部缓冲矩形铜左右两侧的非铜隔离条外各有一片连接矩形铜，且连接矩形铜与条状非铜边缘区、非铜隔断条之间均不接触，即沿着边A和边B，分别设置了(n-2)片边部缓冲矩形铜和(n-1)片连接矩形铜，且每片边部缓冲矩形铜均被一个非铜区包围；

除以上芯片封装区、压焊端子区、缓冲区和设置在其中的非铜隔断条占据的区域外，顶部铜层中的其他区域均为线路区，该线路区内均覆盖了铜层。

优选地，所述线路区和缓冲区的铜层厚度相同，记为δ1，所述压焊端子区和芯片封装区的铜层厚度相等，记为δ2，δ2＜δ1；

优选地，n为大于2的正整数。

优选地，在每片上封装矩形铜和下封装矩形铜上，均通过银烧结连接一个SiC半导体芯片；每片连接矩形铜均与外电路相连接。

优选地，非铜隔断条的条宽b为2mm-3mm。

优选地，所述相邻上下两个回字型的非铜隔断条之间用一根垂直方向的非铜隔断条接通，该垂直方向的非铜隔断条的上端向右延伸C长度、下端向左延伸C长度，记上缓冲矩形铜的长边边长为L，C＝0.8-1.2L。

相对于现有技术，本发明的有益效果为：

1、本发明的结构为高度对称化布局。具体的，每一个压焊端子到SiC半导体芯片的距离都相等，从而使各个支路的寄生参数尽量一致。同时，高度对称化的布局以及缓冲区的设计也可以平衡DBC基板上的热应力，减少翘曲现象的发生。

2、两组并联SiC半导体芯片在矩形DBC基板上平行直线排布，极大程度上的提高了DBC基板空间利用率。

3、可以根据不同的功率等级来扩展SiC半导体芯片并联数量，通过设计相同的电流路径以及合适的端口位置和数量，使DBC基板上贴装的SiC半导体芯片具有均衡的电流分布，从而提高模块使用寿命。

附图说明

图1是本发明实施例中DBC基板的结构示意图；

图2为本发明实施例1中顶部铜层图形化布局的示意图；

图3是本发明实施例1中SiC半导体芯片贴装后的结构示意图；

图4是本发明实施例1中SiC半导体芯片的电路拓扑图；

图5是本发明实施例2中顶部铜层图形化布局的示意图；

图6是本发明实施例2中SiC半导体芯片的电路拓扑图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整的描述。

图1是本发明实施例中DBC基板的结构示意图，由该图可见，所述DBC基板结构的横截面为矩形，从上至下依次为：顶部铜层11、陶瓷层12和底部铜层13。所述顶部铜层11与陶瓷层12保持同心，且每个边长分别比陶瓷层12的对应边长短2a，即在顶部铜层11的周围形成了一个宽度为a的条状非铜边缘区10。

在本实施例中，底部铜层13的形状、尺寸均与顶部铜层11相同。顶部铜层11的下表面与陶瓷层12的上表面紧紧贴合，并且陶瓷层12的下表面与底部铜层13的上表面紧紧贴合。

图2为本发明实施例1中顶部铜层图形化布局的示意图，由该图可见，实施例1中的所述顶部铜层11为图形化铜层，所述图形化铜层是在陶瓷层12上采用敷接方法形成铜层，然后通过刻蚀的方法形成的图形化布局，具体的，在该图形化布局中包括缓冲区、压焊端子区、芯片封装区和线路区14。

所述缓冲区由两片第一L型铜1、两片第二L型铜2、2(n-2)片边部缓冲矩形铜3、(n－1)片上缓冲矩形铜4和(n-1)片下缓冲矩形铜5组成，第二L型铜2的面积＞第一L型铜1的面积。所述压焊端子区包括2(n-1)片连接矩形铜8。所述芯片封装区包括n组封装矩形铜，每组封装矩形铜包括1片上封装矩形铜6和1片下封装矩形铜7，即芯片封装区共包括n片上封装矩形铜6和n片下封装矩形铜7。

在本实施例中，n为大于2的正整数，具体的，从图2见，n＝3。

将顶部铜层11的任意一个边记为边A，以边A为上，顺时针转动将其他三个边分别记为边B、边C和边D，并将边D方向记为左。

所述两片第一L型铜1的直角边朝外，分别布设在顶部铜层11的角AD和角BC处，两片第二L型铜2的直角边朝外，分别布设在顶部铜层11的角AB和角CD处，即四片L型铜的直边部分与条状非铜边缘区10相接，且同样的L型铜为对角线布置。沿着四片L型铜的非直边部分且与该非直边部分相贴各有一根非铜隔断条9，且该根非铜隔断条9的两端均与条状非铜边缘区10相通。所述非铜隔断条9为陶瓷层12在形成铜层的各个图形之间呈现出的条状非铜区，将非铜隔断条9的条宽记为b，b≤a。在本实施例中，非铜隔断条9的条宽b为2mm-3mm。

所述n组封装矩形铜沿着边A的方向均匀分布在图形化布局中部，每组中的上封装矩形铜6和下封装矩形铜7上下对齐，且中间相隔一个大于a的宽度，一根非铜隔断条9从上封装矩形铜6的右上角开始，沿上封装矩形铜6的上边、上封装矩形铜6左边、上封装矩形铜6下边、下封装矩形铜7的右边、下封装矩形铜7下边布设，即一根非铜隔断条9呈5字型，并将每组的两个封装矩形铜分别布设在在上下开口的结构中。其中，从左往右，第1片下封装矩形铜7下边的非铜隔断条9与角CD处的第二L型铜2外的非铜隔断条9相通，第n片上封装矩形铜6上边的非铜隔断条9与角AB处的第二L型铜2外的非铜隔断条9相通。

在n片上封装矩形铜6中，除第n片上封装矩形铜6外，其他(n-1)片上封装矩形铜6上边处的非铜隔断条9均向右上角方向延伸并形成了一个回字型的区域，其中，口字外为非铜隔断条9，口字内部为一片上缓冲矩形铜4。在n片下封装矩形铜7中，除第1片下封装矩形铜7外，其他(n-1)片下封装矩形铜7下边处的非铜隔断条9均向左下角方向延伸并形成了一个回字型的区域，其中，口字外为非铜隔断条9，口字内部为一片下缓冲矩形铜5，且相邻上下两个回字型中的非铜隔断条9之间用一根垂直的非铜隔断条9接通。

除第1组封装矩形铜和第n组封装矩形铜外，与其他各组封装矩形铜沿边B方向对齐，在边A和边C处均对应设置有一片被条状非铜边缘区10和非铜隔断条9包围在其中的边部缓冲矩形铜3，在该边部缓冲矩形铜3左右两侧的非铜隔离条9外各有一片连接矩形铜8，且连接矩形铜8与条状非铜边缘区10、非铜隔断条9之间均不接触，即沿着边A和边B，分别设置了(n-2)片边部缓冲矩形铜3和(n-1)片连接矩形铜8，且每片边部缓冲矩形铜3均被一个非铜区包围。

除以上芯片封装区、压焊端子区、缓冲区和设置在其中的非铜隔断条9占据的区域外，顶部铜层11中的其他区域均为线路区14，该线路区14内均覆盖了铜层。

在本实施例中，所述线路区14和缓冲区的铜层厚度相同，记为δ1，所述压焊端子区和芯片封装区的铜层厚度相等，记为δ2，δ2＜δ1。

在本实施例中，在每片上封装矩形铜6和下封装矩形铜7上，均通过银烧结连接一个SiC半导体芯片。每片连接矩形铜8均与外电路相连接。

在本实施例中，所述相邻上下两个回字型的非铜隔断条9之间用一根垂直方向的非铜隔断条9接通，该垂直方向的非铜隔断条9的上端向右延伸C长度、下端向左延伸C长度，记上缓冲矩形铜4的长边边长为L，C＝0.8-1.2L。

从图2中可以清楚的看到，以上布局构成了一个高度对称的形态。压焊端子区的每一片与外电路相连接的连接矩形铜8到SiC半导体芯片的距离都相等，因此，外部信号通过连接矩形铜8到达SiC半导体芯片的距离相同，从而使各个支路的寄生参数尽量一致，达到平衡每一个并联SiC半导体芯片电流的效果，同时，高度对称化的布局可以带来良好的散热效果，缓冲区的设计可以平衡DBC基板上的热应力，减少翘曲现象的发生。

图3是本发明实施例1中SiC半导体芯片贴装后的结构示意图。由该图可见，所述顶部铜层11上共计6个SiC半导体芯片，其中3片上封装矩形铜6分别通过银烧结连接一个SiC半导体芯片A1、A2、A3，3片下封装矩形铜7分别通过银烧结连接一个SiC半导体芯片B1、B2、B3。

图4是本发明实施例1中SiC半导体芯片的电路拓扑图。由该图可见，6个SiC半导体芯片构成3条桥臂，分别为上桥臂SiC半导体芯片A1、A2、A3和下桥臂B1、B2、B3。每一条桥臂由一个上桥臂SiC半导体芯片和一个下桥臂SiC半导体芯片串联组成，然后3条桥臂之间相互并联。这种相互并联的连接方式增加了总电流，也能减小各支路寄生参数的差异性，从而实现对称化布局。

图5是本发明实施例2中顶部铜层图形化布局的示意图。由该图可见，在实施例2中，n＝6。即图3中对并联SiC半导体芯片的数目进行了扩展后，6片上封装矩形铜6分别通过银烧结连接一个SiC半导体芯片A1、A2、A3、A4、A5、A6，6片下封装矩形铜7分别通过银烧结连接一个SiC半导体芯片B1、B2、B3、B4、B5、B6。从图5可见，图形化布局仍然是一种高对称的形态。因此，本发明可运用对称等距的思想方法，根据不同的功率等级来扩展芯片的并联数量，通过设计相同的电流路径以及合适的端口位置和数量，使DBC上贴装的芯片具有均衡的电流分布，从而提高模块使用寿命。

图6是本发明实施例2中SiC半导体芯片的电路拓扑图。由该图可见，12个SiC半导体芯片构成6条桥臂，分别为上桥臂SiC半导体芯片A1、A2、A3、A4、A5、A6和下桥臂SiC半导体芯片B1、B2、B3、B4、B5、B6。每一条桥臂由一个上桥臂SiC半导体芯片和一个下桥臂SiC半导体芯片串联组成，然后6条桥臂之间相互并联。

通过上述实施例可见，本发明所提出的平衡多芯片并联功率模块电流的DBC基板结构具有高度的对称性，压焊端子区的每一片与外电路相连接的连接矩形铜到SiC半导体芯片的距离都相等，从而使各个支路的寄生参数尽量一致，同时，高度对称化的布局可以带来良好的散热效果，也可以平衡DBC基板上的热应力，减少翘曲现象的发生。两组并联SiC半导体芯片在矩形DBC基板上平行直线排布，极大程度上的提高了DBC基板空间利用率。并且可以根据不同的功率等级来扩展SiC半导体芯片并联数量，通过设计相同的电流路径以及合适的端口位置和数量，使DBC基板上贴装的SiC半导体芯片具有均衡的电流分布，从而提高模块使用寿命。

Claims (6)

1.一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于：所述DBC基板结构的横截面为矩形，从上至下依次为：顶部铜层(11)、陶瓷层(12)和底部铜层(13)；所述顶部铜层(11)与陶瓷层(12)保持同心，且每个边长分别比陶瓷层(12)的对应边长短2a，即在顶部铜层(11)的周围形成了一个宽度为a的条状非铜边缘区(10)；

所述顶部铜层(11)为图形化铜层，所述图形化铜层是在陶瓷层(12)上采用敷接方法形成铜层，然后通过刻蚀的方法形成的图形化布局，具体的，在该图形化布局中包括缓冲区、压焊端子区、芯片封装区和线路区(14)；

所述缓冲区由两片第一L型铜(1)、两片第二L型铜(2)、2(n-2)片边部缓冲矩形铜(3)、(n-1)片上缓冲矩形铜(4)和(n-1)片下缓冲矩形铜(5)组成，第二L型铜(2)的面积＞第一L型铜(1)的面积；所述压焊端子区包括2(n-1)片连接矩形铜(8)；所述芯片封装区包括n组封装矩形铜，每组封装矩形铜包括1片上封装矩形铜(6)和1片下封装矩形铜(7)，即芯片封装区共包括n片上封装矩形铜(6)和n片下封装矩形铜(7)；

将顶部铜层(11)的任意一个边记为边A，以边A为上，顺时针转动将其他三个边分别记为边B、边C和边D，并将边D方向记为左；

所述两片第一L型铜(1)的直角边朝外，分别布设在顶部铜层(11)的角AD和角BC处，两片第二L型铜(2)的直角边朝外，分别布设在顶部铜层(11)的角AB和角CD处,即四片L型铜的直边部分与条状非铜边缘区(10)相接，且同样的L型铜为对角线布置；沿着四片L型铜的非直边部分且与该非直边部分相贴各有一根非铜隔断条(9)，且该根非铜隔断条(9)的两端均与条状非铜边缘区(10)相通；所述非铜隔断条(9)为陶瓷层(12)在形成铜层的各个图形之间呈现出的条状非铜区，将非铜隔断条(9)的条宽记为b，b≤a；

所述n组封装矩形铜沿着边A的方向均匀分布在图形化布局中部，每组中的上封装矩形铜(6)和下封装矩形铜(7)上下对齐，且中间相隔一个大于a的宽度，一根非铜隔断条(9)从上封装矩形铜(6)的右上角开始，沿上封装矩形铜(6)的上边、上封装矩形铜(6)左边、上封装矩形铜(6)下边、下封装矩形铜(7)的右边、下封装矩形铜(7)下边布设，即一根非铜隔断条(9)呈5字型，每组的两个封装矩形铜分别布设在在上下开口的结构中；其中，从左往右，第1片下封装矩形铜(7)下边的非铜隔断条(9)与角CD处的第二L型铜(2)外的非铜隔断条(9)相通，第n片上封装矩形铜(6)上边的非铜隔断条(9)与角AB处的第二L型铜(2)外的非铜隔断条(9)相通；

在n片上封装矩形铜(6)中，除第n片上封装矩形铜(6)外，其他n-1片上封装矩形铜(6)上边处的非铜隔断条(9)均向右上角方向延伸并形成了一个回字型的区域，其中，回字型区域内口字型的外部空间为非铜隔断条(9)，回字型区域内口字型的内部空间为一片上缓冲矩形铜(4)；在n片下封装矩形铜(7)中，除第1片下封装矩形铜(7)外，其他n-1片下封装矩形铜(7)下边处的非铜隔断条(9)均向左下角方向延伸并形成了一个回字型的区域，其中，回字型区域内口字型的外部空间为非铜隔断条(9)，回字型区域内口字型的内部空间为一片下缓冲矩形铜(5)，且相邻上下两个回字型中的非铜隔断条(9)之间用一根垂直的非铜隔断条(9)接通；

除第1组封装矩形铜和第n组封装矩形铜外，与其他各组封装矩形铜沿边B方向对齐，在边A和边C处均对应设置有一片被条状非铜边缘区(10)和非铜隔断条(9)包围在其中的边部缓冲矩形铜(3)，在该边部缓冲矩形铜(3)左右两侧的非铜隔离条(9)外各有一片连接矩形铜(8)，且连接矩形铜(8)与条状非铜边缘区(10)、非铜隔断条(9)之间均不接触，即沿着边A和边B，分别设置了(n-2)片边部缓冲矩形铜(3)和(n-1)片连接矩形铜(8)，且每片边部缓冲矩形铜(3)均被一个非铜区包围；

除以上芯片封装区、压焊端子区、缓冲区和设置在其中的非铜隔断条(9)占据的区域外，顶部铜层(11)中的其他区域均为线路区(14)，该线路区(14)内均覆盖了铜层。

2.根据权利要求1所述的一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于，所述线路区(14)和缓冲区的铜层厚度相同，记为δ1，所述压焊端子区和芯片封装区的铜层厚度相等，记为δ2，δ2＜δ1。

3.根据权利要求1所述的一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于，n为大于2的正整数。

4.根据权利要求1所述的一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于，在每片上封装矩形铜(6)和下封装矩形铜(7)上，均通过银烧结连接一个SiC半导体芯片；每片连接矩形铜(8)均与外电路相连接。

5.根据权利要求1所述的一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于，非铜隔断条(9)的条宽b为2mm-3mm。

6.根据权利要求1所述的一种平衡多芯片并联功率模块电流的DBC基板结构，其特征在于，所述相邻上下两个回字型的非铜隔断条(9)之间用一根垂直方向的非铜隔断条(9)接通，该垂直方向的非铜隔断条(9)的上端向右延伸C长度、下端向左延伸C长度，记上缓冲矩形铜(4)的长边边长为L，C＝0.8-1.2L。