CN115910941A - 包括顶侧终止中介层布置的功率放大器封装和其制造方法 - Google Patents

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L·维斯瓦纳坦
金宅圭
R·尤斯科拉
F·A·桑托斯
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Abstract

本发明涉及包括顶侧终止中介层布置的功率放大器封装和其制造方法。公开了具有顶侧终止中介层(TTI)布置和相关联制造方法的无引线功率放大器(PA)封装。所述无引线PA封装的实施例包括基部凸缘、第一组中介层安装垫、第一RF功率管芯、封装主体。所述第一RF功率管芯附接到所述基部凸缘的管芯安装表面并且与所述第一组中介层安装垫电互连。所述TTI布置电耦合到所述第一组中介层安装垫并且从中在封装高度方向上突出。所述封装主体围封所述第一RF功率管芯并且具有与所述下部凸缘表面相对的封装顶侧表面。所述PA封装的顶侧输入/输出端可从所述封装顶侧表面接近并且通过所述TTI布置和所述第一组中介层安装垫与所述第一RF功率管芯电互连。

Description

包括顶侧终止中介层布置的功率放大器封装和其制造方法
技术领域
本公开的实施例大体上涉及微电子，并且更具体地说，涉及无引线功率放大器(PA)封装和用于制造具有顶侧终止中介层布置的无引线PA封装的方法。
背景技术
功率放大器(PA)封装含有承载晶体管集成电路的至少一个半导体管芯，所述半导体管芯用于射频(RF)信号或功率放大目的，本文中称为“RF功率管芯”。例如，在多尔蒂(Doherty)PA封装的情况下，至少一个载波RF功率管芯和至少一个峰化RF功率管芯含于PA封装的主体内。载波和峰化RF功率管芯可安装到金属基部凸缘等导电基板，所述导电基板提供与管芯相应背侧的电接触，同时还潜在地充当辅助消耗在RF功率管芯的操作期间产生的过量的热的散热器。在某些情况下，PA封装可包括围封气腔的盖或覆盖件；术语“气腔”根据行业规约是指密封的含气腔。在其它情况下，PA封装可被制造成缺少这种气腔，而改为含有无空隙封装主体，其中嵌入有封装RF功率管芯、任何其它封装微电子部件(例如，表面安装装置)以及焊线或其它互连特征。这后一种类型的PA封装通常被称作“包封”、“包覆模制”或“塑料”封装，其中在本文中主要使用术语“包覆模制”。如上文所指出，含于PA封装内的RF功率管芯或多个RF功率管芯可能易于在操作期间，具体地说，在以较高频率(例如，接近或超过3千兆赫)操作的载波RF功率管芯以及使用功率密集型技术制造的管芯(例如，分层氮化镓管芯结构)的情况下，产生过量的热。如果没有被充分耗散，则此类过量的热可能会在PA封装内积聚并限制RF功率管芯的性能。
发明内容
根据本发明的第一方面，提供一种无引线功率放大器(PA)封装，包括：
基部凸缘，其具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对定位的下部凸缘表面；
第一组中介层安装垫，其与所述基部凸缘间隔开；
第一射频(RF)功率管芯，其附接到所述基部凸缘的所述管芯安装表面并且与所述第一组中介层安装垫电互连；
顶侧终止中介层(TTI)布置，其电耦合到所述第一组中介层安装垫并且在所述封装高度方向上从所述第一组中介层安装垫突出；
封装主体，其围封所述第一RF功率管芯并且具有与所述下部凸缘表面相对的封装顶侧表面，所述封装顶侧表面基本上平行于所述管芯安装表面而延伸；以及
顶侧输入/输出(I/O)端，其能从所述封装顶侧表面接近并且通过所述TTI布置和所述第一组中介层安装垫与所述第一RF功率管芯电互连。
在一个或多个实施例中，所述TTI布置包括：
下部中介层垫，其接合到所述第一组中介层安装垫；以及
上部中介层垫，其电耦合到所述下部中介层垫并且暴露于所述封装顶侧表面处以限定所述顶侧I/O端的至少一部分。
在一个或多个实施例中，所述TTI布置包括第一中介层件，所述第一中介层件包括：
介电中介层主体，在所述介电中介层主体上形成所述上部中介层垫中的多个上部中介层垫和所述下部中介层垫中的多个下部中介层垫；以及
中介层通孔，其在所述介电中介层主体内延伸以将形成于所述介电中介层主体上的所述上部中介层垫和所述下部中介层垫电互连。
在一个或多个实施例中，所述无引线PA封装另外包括：
第二组中介层安装垫，其与所述基部凸缘间隔开；以及
第二RF功率管芯，其附接到所述基部凸缘的所述管芯安装表面并且电耦合到所述第二组中介层安装垫，所述顶侧I/O端通过所述TTI布置和所述第二组中介层安装垫与所述第二RF功率管芯进一步电互连。
在一个或多个实施例中，所述第一RF功率管芯包括定位于所述无引线PA封装的峰化信号放大路径中的峰化RF功率管芯；并且
其中所述第二RF功率管芯包括定位于所述无引线PA封装的载波信号放大路径中的载波RF功率管芯。
在一个或多个实施例中，所述TTI布置包括定位在所述峰化RF功率管芯与所述载波RF功率管芯之间的中心隔离壁。
在一个或多个实施例中，所述中心隔离壁包括：
介电中介层主体；
下部中介层垫，其形成于所述介电中介层主体上并且接合到所述基部凸缘；
上部中介层垫，其形成于所述介电中介层主体上并且限定包括在所述顶侧I/O端中的接地端；以及
至少一个中介层通孔，其在所述上部中介层垫与所述下部中介层垫之间延伸。
在一个或多个实施例中，所述至少一个中介层通孔包括沿着所述介电中介层主体的长度间隔开的至少一行通孔。
在一个或多个实施例中，所述至少一个中介层通孔包括在纵向方向上在所述介电中介层主体内延伸的条状通孔。
在一个或多个实施例中，所述TTI布置进一步包括：
第一横向隔离壁，其定位在所述中心隔离壁的第一侧面上并且基本上平行于所述第一侧面延伸，所述峰化信号放大路径在所述第一横向隔离壁与所述中心隔离壁之间延伸；以及
第二横向隔离壁，其定位在所述中心隔离壁的第二相对侧上并且基本上平行于所述第二相对侧延伸，所述载波信号放大路径在所述第二横向隔离壁与所述中心隔离壁之间延伸。
在一个或多个实施例中，所述TTI布置的至少一部分具有I形几何形状，如在沿着与所述基部凸缘的所述管芯安装表面正交的轴线在所述TTI布置上向下观察所见的。
在一个或多个实施例中，TTI布置的尺寸被设定成使得所述I形几何形状从邻近所述无引线PA封装的第一侧壁的位置延伸到邻近所述无引线PA封装的第二侧壁的位置。
在一个或多个实施例中，所述TTI布置包括在所述封装高度方向上以堆叠关系接合的多个中介层件。
在一个或多个实施例中，所述TTI布置包括具有介电主体的至少一个中介层件，在所述介电主体中形成至少一个中介层通孔。
在一个或多个实施例中，所述封装主体进一步包括与所述封装顶侧表面相对的封装底侧表面；并且
其中所述基部凸缘的所述下部凸缘表面通过所述封装底侧表面暴露，使得导热提取路径从所述第一RF功率管芯延伸，穿过所述基部凸缘，并且延伸到所述下部凸缘表面。
根据本发明的第二方面，提供一种无引线功率放大器(PA)封装，包括：
封装主体，其具有顶侧表面；
顶侧输入/输出(I/O)端，其能从所述封装主体的所述顶侧表面接近；
第一射频(RF)功率管芯，其包含在所述封装主体中；
基部结构，所述第一RF功率管芯安装到所述基部结构；以及
顶侧终止中介层(TTI)布置，其包括：
上部中介层垫，其通过所述封装主体的所述顶侧表面暴露以限定所述顶侧I/O端；
下部中介层垫，其电耦合到所述基部结构；以及
中介层通孔，其将所述上部中介层垫电耦合到所述下部中介层垫，所述第一RF功率管芯通过所述TTI布置和所述基部结构电耦合到所述顶侧I/O端。
在一个或多个实施例中，所述无引线PA封装包括第二RF功率管芯，所述第二RF功率管芯进一步包含在所述封装主体中并且通过所述TTI布置和所述基部结构电耦合到所述顶侧I/O端；
其中所述TTI布置进一步包括在所述第一RF功率管芯与所述第二RF功率管芯之间延伸的中心隔离壁。
在一个或多个实施例中，所述基部结构包括基部凸缘；并且
其中所述顶侧I/O端包括接地端；并且
其中所述接地端通过所述中心隔离壁电耦合到所述基部凸缘。
在一个或多个实施例中，所述TTI布置包括具有介电主体的至少一个中介层件，所述中介层通孔中的一个或多个中介层通孔延伸穿过所述介电主体。
根据本发明的第三方面，提供一种用于制造无引线功率放大器(PA)封装的方法，所述方法包括：
提供第一组中介层安装垫和与所述第一组中介层安装垫间隔开的基部凸缘，所述基部凸缘具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对的下部凸缘表面；
将至少第一射频(RF)功率管芯附接到所述基部凸缘的所述管芯安装表面；
将所述第一RF功率管芯与所述第一组中介层安装垫电互连；
在将所述第一RF功率管芯与所述第一组中介层安装垫电互连之前或之后，提供电耦合到所述第一组中介层安装垫并且从中在所述封装高度方向上突出的顶侧终止中介层(TTI)布置；
将所述第一RF功率管芯围封在封装主体中，所述封装主体至少在很大部分上限定与所述下部凸缘表面相对定位的封装顶侧表面；以及
形成顶侧输入/输出(I/O)端，所述顶侧I/O端能从所述封装顶侧表面接近并且通过所述第一组中介层安装垫和所述TTI布置与所述第一RF功率管芯电互连。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
将结合附图在下文描述本发明的至少一个例子，其中相同标号表示相同元件，并且：
图1示意性地示出根据本公开的示例实施例的多路放大器电路(此处为双向多尔蒂放大器电路)，可使用包含顶侧终止中介层(TTI)布置的无引线功率放大器(PA)封装来实施所述多路放大器电路的部分；
图2是如根据本公开的示例实施例所示的包括顶侧输入/输出(I/O)接口、包覆模制封装主体(以虚线示出)和TTI布置的无引线PA封装的等距视图；
图3和4分别是图2中示出的示例无引线PA封装的顶侧视图和底侧视图，其中包覆模制封装主体隐藏不可见；
图5和6是图2-4中所示的示例无引线PA封装的相对侧视图，其中以轮廓示出包覆模制封装主体；
图7和8是图2-6中所示的示例无引线PA封装的相对侧视图(相对于图5和6的侧视图围绕封装中心线旋转90度)，其中包覆模制封装主体隐藏不可见；
图9是示出TTI布置的等距视图，如图所示与隐藏在视图中的上部中介层垫分离，以更清楚地示出通过中介层主体形成的通孔；
图10是TTI布置的横截面视图，如以分离方式所示并且沿着延伸穿过包括在TTI布置中的中心隔离壁的区段截取的；
图11-14示出图2-8的如所示的处于各个制造阶段并根据示例制造过程产生的示例无引线PA封装；
图15示出如根据示例实施例所示的其中图2-8的示例无引线PA封装可在反方向上安装于较大电子系统或组件内的一种方式；以及
图16是根据本公开的另外的示例实施例示出的使用具有I形平面(自上而下)几何形状的单个中介层结构或件设置的TTI布置的等距视图；
图17是图16所示的TTI布置的等距视图，其进一步描绘了形成在介电中介层主体中以电连接上部和下部中介层垫的对应对或组的通孔(以虚线示出)；
图18是图16和17所示的TTI布置的放大等距视图，所述TTI布置在无引线PA封装制造工艺的中间阶段期间简化为实践并且接合到引线框阵列；以及
图19-31呈现了适当并入无引线PA封装，例如图1-15中所示的无引线PA封装的实施例中的TTI布置的几个替代示例实施例。
为简单和清晰地说明起见，可以省略众所周知的特征和技术的描述和细节，以避免不必要地使后续具体实施方式中描述的本发明的例子和非限制性实施例混淆。应进一步理解，除非另有说明，否则附图中出现的特征或元件不一定按比例绘制。例如，图中某些元件或区的尺寸可相对于其它元件或区而放大，以提高对本发明实施例的理解。
具体实施方式
本公开的实施例在上文简单描述的图式的附图中示出。在不脱离如所附权利要求书所阐述的本发明的范围的情况下，所属领域的技术人员可以设想对示例实施例的各种修改。
本文中出现的术语“集成电路管芯”或“IC管芯”包含集成无源装置、金属氧化物半导体电容器装置和其它此类电路元件，它们形成在包含管芯的离散半导体材料上；以及包含有更复杂有源集成电路的包含管芯的半导体材料上，例如下文所述类型的晶体管放大器电路。如本文所示，术语“金属”是指按重量百分比计主要由一种或多种金属组成的材料。类似地，命名金属是指按重量计主要由命名金属组成的金属材料。例如，术语“铜”是指按重量百分比计主要由铜(Cu)组成的金属材料。
如本文中进一步出现的，术语“顶侧终止中介层布置”或“TTI布置”是指包含在功率放大器(PA)封装中的一个或多个离散中介层结构或件。由给定TTI布置组成的一个或多个中介层件提供PA封装的顶侧输入/输出(I/O)接口与PA封装内包含的电路系统之间的互连。无论是作为单个、更膨胀的中介层件提供，还是作为任何数目的较小、单独制造的中介层件提供，TTI布置包括上部中介层接合垫和下部中介层接合垫。在许多情况下，上部中介层接合暴露在PA封装的顶侧表面(即，PA封装的外主表面与例如基部凸缘和中介层安装垫之类的基部结构相对定位，包含在PA封装内)，以限定PA封装的包括在顶侧I/O接口中的一些并非全部端。
概述
以下描述了PA封装和用于制造包括顶侧I/O接口和例如底侧热界面之类的其它独特特征的无引线PA封装的方法。对于无引线PA封装的给定实施例，顶侧I/O接口可包括与封装顶侧表面基本上共面或相对于封装顶侧表面可能略微凹入或凸起的端。PA封装包含一个或多个中介层件，所述一个或多个中介层件形成顶侧终止中介层(TTI)布置，所述布置TTI将PA封装的基部结构中包括的导电元件(例如，凸缘和中介层安装垫)电互连到顶侧I/O接口中包括的端。例如，在某些实施例中，TTI布置可以由单个中介层件组成，其跨越PA封装的各种内部部分以提供所需的电连接；例如，任意数量的信号输入、信号输出和电气接地连接。在此情况下，TTI布置可具有或包含如在TTI布置上向下观察所见的I形几何形状，并且其包括充当下文论述的类型的中心隔离壁的中心区段。在其它实施方案中，TTI布置可以由多个离散的中介层件产生，这些中介层件可以在PA封装内放置在非常接近的位置(例如，邻接关系)，或者可以在PA封装的整个内部布局中隔开和分布。通常，那么包含在给定PA封装内的TTI布置可以包含任何合适尺寸和形状的单个中介层件；或多个中介层件的各种组合，其可以以多种方式定位、排列或组装，以在PA封装设计中提供高水平的灵活性。
除了上述TTI布置外，PA封装的实施例另外包括与封装顶侧表面相对定位的封装底侧表面，如沿着垂直于基部凸缘的管芯安装表面延伸的轴线(在本文中也称为“封装高度方向”)截取的。此类定向术语在相对意义上使用，其中例如“上部”、“顶侧”、“下部”和“底侧”等术语根据与封装基部凸缘(或类似的管芯支撑基板)的相应接近度进行限定，应注意，给定的无引线PA封装可在三维空间中的任何定向上起作用。在这后一方面，当安装在包括于较大微电子系统或组件中的主板或另一印刷电路板(PCB)等电气布设的组件级基板上时，无引线PA封装的实施例可反方向安装。另外，无引线PA封装的实施例方便地制造为扁平无引线封装，即，具有基本上平面的顶侧表面的无引线封装，顶侧I/O接口的端或接触垫与所述顶侧表面大体上共面或齐平，再次应注意，顶侧端或上部中介层垫可相对于所述顶侧表面略微凹入或凸起，例如归因于在平面化或背部研磨步骤后对暴露的接触表面进行的镀覆。此类扁平无引线封装的例子包括双扁平无引线(DFN)封装或四方扁平无引线(QFN)封装。无引线PA封装的所述的这些实施例在PA封装包括顶侧I/O接口以及可能用于从PA封装提取过量的热的底侧热界面的情况下可拥有各种无引线形状因子，如下文进一步论述。
无引线PA封装的实施例被有利地制造成含有多尔蒂PA架构，并且照此主要在下文进行描述。无引线PA封装的实施例可被制造成拥有其它PA架构，然而，前提是所述PA封装含有用于功率或信号放大目的的至少一个承载晶体管的射频(RF)功率管芯。此外，在实施例中，除了充当PA封装的放大器区段或多个放大器区段的晶体管集成电路(IC)或多个晶体管IC之外，无引线PA封装还可包含额外电路系统。可使用另外包含在无引线PA封装内的表面安装装置(SMD)等离散微电子部件和/或可能使用另外嵌入PA封装中的小PCB(或类似电气布设基板)来实现此类额外电路系统。然而，更常见的是，此类额外电路系统(当包含在PA封装的给定实例中时)形成于离散IC管芯上，所述离散IC管芯进一步包含在无引线PA封装中并安装到基部凸缘的支撑表面或“管芯安装表面”；但在某些情况下，此类额外电路系统还可能形成于具有单态或多级放大器电路系统的共同管芯上。因此，在各种实施方案中，额外的IC管芯可以包含在无引线PA封装的给定实例中并且携带或承载IC特征，这提供输入和/或输出阻抗匹配、晶体管偏置、谐波终止和其它此类功能的任何组合。因而一般来说，无引线PA封装的实施例可被描述为包含一个或多个IC管芯，其中至少一个IC管芯(并且通常至少两个IC管芯)采用RF功率管芯的形式。在多尔蒂PA架构的情况下，具体地说，封装IC管芯将通常包括定位在并行放大路径中的至少一个峰化RF功率管芯和至少一个载波RF功率管芯，所述并行放大路径呈在无引线PA封装内并行延伸的峰化和载波信号放大路径形式。
为了支持顶侧I/O接口的形成，给定PA封装可包括基部结构，所述PA封装的其它部件(例如，顶侧终止中介层)在PA封装制造期间组装于所述基部结构上。在实施例中，这种基部结构可以包括或采用基部凸缘和中介层安装垫的形式。在此类实施例中，在与基部凸缘的管芯安装表面共面的管芯安装平面中看的一个或多个方向上，中介层安装垫与基部凸缘间隔开。为了制造效率，可将基部凸缘和中介层安装垫初始地提供为具有牺牲引线框部分(例如，包括联接条(tie bar)、杆(spars)或类似连接区段)的引线框，所述牺牲引线框部分在大部分制造工艺阶段期间以物理方式将基部凸缘和中介层安装垫互连。随后在单分期间移除引线框的牺牲部分，以在形成PA封装主体后电隔离基部凸缘和中介层安装垫。另外，此类引线框可被包括在更大的引线框阵列中，所述引线框阵列含有相对大量的互连引线框并且被全局处理以并行产生多个无引线PA封装。虽然在实施例中有可能将无引线PA封装的实例制造为气腔封装，但所述无引线PA封装将通常产生为含有包覆模制封装主体的包覆模制封装或包封封装。在这后一情况下，在执行(下文描述的)某些处理步骤后，引线框阵列可包封于包覆模制板中，并且所述包覆模制板和所述引线框阵列(共同称为“包覆模制引线框阵列”)随后经受并行单分工艺。对包覆模制引线框阵列的单分会产生多个PA封装，每个PA封装含有由包覆模制板的单分件形成的包覆模制封装主体和嵌入包覆模制封装主体中的引线框的单分件(例如，基部凸缘和中介层安装垫)。
在示例PA封装制造过程期间，初始地将基部结构(例如，基部凸缘和中介层安装垫)放置在载体、工作台或类似临时支撑表面的上部表面上。如上所指出，方便地而非基本地以引线框形式提供基部结构。包括至少一个RF功率管芯的一个或多个IC管芯随后附接到基部凸缘的管芯安装表面。在适当时，通过线接合或使用另一互连方法将IC管芯和中介层安装垫电互连。接下来，将形成所需TTI布置的一个或多个中介层件安装到并电耦合到基部结构的适当部分；例如，中介层安装垫和基部凸缘。在这方面，TTI布置可以包括一个或多个中介层件，每个中介层件具有电绝缘(介电)主体、上部和下部中介层垫(例如，形成为图案化或非图案化金属层)，以及电耦合上部和下部中介层垫的对应对或组的竖直延伸的导体。如在本文中出现的，术语“竖直延伸的导体”是指定向为主要在PA封装内的封装高度方向上延伸以互连上部和下部中介层垫的导体。在许多情况下，竖直延伸的导体可以形成为在一个或多个介电中介层主体内延伸的导电通孔，此类通孔具有(例如铜)镀覆内表面，填充有导电材料或以其它方式含有导电材料，导电材料的分布和尺寸足以在上部中介层垫与下部中介层垫之间提供所需的互连。相比之下，给定中介层件的介电主体可以由PCB材料(例如，FR-4)、陶瓷或另一种介电材料构成。介电主体可以形成为非分层单体结构(例如，陶瓷或聚合物块)、多层(例如，PCB)结构或能够用作介电基板的任何其它结构，在这些结构中或上适当地形成中介层垫、竖直延伸的导体(例如，通孔)和中介层件的任何其它导电特征。
如上所述，形成所需TTI布置的一个或多个中介层件可以在管芯附接后连结到基部结构的对应电接触件(例如，中介层安装垫和基部凸缘)。在这方面，TTI布置的下部接触垫可在适当时使用导电接合材料，例如导电管芯附接材料、焊料或烧结接合材料连结到中介层安装垫和/或基部凸缘，其例子如下所述。在一种方法中，将导电接合材料(例如，含有金属颗粒的膏状物)印刷或以其它方式涂覆在下部中介层垫的选定部分或中介层安装垫和基部凸缘上的目标安装位置，然后使用取放工具将构成TTI布置的一个或多个中介层件放置在所需位置，并且进行固化以完成电气和机械接合过程。在定位TTI布置之后，通过形成封装主体来限定封装顶侧表面，所述封装主体即围封PA封装中含有的IC管芯和其它电活性部件的材料主体、结构或组件。
无引线PA封装的实施例易于制造为包覆模制或包封封装，其包括其中嵌入有IC管芯、中介层安装垫、TTI布置和基部凸缘的包覆模制封装主体。在此情况下，在并行制造多个PA封装的实施例中，可以执行包覆模制过程以产生相对较大的包覆模制面板，所述包覆模制面板具有覆盖上部中介层垫的过厚或过多覆盖层。然后，可使用例如背部研磨之类的合适的材料移除过程薄化包覆模制面板以暴露上部中介层垫并且至少部分地限定模制封装主体的顶侧封装表面。以此方式通过顶侧封装表面暴露后，上部中介层垫表面形成封装顶侧I/O接口中包括的顶侧I/O端。在某些实施例中，接着可进行电镀以在顶侧I/O端上沉积镀覆饰面，所述镀覆饰面可包括上部中介层垫的暴露表面。当所述无引线PA封装与多个额外PA封装并行产生时，可通过将电位通过引线框阵列施加于中介层安装垫且施加于TTI布置而执行电镀过程。以此方式，在本公开的至少一些实施方案中，不需要例如沉积焊球等额外的处理步骤就可将所需的镀覆层或多层镀覆系统容易地沉积到顶侧I/O接口的端上。接着，执行单分以将引线框阵列和模制板分为多个离散无引线PA封装，每个无引线PA封装包括顶侧I/O接口。
如下文更全面地论述的，TTI布置中含有的中介层件将输入和输出信号(例如，在基于FET的PA电路的情况下的栅极和漏极信号)从无引线PA封装的顶侧I/O接口传导到其中含有的电路系统。TTI布置还可以在封装电路系统与包括在顶侧I/O接口中的电流回路或接地接触件之间提供连接，在许多基于FET的PA电路的情况下，电流回路或接地接触件可以是源极接触件。例如谐波终止电路或偏置电路之类的其它电路系统也可以含在给定PA封装中，在实施例中可能部分或全部形成在中介层件本身内，其中TTI布置为这种电路系统提供适当的电连接。此外，在某些实施例中，TTI布置中含有的一个或多个顶侧终止中介层可以含有接地或浮动电导体，所述接地或浮动电导体的大小被设定成和定位成用于电磁(EM)隔离或屏蔽目的。例如，在这后一方面，TTI布置的实施例可以包括中心隔离壁，所述中心隔离壁在给定的无引线PA封装内的单独信号放大路径之间延伸。这种中心隔离壁可以由介电材料(例如，PCB材料或陶瓷)构成，在所述介电材料中或上形成竖直电气互连件，例如条状通孔或按任何数目的行布置的通孔。当PA封装含有金属基部凸缘时，可以通过例如使用导电(例如，烧结)接合材料将中心隔离壁的一个或多个下部中介层垫附接到基部凸缘，来将中心隔离壁电耦合到基部凸缘。基部凸缘又可电耦合到封装RF功率管芯中包括的接地端；例如在多尔蒂放大器架构的情况下，峰化和载波RF功率管芯可使用导电接合材料电耦合到基部凸缘。因此，在此类实施例中，通过基部凸缘、通过中心隔离壁的导电区(例如，嵌入式通孔)，提供到载波和峰化RF功率管芯的接地端(例如，接合垫)以及到包括在顶侧I/O接口中的接地端的电连接。
在无引线PA封装具有多尔蒂放大器架构或布局并且TTI布置含有中心隔离壁(无论是作为离散中介层件提供还是作为较大中介层件的区段提供)的实施例中，峰化和载波RF功率管芯可定位在中心隔离壁的相对侧上。当峰化和载波信号放大路径中包括的任何额外封装电路元件或区段含于所述PA封装中时，此类额外电路元件也可定位在中心隔离结构的相对侧上。例如，可使用离散IC管芯来实现任何数目的阻抗匹配网络，所述IC管芯可部署在用于减小放大器信号路径之间的EM耦合的中心隔离壁的相对侧上，以增强PA封装的RF性能特性。另外或可替换的是，中心隔离壁可经过设定尺寸以在给定方向上横跨即使不是基本上全部PA封装主体也是大部分PA封装主体，所述给定方向例如其中所述中心隔离壁是细长的纵向方向。因此，中心隔离壁的实施例可包括：第一端部部分，其终止于或邻近封装主体的第一侧壁并且定位在第一对TTI布置(例如，沿着PA封装的第一边缘间隔开的两个输入TTI布置)之间；中间部分，其在位于不同信号放大路径的IC管芯之间延伸并且划分所述IC管芯(例如，在多尔蒂布局情况下分隔峰化RF功率管芯和载波RF功率管芯)；以及第二相对端部部分，其终止于或邻近封装主体的第二相对侧壁并且定位在第二对TTI布置(例如，沿着PA封装的第二边缘间隔开的两个输出TTI布置)之间。
在上述方式中，可使用具成本效益的改进型可靠制造过程来将PA封装制造成具有紧凑的无引线形状因子和增强的隔离能力。作为又一益处，PA封装的实施例可通过包括独特的底侧热界面而提供增强的热性能。如在本文中出现的，术语“底侧热界面”是指沿着无引线PA封装的底侧表面暴露的外部可接近界面，可通过所述界面轻易地从无引线PA封装的主体，并且具体地说，从邻近PA封装内一个或多个产热部件(例如，一个或多个RF功率管芯)的位置，提取过量的热。底侧热界面可以是例如在PA封装底侧处暴露并且可与所述底侧基本共面的金属基部凸缘或其它基板(例如，带压印的小PCB或无芯基板)的下部主表面。当PA封装安装在较大电子组件或系统内时，可使底侧热界面暴露(未覆盖)以允许与周围环境的对流热传递。然而，更有用地，当PA封装安装在较大电子组件内时，底侧热界面可热耦合到组件级散热器以进一步促进过量的热从PA封装流出并使所述过量的热耗散到周围环境中。此类组件级散热器可以是例如鳍片阵列、金属底架，或适于吸收从PA封装提取的过量的热并将过量的热以对流方式传递或释放到周围环境的另一导热结构。另外在PA封装的顶侧I/O接口与主板等组件级基板之间形成电连接，当PA封装安装在较大电子组件或系统内时，所述PA封装以反方向安装到所述主板。因此，在一般意义上，可在第一一般方向上(通过底侧热界面)以传导方式从PA封装提取热，而在第二相对方向上通过顶侧I/O接口与PA封装交换电信号。
考虑到由本公开的实施例提供的增强的热性能和隔离能力，当前公开的无引线PA封装非常适合用于受益于可靠性提高、系统成本最小化、无线电体积缩减以及热耗散更大的应用，例如大规模多输入/多输出(mMIMO系统)。所述PA封装还非常适合结合通常易于产生过量的热的高功率密度管芯技术(具体地说，在多尔蒂PA架构情况下用以制造载波RF功率管芯时)使用。此类高性能管芯的例子包括分层基部管芯结构，例如分层氮化镓(GaN)结构和分层砷化镓(GaAs)结构；以及使用某些高电阻基板制造的IC管芯，例如高电阻体硅(Si)基板、绝缘体上硅(SOI)基板以及基于金刚石的和基于玻璃的基板。现在将结合图1-10描述具有顶侧I/O接口和其它独特特征(例如，中心隔离壁)的第一示例无引线PA封装，而下面结合图11-14进一步论述结合多个类似或相同PA封装制造这种PA封装的示例方法。下文结合图15论述可将图2-8中所示的无引线PA封装可以反向安装在更大电子组件或系统内的一种方式。接下来，下面结合图16-27论述适合并入无引线PA封装的TTI布置的几个替代实施例。
包括顶侧终止中介层布置的无引线功率放大器封装的总体论述
图1是根据本公开的示例实施例所示的多尔蒂PA电路20的示意图。可以例如图1中大体上勾勒的PA封装22等PA封装的形式提供多尔蒂PA电路20的一个或多个部分。可产生无引线PA封装22以包括无引线顶侧I/O接口24、26、28、30、32，其中顶侧I/O接口24、26、28、30、32中包括的各端或触点暴露于PA封装22的PA封装主体34的顶侧封装表面处，所述顶侧封装表面例如PA封装主体34的外主表面，其可(但未必)具有大体上在坐标图例36的X-Y平面中延伸的基本平面的或“平坦的”拓扑结构。在当前的例子中，具体地说，将无引线PA封装22实现为具有第一组输入端24、30；第二组输出端26、32；以及至少一个接地端28的DFN封装。在另外的实施例中，可将无引线PA封装22制造成具有其它顶侧I/O接口布局，并依据例如PA封装主体34内所含的微电子部件(主要是IC管芯)的数目和类型、使用的封装部件布局和互连方案以及其它设计因素而采用各种其它形状因子。下文阐述PA封装22的示例实现形式的额外描述。然而，首先，更详细地描述多尔蒂PA电路20以提供可更好地理解PA封装22的实施例的说明性非限制性上下文。
在所示的例子中，多尔蒂PA电路20包括输入节点38、输出节点40和在节点38、40之间的功率分配器42(或分离器)。多尔蒂PA电路20另外包括载波(主)信号放大路径和至少一个峰化(辅)信号放大。功率分配器42被配置成将输入节点38处接收到的输入RF信号的功率分配成分别沿着载波信号放大路径和峰化信号放大路径引导的载波部分和峰化部分。载波和峰化信号放大路径并行延伸，直到随后在电耦合到电路输出节点40的功率合成器44处重组。如图1中标记为“APCS”的第一箭头48所标识，载波信号放大路径的一部分延伸通过无引线PA封装22。类似地，如由标记为“APPS”的第二箭头50所标识，峰化信号放大路径的一部分与载波信号放大路径(箭头48)并行地同样延伸穿过PA封装22。在安装了多尔蒂PA电路20的较大组件或系统的操作期间，电力负载46直接或通过任何数目的额外电路元件(例如，未示出的阻抗变压器)耦合到电路输出节点40。多尔蒂PA电路20非常适合并入更大、未示出的PA系统，例如蜂窝基站或其它无线通信系统，其中负载46从多尔蒂PA电路20接收放大的RF信号，用于随后经由天线阵列进行空中辐射。
无引线PA封装22含有定位在载波信号放大路径48中的载波放大器52以及定位在峰化信号放大路径50中的峰化放大器54。放大器52、54各自包括用于放大传导通过放大器52、54的RF信号的至少一个功率晶体管IC。每个功率晶体管IC可制造在半导体管芯56、57上，并且具有单级配置或多级配置。在实施例中，可使用以下晶体管技术中的任一项技术实施放大器52、54中的一个或两个的所有放大器级(或最终放大器级)：基于硅的场效应晶体管(例如，横向扩散的金属氧化物半导体FET或LDMOS FET)或III-V FET(例如，氮化镓(GaN)FET、砷化镓(GaAs)FET、磷化镓(GaP)FET、磷化铟(InP)FET或锑化铟(InSb)FET，或者另一类型的III-V晶体管)。当例如多尔蒂PA电路20具有对称配置时，载波晶体管IC与峰化晶体管IC可大小相同。可替换的是，载波晶体管IC和峰化晶体管IC可在各种不对称多尔蒂配置的情况下大小不等；应理解，如在此上下文中出现的术语“大小”用于指代功率晶体管IC的有效外围或总有效栅极宽度。在不对称多尔蒂配置中，具体地说，峰化晶体管IC可大于载波晶体管IC某一倍数。例如，峰化晶体管IC可以是载波晶体管IC的大小的两倍，使得峰化晶体管IC的载流能力是载波晶体管IC的大约两倍。还可以实施除2:1的比率以外的峰化放大器IC大小与载波放大器IC大小的比率。为了反映FET主要用于生产PA装置的事实，前述段落和本文档总体上主要集中于使用FET实施的(例如，多尔蒂)PA装置的实施方案。然而，在本公开的替代实施例中，可使用包括双极晶体管的其它晶体管类型来实施。因而总的来说，本公开的实施例不限于结合任何特定晶体管类型或管芯技术进行使用。
在电路操作期间，多尔蒂PA电路20的载波放大器52可被偏置以在AB类模式下工作，而峰化放大器54被偏置以在C类模式下工作。在低功率电平下(例如，当施加到输入节点38的输入信号的功率小于峰化放大器54的接通阈值电平时)，多尔蒂PA电路20在低功率或退避模式下操作。在低功率(退避)模式下，载波放大器52可以是将电流供应到负载46的唯一放大器。然而，当输入信号的功率超过峰化放大器54的阈值电平时，多尔蒂PA电路20转换为在全功率或高功率模式下操作，在此模式下，载波放大器52和峰化放大器54同时向负载46提供电流。此时，峰化放大器54在功率合成器44处提供有源负载调制，从而允许载波放大器52的电流输出持续、基本上线性地增加。此外，由于多尔蒂PA电路20在全功率模式下操作，在此期间放大器52、54同时将电流供应到负载46，功率分配器42相应地在信号放大路径之间分配输入信号功率。当多尔蒂PA电路20具有对称多尔蒂PA配置时，功率分配器42可以以基本等效的方式分配功率，使得大约一半的输入信号功率被提供到每个信号放大路径(箭头48、50)。在其它情况下，例如当多尔蒂PA电路20具有不对称多尔蒂PA配置时，功率分配器42可被配置成在信号放大路径(箭头48、50)之间不相等地分配功率。基本地，功率分配器42随后对输入节点38处供应的输入RF信号进行划分，其中划分的信号部分随后沿着载波或“主”信号放大路径(箭头48)和峰化或“辅”信号放大路径(箭头50)单独地放大。
在所示的例子中，多尔蒂PA电路20还包括两个输入阻抗匹配电路或网络58、60以及两个输出阻抗匹配电路或网络62、64。适当时，匹配网络58、60、62、64可用于使电路阻抗朝向负载阻抗或源阻抗递增地增大。在某些实施方案中，匹配网络58、60、62、64可各自完全或部分地在PA封装22内部实施。例如，如图1所指示，以及在下面结合图2-14所描述的相应例子中，输入匹配网络58、60可包含在PA封装22中；例如，输入阻抗匹配网络58可以实施在PA封装22中含有的离散IC管芯上，并且定位在中心隔离结构或壁(例如，包括在TTI布置74中的中心隔离壁84，如下所述)的第一侧(“载波侧”)上。相比之下，输入阻抗匹配网络60同样实施在PA封装22中进一步含有的离散IC管芯上，并且定位在中心隔离壁84的第二相对侧(“峰化侧”)上。相比之下，在此类实施方案中，输出阻抗匹配网络62、64可在印刷电路板(PCB)或安装PA封装22的另一组件级基板上实施，其中使用IC管芯、表面安装装置(SMD)或组件级PCB本身中形成的电路元件的任何组合来实施网络62、64。在其它情况下，匹配网络58、60、62、64中的全部匹配网络、没有一个匹配网络或不同的匹配网络子集可集成到PA封装22中。因此，一般在实施PA封装22和多尔蒂PA电路20时会有较大程度的设计灵活性。另外，在更复杂的实施例中，功率放大器52、54中的任一个或两个功率放大器可实施有多个并行放大路径(而非具有单个放大路径)。例如，在示例不对称多尔蒂配置中，载波放大器52可实施有两个(或更大数量的)并行放大路径，而峰化放大器54实施有三个(或某一其它数目的)并行放大路径。另外，在N路多尔蒂放大器(N>2)的情况下，PA封装22可含有不同配置或电平的多个峰化放大器。
在图1的相对简单的例子中，多尔蒂PA电路20具有标准负载网络配置。因此，输入侧电路部分被配置成使得在例如多尔蒂PA电路20的中心操作频率下，相对于供应到载波放大器52的输入信号，供应到峰化放大器54的输入信号被延迟90度。为了确保载波输入RF信号和峰化输入RF信号以大约90度的相移到达放大器52、54，可将第一相位延迟元件68并入到多尔蒂PA电路20中以向峰化输入信号提供约90度的相位延迟。例如，相位延迟元件68可包括四分之一波长传输线，或具有约90度的电长度的另一合适类型的延迟元件。为了补偿放大器52、54的输入处载波放大路径与峰化放大路径(箭头48、50)之间产生的90度相位延迟差并由此确保放大后的信号同相到达功率合成器44，输出侧电路部分被类似地配置成对载波放大器52的输出与功率合成器44之间的信号施加约90度的相位延迟。这可通过提供额外相位延迟元件70来实现。虽然多尔蒂PA电路20在所示实施例中具有标准负载网络配置，但在其它实施方案中可能有其它负载网络配置。例如，在替代实施方案中，多尔蒂PA电路20可改为具有替代(或“相反的”)负载网络配置。在此情况下，输入侧电路部分可被配置成使得在多尔蒂PA电路20的中心操作频率下，相对于供应到峰化放大器54的输入信号，供应到载波放大器52的输入信号被延迟约90度。对应地，输出侧电路部分可以被配置成对峰化放大器52的输出与功率合成器44之间的信号施加约90度的相位延迟。
如先前所指示，无引线PA封装22被制造成包括顶侧I/O接口24、26、28、30、32。此外，如图1右下角出现的图例72所指示，顶侧I/O接口24、26、28、30、32可以包括以下“终止端”或“端”：(i)输入端24、30；(ii)输出端26、32；以及(iii)至少一个中心接地端28。顶侧I/O接口24、26、28、30、32的端可从无引线PA封装22的封装顶侧表面接近，从而有助于使用各种表面安装方法将PA封装22安装在较大电子系统或组件中，如下文结合图15进一步论述。端24、26、30、32由共同形成TTI布置74的多个中介层件的暴露的上部金属层或接触垫限定。TTI布置74中包含的每个中介层件在封装高度方向上从中介层安装垫76延伸(对应于坐标图例36的Z轴)。如下文结合图9和10更全面地论述的，中介层件可以各自作为多层PCB、含有嵌入式电导体的介电质(例如，陶瓷)块或类似结构产生。相比之下，中介层安装垫76至少部分地由导电材料构成，并且在至少一些实施方案中可以实现为金属件。
TTI布置74中含有的中介层件各自包括上部导电层和下部导电层，这些导电层可以被图案化以各自限定多个垫，或者替代地作为连续的非图案化(例如，金属)层。在任一情况下，上部导电层限定了多个上部中介层垫，而下部导电层限定了与中介层安装垫76和基部凸缘78电耦合的多个下部中介层垫。在实施例中，上部中介层垫的上部端表面或外部端表面可通过PA封装22的最上表面或前侧暴露，以限定顶侧I/O接口24、26、28、30、32。相比之下，中介层件的构成TTI布置74的下部中介层垫使用导电接合材料，在某些情况下使用烧结接合材料，附接到中介层安装垫76和基部凸缘78。从而形成了导电路径，所述导电路径从包括在限定顶侧端24、26、30、32的TTI布置74中的上部中介层垫的上部端表面延伸穿过中介层主体、穿过下部中介层垫，并且延伸到相关联的中介层安装垫76。中介层安装垫76又电耦合到无引线PA封装22中含有的IC管芯的适当端(例如，接合垫)。同样地，或是通过线接合或是使用另一互连技术，例如用于使用导电油墨形成共形迹线的三维打印技术，在输入匹配网络58、60与RF功率管芯56之间形成电互连。
继续参考图1的示例实施例，TTI布置74包括四个中介层件，这些中介层件具有限定顶侧接触件或端24、26、30、32的上部中介层垫。这些中介层件用于在多尔蒂PA电路20的操作期间在顶侧I/O接口24、26、28、30、32与含有PA封装22的电路系统之间传导输入和输出信号。此外，TTI布置74还包括第五中介层件，所述第五中介层件具有限定接地接触件28并且用作中心隔离壁84的上部中介层垫。中心隔离壁84在封装高度方向(同样，对应于坐标图例36的Z轴)上从PA封装22的顶侧表面处或邻近所述顶侧表面的位置朝向PA封装22中另外含有的上述基部凸缘78的管芯附接表面延伸。因此，中心隔离壁84在顶侧I/O接口24、26、28、30、32的接地端与基部凸缘78之间提供了电路径，所述电路径可以嵌入封装主体34的下部部分中。另外，考虑到中心隔离壁66的相对昂贵的表面积，如在坐标图例36的X-Y平面中所测，当PA封装22安装在较大的电子系统或组件内时，相对大的表面积用于接合和导电。
RF功率管芯56还可包括接地端或接合垫，所述接地端或接合垫例如通过使用例如烧结金属(例如，含银接合层)之类的导电接合材料将RF功率管芯56附接到基部凸缘78的管芯安装表面而电耦合到基部凸缘78。因此，形成稳健的电接地路径，所述电接地路径从PA封装22的顶侧接地端28(同样，由中心隔离壁84的上部暴露的镀覆或非镀覆表面限定)延伸穿过中心隔离壁84的主体、穿过基部凸缘78，并且延伸到RF功率管芯56和集成于RF功率管芯56中的晶体管IC电路(峰化和载波放大器)的相应接地端。另外，如图1所示，承载载波晶体管IC 52的载波RF功率管芯56和承载峰化放大器IC 54的峰化RF功率管芯56定位在中心隔离壁84的相对侧上。作为接地的导电结构，中心隔离壁84在RF功率管芯56之间提供EM屏蔽以降低或消除载波晶体管IC 52与峰化放大器IC 54之间不合需要的EM耦合。另外，如图1所指示，中心隔离壁84可以从邻近第一封装侧壁80的位置延伸到邻近PA封装22的第二相对封装侧壁82的位置。因此，中心隔离壁84可横跨信号放大路径48、50的大致整个长度，以及横跨可能PA封装22的即使不是大致整个长度也是大部分的长度，如沿着坐标图例36的X轴所测量的。
中心隔离壁84可以描述为具有在TTI布置74的限定顶侧输入端的区段之间延伸的第一端部部分(此处为限定顶侧端24、30的中介层件)；在TTI布置74的限定顶侧输出端的区段之间延伸(此处为限定顶侧端26、32的中介层件)的第二端部部分；以及位于第一端部部分与第二端部部分之间的中间部分，其中RF功率管芯56承载载波放大器52，并且RF功率管芯56承载峰化放大器54，所述载波放大器和所述峰化放大器位于中心隔离壁的中间部分的相对侧上。通过这种定位和尺寸标定，中心隔离壁84沿封装长度方向(对应于坐标图例36的X轴)提供全面的EM屏蔽。此外，在实施例中，在封装高度方向(对应于坐标图例36的Z轴)上，中心隔离壁84可延伸远离基部凸缘78的管芯安装表面并且充分延伸到PA封装22的顶侧表面。因此，在此类实施例中，中心隔离壁84另外提供邻近封装侧壁80定位的顶侧端24、30(与对应中介层件或TTI布置74的区段)之间的EM隔离，从封装宽度方向(对应于坐标图例36的Y轴)看，所述顶侧端24、30(与对应中介层件或TTI布置74的区段)被中心隔离壁84的第一中间端部部分分开。类似地，中心隔离壁84另外提供顶侧端26、32(与对应中介层件或TTI布置74的区段)之间的EM隔离，从封装宽度方向看，所述顶侧端26、32(与对应中介层件或TTI布置74的区段)被中心隔离壁84的第二端部部分分开。因此，中心隔离壁84沿着这些路径中的相应全部或基本上全部路径在载波信号放大路径(箭头48)与峰化信号放大路径(箭头50)之间提供EM屏蔽或隔离。
现转而参看图2-8，从一系列视角示出无引线PA封装22(图1)的示例实施方案，并在下文称作“无引线PA封装86”。在此特定例子中，将无引线PA封装86制造为包括包覆模制封装主体88的包覆模制封装或包封封装，所述包覆模制封装主体88具有在封装高度方向(对应于坐标图例94的Z轴)上相对的封装顶侧表面90和封装底侧表面92(图4)。包覆模制封装主体88在无引线PA封装22的各种内部结构或部件的上方和周围形成，所述内部结构或部件包括基部凸缘96和多个中介层安装垫97-100(大体上分别对应于图1所示的基部凸缘78和中介层安装垫76)。中介层垫97-100具有包括在无引线PA封装22的第一信号放大路径中的第一组中介层安装垫97、98，以及包括在第二信号放大路径中的第二组中介层安装垫99、100。在图2-8中至少部分地以虚线绘制包覆模制封装主体88或使其隐藏不可见，以更清晰地示出无引线PA封装22的内部；然而，另外示出其中嵌入有基部凸缘96和中介层安装垫97-100的下部介电主体部分102。如下文结合图9-12更充分地描述，下部介电主体部分102可与包覆模制封装主体88的其余部分一体地形成为单个包覆模制主体。在替代实施例中，可经由初始包覆模制过程形成下部介电主体部分102，而包覆模制封装主体88的其余部分随后使用第二包覆模制过程形成。作为又另外的可能性，下部介电主体部分102可不进行包覆模制，而是由陶瓷、PCB树脂或另一电介质材料构成；在这种情况下，下部介电主体102、基部凸缘96和中介层安装垫97-100最初可作为预制结构产生；例如，在这种情况下，预制基板可作为单个单元或以互连板形式从供应商处购买或以其它方式获得。
基部凸缘96包括上表面104(在本文中称为“管芯安装表面104”)和相对的下部凸缘表面106。多个IC管芯108-111附接到在基部凸缘96的管芯安装表面104上分布的不同位置，在无引线PA封装86的至少一些实施例中，所述管芯安装表面104可基本上平行于封装顶侧表面90而延伸。在示出的其中无引线PA封装86具有多尔蒂放大器架构并且大体上对应于上文结合图1描述的无引线PA封装22的例子中，在PA封装86中含有四个IC管芯108到111：(i)承载载波侧输入匹配网络的第一IC管芯108(本文称为“MNCS管芯108”)；(ii)承载峰化侧输入匹配网络的第二IC管芯109(本文称为“MNPS管芯109”)；(iii)承载载波放大器IC的第三IC管芯110(本文称为“载波RF功率管芯110”)；以及(iv)承载峰化放大器IC的第四IC管芯111(本文称为“峰化RF功率管芯111”)。MNCS管芯108和载波RF功率管芯110位于载波信号放大路径中，所述载波信号放大路径延伸穿过无引线PA封装86，并且由图3上部所示的第一箭头112表示。相反，MNPS管芯109和峰化RF功率管芯111定位在载波信号放大路径中，所述载波信号放大路径同样延伸到PA封装86并且由图3的下部部分所示的第二箭头112表示。
共同形成TTI布置129(在图9和10中所标识的)的多个中介层结构或件116-120进一步嵌入包覆模制封装主体88中。如下文所论述，包括在中介层件116-120中的上部金属层或“上部中介层垫”的外部端表面可沿封装顶侧表面90暴露，以限定顶侧I/O接口121、122、123、124、125。在所示例子中，具体地说，中介层件116的上部中介层垫通过封装顶侧表面90暴露，以限定顶侧载波输入端121；中介层件117的上部中介层垫通过顶侧表面90暴露，以限定顶侧载波输出端122；中介层件118的上部中介层垫通过顶侧表面90暴露，以限定顶侧峰化输入端123；中介层件119的上部中介层垫通过顶侧表面90暴露，以限定顶侧峰化输出端124；并且中介层件120的上部中介层垫通过顶侧表面90暴露，以限定顶侧接地端125。在实施例中，限定顶侧端121、122、123、124、125的中介层件116-120的上部金属垫的暴露表面可镀覆或以其它方式涂覆有至少一层导电材料。在其它实施例中，限定顶侧端121、122、123、124、125的中介层件116-120的上部金属层或上部中介层垫的外部端表面可以保持裸露或未被镀覆。在任一情况下，限定顶侧端121、122、123、124、125的中介层件116-120(并且，更一般化地，TTI布置129)的上部中介层垫在可从封装顶侧表面90接近以与设置在主板或其它组件级基板上的对应电接口电连接时被视为暴露的，如下文结合图15更充分地论述。
如上文所指示，中介层件116-119各自附接到中介层安装垫97-100，并且在封装高度方向上从所述中介层安装垫97-100向上突出。中介层件116-119可各自在封装高度方向上为细长的，并且具有足够高度以从中介层安装垫97-100延伸到封装顶侧表面90。在实施例中，中介层件116-119的相应高度(在图5和6中由第一箭头140标识)可超过并且可能至少是基部凸缘96的高度或厚度的两倍，如在封装高度方向所测量并且如由图5和6中的第二箭头142所指示。在示出的例子中，限定信号承载顶侧端121-124的中介层件116-119作为相对较小的块状件提供，所述块状件各自具有大体上方形平面(自上而下)几何形状。相比之下，中介层件120附接到金属基部凸缘96并且从所述金属基部凸缘96向上突出。中介层件120具有细长形状因子和矩形平面几何形状，以限定中心隔离壁127，其通常对应于图1所示PA封装22的中心隔离壁84。中介层件120的中心隔离壁127沿其长度伸长，并且可以延伸如在封装长度方向(对应于坐标图例94的X轴)上测量的即使不是无引线PA封装86的大致整个长度的也是大部分的长度。因此，中心隔离壁127可从邻近包覆模制封装主体88的第一侧壁的第一位置起在中介层件116、117之间延伸跨越基部凸缘96的加宽部分、在中介层件118、119之间延伸并且延伸到包覆模制封装主体88的第二相对侧壁。换句话说，中介层件120的中心隔离壁127包括定位在一对中介层件116、117之间的第一端部部分、定位在MNCS管芯108与MNCS管芯109之间以及载波RF功率管芯110与峰化RF功率管芯111之间的中间部分，以及定位在一对中介层件118、119之间的第二端部部分。
中介层件120的下部中介层垫(或多个下部中介层垫)接合到基部凸缘96的管芯安装表面104；并且，在实施例中，中介层件120可以使用导电接合材料(例如焊料材料或烧结接合材料)电耦合到基部凸缘96。如图4最清楚地所示，可以产生金属基部凸缘96以包括主体，两个延伸件或“凸缘联接条”130从所述主体在相反方向上延伸。在此类实施例中，凸缘联接条130位于中介层件120底下(如在基部凸缘96的管芯安装表面104上向下观察所见)，基本上平行于中介层件120而延伸，并且可充分延伸到(并且因此突破)邻近中介层件116-119的相对封装侧壁。当存在凸缘联接条130时，其提供至少两个益处。第一，凸缘联接条130沿隔离壁127的整个长度或基本上整个长度提供增大的表面积，用于与中介层件120(例如，冶金)接合，以在此接口处提供高强度、低电阻接头。第二，凸缘管芯条130有助于将基部凸缘96提供为引线框，所述引线框另外包括中介层安装垫97-100。下文结合图11论述这种引线框的例子。
不同组的接合线132-138用于导电中介层安装垫97-100和IC管芯108-111。例如，并且首先参考无引线PA封装86的载波信号放大侧，第一组接合线132将中介层安装垫97电耦合到MNCS管芯108的输入垫；第二组接合线133将MNCS管芯108的输入和输出垫电耦合到载波RF功率管芯110的输入垫；并且第三组接合线134将载波RF功率管芯110的输出垫电耦合到中介层安装垫98。类似地，参考无引线PA封装86的峰化信号放大侧，第四组接合线135将中介层安装垫99电耦合到MNPS管芯109的输入垫；第五组接合线136将MNPS管芯109的输入和输出垫电耦合到峰化RF功率管芯111的输入垫；并且第六组接合线137将峰化RF功率管芯111的输出垫电耦合到中介层安装垫100。以此方式，导电载波信号放大路径(图3的箭头112)形成为从顶侧端121延伸，穿过中介层件116、穿过中介层安装垫97且最终到达载波RF功率管芯110；并且从载波RF功率管芯110延伸，穿过中介层安装垫98、穿过中介层件117并且到达顶侧端122。在类似方面，导电峰化信号放大路径(图3的箭头114)形成为从顶侧端123延伸，穿过中介层件118、穿过中介层安装垫99并且最终到达峰化RF功率管芯111；并且从峰化RF功率管芯111延伸，穿过中介层安装垫100、穿过中介层件119并且到达顶侧端124。给定中介层件120在封装长度(X轴)和封装高度(Z轴)方向上的定位和尺寸标定，中介层件120提供横跨基本整个信号放大路径之间的封装内EM屏蔽以优化RF性能。相对于接合线132-138，中介层件120具有足够的热而超过沿着整个载波和峰化信号放大路径截取的峰值接合线高度。因此，通过中介层件120，在多尔蒂PA封装86的载波区段与峰化区段之间提供隔离，同时实现RF功率管芯110、111的TT中介层接地。
还可产生无引线PA封装22的实施例以包括底侧热界面144(图4)。底侧热界面144通过使下部凸缘表面106通过封装底侧表面92暴露而形成；例如在实施例中，下部凸缘表面106可与封装底侧表面92基本共面，或可能延伸超出封装底侧表面92一些量。相比之下，并且如图5和6中的箭头153所指示，中介层安装垫97-100具有减小的厚度(例如，半蚀刻特征)以确保柱中介层安装垫97-100没有充分地延伸到封装底侧表面92，以防止在导电组件级散热器放置成接触封装底侧表面92和下部凸缘表面106时以及在此情况下发生电桥接，如下文所描述。如在图7和8中通过热提取箭头146进一步指示，由此形成从IC管芯109-111延伸穿过用于将IC管芯109-111附接到基部凸缘96的管芯安装表面104的导热接合层并且延伸到下部凸缘表面106的直接的、尺寸稳健的热提取路径。当此类组件级散热器存在于其中最终安装PA封装18的较大电子组件内时，高效、直接的(非曲折的)、体积上稳健的热传导路径用于将过量的热从IC管芯109-111并且具体来说从RF功率管芯110、111转移到无引线PA封装86外部的组件级散热器。
示例顶侧终止中介层布置的额外描述
图9和10以分离方式描绘了共同形成PA封装86中含有的TTI布置129的中介层件116-120。中介层件116-120各自被制成包括多个嵌入中介层件116-120的介电主体23内的导电中介层通孔21。中介层通孔21各自从下部中介层垫25延伸到包括在TTI布置129中的上部中介层垫27(图10)，以在中介层垫25、27的对应对或组之间提供电连接。通常，可以使用含有镀覆通孔、回填通孔、模压或其它导电特征的电气布设基板(例如，单层或多层PCB、陶瓷基板或其它介电基板)来产生中介层件116-120，以竖直互连中介层垫25、27的对应对。在将中介层件116-120制造成PCB的离散件的实施例中，PCB的介电层(或其它结构)可以由合适的介电材料，例如FR-4构成，而铜(Cu)或其它特征形成在介电层上并穿过介电层以产生通孔21。在这种情况下，中介层通孔21可以具有通过多层PCB形成的典型通孔的更复杂结构，例如图10左侧所示的细节圆泡29中所示的结构。在其它实施方案中，中介层件116-120可以由具有金属(例如，Cu)模压的介电结构(例如，无芯基板)或另一导电的介电结构构成，所述介电结构被单独制造并且随后嵌入介电中介层主体内以形成一个或多个中介层通孔21。作为又另外的可能性，中介层件116-120可以提供为被处理以与其形成竖直开口的介电主体(例如，陶瓷件)，接着用导电材料镀覆或回填所述介电主体以产生通孔21。例如，在一种方法中，可以对一个或多个陶瓷件进行材料移除过程，例如激光钻孔，以产生多个竖直延伸的隧道。然后，使用电镀或无电极电镀技术，用Cu或其它金属材料对竖直延伸的隧道进行镀覆。如果中介层件116-120能够在顶侧端121-125(图2、3和5-8中所标识的)与PA封装86中含有的对应内部电接触件(例如，基部凸缘96和中介层安装垫97-100)之间提供所需的电气互连，则也可能使用各种其它中介层构造。
在所示的实施例中，在中心隔离壁127的介电主体23中形成单行中介层通孔21。中介层通孔21在中介层件120的上部金属层与中介层件10的下部金属层之间延伸。如图所示，上部金属层和下部金属层可以保持未被图案化，以分别限定单个上部中介层垫27和单个下部中介层垫25；或者，在其它情况下，可以对上部金属层和下部金属层中的一个或两个进行图案化以限定多个中介层垫。如先前所描述，上部中介层垫27的上部端表面或外部端表面可通过封装前侧暴露，并且充当包括在PA封装22的顶侧I/O中的电流返回接触件或接地端125。在这种情况下，接地端125通过上部中介层垫27提供接地连接，穿过竖直延伸穿过中心隔离壁127的一行中介层通孔21，穿过下部中介层垫25，并且到达基部凸缘96。在另外的实施例中，中心隔离壁127可含有以另一空间布置安置的不同数目的通孔，例如，如下文结合图26所描述的单个条状通孔(或更少数目的条状通孔)，或如下文结合图23-25所描述的多行通孔。取决于实施方案，中心隔离壁127中含有的通孔(以及中介层件116-119中含有的其它通孔)可以具有方形、圆形或其它几何形状，如沿着垂直于给定通孔21的长度方向延伸的截面截取的。虽然在实施例中，包括在中心隔离壁127中的所有通孔21通常电耦合到接地，但情况并非总是如此。例如，在某些实施例中，如果一个或多个中介层通孔电连接到包括在PA封装86中的虚拟垫，则可以使所述一个或多个中介层通孔保持电浮动。类似地，在另外的实施方案中，额外的接地通孔或浮动通孔可以形成在中介层件116-119中，以提供对通过这些中介层件传导的(例如，RF)输入和输出信号的额外屏蔽。
通过将TTI布置129并入PA封装22和上述PA封装22的其它结构特征，有效地分离了无引线PA封装22的电路径和热路径。具体地说，无引线PA封装22的电路径和热路径通常在相反方向上行进穿过PA封装22以使得PA封装22能够安装在用于电连接的组件级基板与用于热耗散的组件级散热器之间。这实际上提供了高效的热管理解决方案，以进一步优化RF功率管芯性能，尤其是在RF功率管芯110、111(以及最相关的载波RF功率管芯110)是使用例如GaN分层管芯结构之类的功率密度管芯技术制造时。下文结合图15提供关于这方面的额外描述。然而，首先，结合图11-14论述适合于结合多个类似PA封装来制造无引线PA封装22的制造过程的例子。
用于制造具有顶侧终止中介层布置的无引线PA封装的示例方法
图11-14示出处于各个制造阶段的图2-8中所示的示例无引线PA封装86。首先参考图11，无引线PA封装86被示为处于中间制造阶段并因此由附图标记“86`”标识，基本符号(`)在标示处于未完成或部分制造状态的结构元件时附加到附图标号。此外，使用图11中基于引线框的制造方法制造无引线PA封装86，其中示出了引线框阵列148的有限区。对引线框阵列148进行处理以产生与无引线PA封装86并联的多个额外无引线PA封装150。跨引线框阵列148全局性地执行下文结合无引线PA封装86`描述的过程步骤，并且因此应将所述过程步骤理解为同样适用于与无引线PA封装86并行地产生的额外无引线PA封装150和其它未示无引线PA封装。出于此原因，图12-14聚焦于引线框阵列148中被处理以特定地产生无引线PA封装86的部分(即，引线框96-100、152)，但未在更大尺度上示出对引线框96-100、152(以及，当产生时，更大包覆模制板)的处理。
在所示的示例实施例中，IC管芯108-111附接到包括在引线框96-100、152中的基部凸缘96，并且在附接中介层件116-120(共同形成TTI布置129)之前形成接合线132-137。因此，IC管芯108-111被放置到其在基部凸缘96的管芯安装表面104上的所需位置中，并且使用合适的接合材料接合到其所需位置。在需要将一个或多个IC管芯108-111电耦合到基部凸缘96的实施例中(例如，在载波RF功率管芯110和峰化RF功率管芯111的情况下)，使用导电接合材料。在一个实施例中，可使用一个或多个烧结接合层，并且通过沉积烧结前体材料、随后固化所述烧结前体材料以形成将IC管芯108-111中的一个或多个附接到基部凸缘96的烧结接合层来形成所述一个或多个烧结接合层。在实施例中，此类烧结粘结层还有利地用于将中介层件116-120附接到基部凸缘96。在其它实施例中，不同导电材料可用以在所需之处提供与基部凸缘96的机械和电连接，所述材料包括焊料和导电管芯附接材料，例如填充金属的(例如，填充Ag的)环氧树脂。IC管芯108-111最初可提供于带和卷盘上，或使用另一介质，并且使用取放工具放置在IC管芯108-111的所需位置。所选择的接合材料可在管芯放置之前被施配到基部凸缘96的适当位置上，并且在管芯放置之后可执行热固化或紫外线固化。在附接IC管芯108-111之后，进行例如球接合之类的线接合技术以产生接合线132-137。
接下来参考图12，将中介层件116-120(并且更一般地为TTI布置129)定位在中介层安装垫97-100和基部凸缘96上。使用导电接合材料在中介层件116-120之间形成所需的机械和电气接头，并且将所述接头定位在中介层安装垫97-100和基部凸缘96上。可使用各种导电接合材料，包括焊料、填充金属的(例如填充Ag的)环氧树脂和导电管芯附接材料。在其它实施例中，可使用烧结接合层将中介层件116-120连结到中介层安装垫97-100和基部凸缘96；也就是说，接合层由烧结金属颗粒形成，并且按重量计主要由一种或多种金属成分构成。当由此类烧结材料形成时，按重量计，接合层可主要由Cu、Ag、金(Au)或其混合物构成。另外，在此类情况下，烧结接合层可含有或可不含有机材料，例如出于强化目的而添加的环氧树脂。在某些实施例中，利用湿态或干态(例如，膜)施加技术来施加烧结前体材料。例如，在一种方法中，可通过丝网或模版印刷或利用细针施配技术将烧结前体材料沉积到中介层安装垫97-100和基部凸缘96的选定区域上。在其它实施例中，在安放到中介层安装垫97-100和基部凸缘96上之前，可将烧结前体材料(例如，通过喷涂或浸渍)涂覆到中介层件116-120的适当表面。然后，可以通过低温加热(施加或不施加压力)来执行固化，以将烧结前体材料转化为烧结接合层，从而在TTI布置129的中介层件116-120、中介层安装垫97-100与基部凸缘96之间的各种界面处形成冶金接合。
在附接中介层件116-120之后，将包括在部分制造的无引线PA封装86`中的上述部件和更一般地为引线框阵列148进行包覆模制。包覆模制可涉及施配呈加热的可流动状态的合适的包封材料(例如，热固性聚合物)。包覆模制面板(包括图11所示的包覆模制封装主体88)形成为具有过厚或过多覆盖层，所述过厚或过多覆盖层完全包封中介层件116-120。在此之后，包覆模制封装主体88(并且更广泛地说，包覆模制板)通过从封装顶侧表面90移除材料而薄化。出于此目的，可利用背部研磨过程，其中术语背部研磨涵盖适于以受控方式从包覆模制封装主体88(以及一般地，包覆模制面板)移除材料的各种研磨和抛光过程。顶侧封装表面90背面接地，以暴露中介层件116-120(共同形成TTI布置)的上部中介层垫，从而产生包括顶侧I/O端121-125的顶侧I/O接口(如图12所示)。如果需要，则可对新暴露的顶侧I/O端121-125进行电镀，以在顶侧I/O端121-125上，以及可能在部分制造的PA封装的其它暴露金属区域上，形成合适的镀覆饰面。在实施例中，此类镀覆层可由锡(Sn)、镍-钯-金(NiPdAu)或另一金属材料构成。值得注意的是，如果引线框阵列148在制造过程中在当前接合点处保持电耦合到中介层件116-120(共同形成TTI布置)，则可通过对引线框阵列148本身施加电位来进行此类电镀过程。最后，将包覆模制板和引线框阵列148单分(例如，通过锯切)以产生包括无引线PA封装86的多个无引线PA封装。单分将牺牲部分152从引线框阵列148(如图11所标识)中移除，以电隔离中介层件116-120。在另外的实施例中，可在一个或多个维度上减小牺牲部分152，可在牺牲部分152的底侧形成凹槽，或者可对牺牲部分152进行类似的体积减小修改，以最小化在引线框96-100、152的单分期间锯片从中通过的金属体积。
因此，前述内容描述了与多个类似PA封装并行制造无引线PA封装86的示例方法。制造过程的其它实施例在各个方面可能不同。例如，在替代制造方法中，可以最初在引线框阵列148上以所需图案印刷或以其它方式分发接合材料，例如含有金属颗粒(例如，含Ag)的膏状物。然后，可以将IC管芯109-111和中介层件116-120放置在引线框阵列148上，并且放置在中介层安装垫97-100和基部凸缘96的适当安装位置上。然后可以执行全局固化步骤，将IC管芯109-111和中介层件116-120同时接合到中介层安装垫97-100和基部凸缘96上。可执行额外处理步骤，例如等离子清洁，随后进行互连(例如，线接合)、包覆模制和单分，如先前所描述。在其它实施方案中，可以遵循类似的处理步骤，而TTI布置129中含有的一个或多个中介层件采用不同的形式，下面结合图16-27论述其几个例子。在又另外的实施方案中，无引线PA封装86可产生为气腔封装而非包覆模制或包封封装。例如，在这后一情况下，无引线PA封装的实施例可制造为带盖气腔封装，其中在PA封装的盖或覆盖件中提供开口以允许接触顶侧I/O接口中包括的TTI布置的上部末端。例如，当PA封装的尺寸较大时，这种方法可能是实用的。
无引线PA封装在电子系统或组件中的示例安装
图15示出如根据示例实施例所示的其中图2-8的无引线PA封装86可安装于较大电子系统或组件154内的一种方式。电子组件154包括组件级基板156，例如主板，PA封装86以反方向安装到所述组件级基板156，使得封装顶侧表面131面对组件级基板156。PA封装86的顶侧I/O接口利用例如到LGA158的焊料连接(注意焊料主体160)等任何合适的互连技术电耦合到在组件级基板156的上表面上的对应互连特征(例如，接合垫和迹线)。在其它实施例中，图案化焊料层、引脚栅极阵列(PGA)或球栅阵列(BGA)可用于将PA封装86安装到组件级基板156上，并且将PA封装86与组件级基板156电互连。另外，为了清楚起见，图15中仅示出组件级基板156的有限部分。各种其它部件可跨组件级基板156的未示部分分布以形成所需电路结构。
在实施例中，可将组件级散热器162直接安装到PA封装86的底侧表面92并且使用例如导热接合层164接合到底侧热界面144(图4)。导热接合层164可由例如烧结接合层或具有相对低的耐热性的另一接合材料(无论是导电的还是电介质)等任何导热接合材料构成。在其它实施例中，组件级散热器162可以不太直接的方式热耦合到底侧热界面144。例如，在其它情况中，组件级散热器162可在空间上与PA封装86分离，并且例如金属体或细长散热管等热管道可在散热器162与底侧热界面144之间热耦合。不管组件级散热器162相对于PA封装86的特定位置如何，组件级散热器162可以是适于通过底侧热界面144吸收从PA封装86提取的过量的热的任何导热结构或装置。例如，在实施例中，组件级散热器162可以是金属底架、散热片(fin)结构(例如，引脚-散热片阵列)或PA封装86外部的另一导热主体。组件级散热器162可通过向周围环境释放热而以对流方式冷却；并且，在某些实施例中，风扇可引导气流朝向组件级散热器162，以促进对流热传递到冲击气流。在实施例中，还可能使用液体冷却剂对组件级散热器162进行主动冷却。因而一般来说，组件级散热器162可取决于电子组件154的特性而采用不同的形式和配置。还可能将PA封装86安装在较大电子系统或组件内，而如果此类布置在某些应用中实现从PA封装86充分散热，则底侧热界面144保持暴露(并且因此不直接热耦合到散热器)。
顶侧终止中介层布置的额外例子
因此，前文描述了含有不同TTI布置的示例无引线PA封装，例如在图2-10、12和14所示的PA封装86的情况下由中介层件116-120形成的TTI布置129。在上述示例实施例中，示例TTI布置使用多个离散件提供，所述离散件例如单独的PCB件或具有嵌入式中介层通孔的介电质(例如，陶瓷)块，在PA封装制造过程中，(例如，使用取放工具)将所述多个离散件放置在所需位置并且使其接合到底层基部结构(例如，中介层安装垫和基部凸缘)。在无引线PA封装的另外的实施方案中，可以使用中介层件的各种其它组合来形成或提供PA封装内含有的TTI布置，所述中介层件在某些情况下包括单个、相对庞大的中介层件。此外，在某些情况下，可以将一个或多个中介层件与金属块或类似结构组合以产生PA封装。例如，并且再次简要参考图2-14所示的无引线PA封装86，在PA封装86的另外的实施方案中，中介层件116-119可能被与中心中介层件120结合的金属柱(例如，由例如铜之类的特定金属或合金构成的杆的单个部分)替换。相反，中介层件120可以用层压或单片结构替换，例如在一些实施例中，金属(例如，Cu)散热片或壁与中介层件116-119组合。通常，从一个或多个中介层件形成TTI布置的能力提供了高水平的设计灵活性，所述一个或多个中介层件可以具有经调适以适应特定的封装架构的广泛的形状因子、构造和放置。为了进一步说明这一点，现在将结合图16-31描述适合集成到上述无引线PA封装86中以代替TTI布置129或以其它方式适合集成到类似PA封装中的其它TTI布置的额外描述。
现在参考图16和17，示出了含有呈单中介层结构或件172形式的TTI布置的部分制造的PA封装170。中介层件172被制造成包括：介电主体196；图案化上部金属层，其限定多个上部中介层垫198、200、202、204、206；图案化下部金属层，其限定多个下部中介层垫(未标记，但在图17中可见)；以及任意数目的中介层通孔208、210(如图17中以虚线所示)。考虑到与PA封装170的整体平面尺寸相比中介层件172相对庞大的大小，所述中介层件172包含PA封装86(图2-14)的中介层件116-120所占据的空间体积，并且由此可以在实施例中有效地替换这些中介层件。中介层件172接合到包括介电主体的底层基部基板或结构174，所述介电主体中嵌入凸缘176和多个中介层安装垫178。中介层件172包括：第一翼形区段182、184；第二翼形区段188、190；以及中心壁区段192，其连接在翼形区段182与翼形区段188、190之间。中介层件172的翼形区段182、184沿着平行于图16左下角出现的坐标图例186的Y轴的轴线伸长。相比之下，翼形区段188、190沿着平行于坐标图例186的Y轴的轴线伸长，而中心壁区段192沿着平行于坐标图例186的X轴的轴线伸长。因此，中心壁区段192基本上垂直于翼形区段182、184和翼形区段188、190延伸；当进一步在翼形区段182、184和翼形区段188、190之间延伸并连接时，使中介层件172具有I形平面几何形状，从沿与基部结构174的管芯安装表面194正交的轴线在中介层件172上向下观察所见的。当围封在封装主体内时，翼形区段182、184可邻近PA封装86的第一侧壁部分驻留；翼形区段188、190可邻近PA封装86的第二相对侧壁部分驻留；并且中心壁部分192可以延伸至少如沿着垂直于封装高度方向并且平行于中心壁区段192沿其伸长的轴线测量的即使不是无引线PA封装86的大致整个宽度也是大部分的宽度。
将给定的TTI布置制造为例如图16和17所示的中介层件214之类的单个、相对较大的中介层件可以通过例如允许在批量制造期间减少引线框阵列上放置的中介层件的数目来帮助简化PA封装制造。进一步说明这一点，图18中进一步示出了简化为实践并且接合到引线框阵列212的H形中介层件172的放大视图。在附接中介层件172之后，执行各种额外步骤以进一步处理引线框阵列212并且产生多个PA封装，例如上文结合图11-14大体描述的。当完成时，PA封装170可以因此具有由通过封装前侧暴露的上部中介层垫198、200、202、204、206限定的顶侧I/O接口。当含有一个或多个承载FET的RF功率管芯时，可通过中介层件172形成导电接地、栅极、漏极和屏蔽路径，所述中介层件172可采用切割成所需形状的单个PCB或其中嵌入中介层通孔208、210的另一介电质(例如，陶瓷)主体的形式。另外，在这些实施例中，(i)第一栅极和第二栅极导电路径可以由竖直延伸穿过中介层件172的翼形区段182、184的中介层通孔提供；(ii)第一漏极和第二漏极导电路径可由竖直延伸穿过中介层件172的翼形区段188、190的中介层通孔提供；并且(iii)接地路径可以由一个或多个竖直延伸穿过中介层件172的中心壁区段192的中介层通孔提供。
接下来转向图19-31，呈现适合并入例如图1-8中所示的无引线PA封装之类的无引线PA封装的TTI布置的几个替代实施例。最初参考图19和20，TTI布置的实施例(此处由附图标记“214”所标识)可以包括多个中介层件216、218、220，这些中介层件可以放置在非常接近的位置，并且可以潜在地邻接或物理接触以形成所需的TTI布置214。因此，在本例子中，TTI布置214包含I形平面几何形状，类似于上文结合图16-18所论述的中介层件172的平面几何形状。然而，与TTI布置172相反，TTI布置214不形成为单个结构，而是由中介层件216、218、220组装而成，每个中介层件都具有线性或伸长的矩形几何形状。这可以简化制造，可允许最初制造含有多个互连的中介层件的相对较长的条带，所述多个互连的中介层件在组装TTI布置214之前通过单分将它们分离。然后，可以通过将单独的中介层件216、218、220接合到基部结构的对应接触件来将这些中介层件放置在所需位置，所述接触件例如中介层安装接触件和前述类型的基部凸缘。如果需要，中介层件216、218、220可以在附接到基部结构之前接合在一起或以其它方式连结，以简化实施例中的放置；然而，在其它情况下，情况可能并非如此。
图21是包括中心隔离壁并且另外包括相对的外围或横向隔离壁的TTI布置222的等距视图。在此示例实施例中，TTI布置222由多个中介层件226、228、230组装而成，这些中介层件以间隔分组或非接触关系定位。通常，包括限定中心隔离壁的中介层件230在内的中介层件228和230类似于或基本上相同于无引线PA封装86中含有的TTI布置129的中介层件116-119，如上文结合图2-14详细所描述的。然而，与TTI布置129(图2-14)相反，TTI布置222另外包括两个额外的中介层侧壁件226，所述中介层侧壁件226定位在中介层件228、230的相对侧上并且限定上文参考的横向隔离壁。与限定TTI布置222的中心隔离壁的中介层件230的情况一样，几行导电通孔通过中介层件226(限定横向隔离壁)形成并且与最终并入TTI布置222的PA封装或装置内的未示出的基部凸缘或另一接地接触件电耦合。通过这种结构，在这种PA封装具有多尔蒂PA架构的实施例中，额外的EM屏蔽不仅由定位在峰化信号放大路径与载波信号放大路径之间的中心隔离壁(通常在由中介层件228提供的信号I/O端之间延伸)提供(此处，以中介层件230的形式提供)，而且额外的EM屏蔽另外由中介层件226通过封装侧壁在横向方向上提供。实际上，在一个或多个RF功率管芯和PA封装内的其它电路系统周围产生了EM隔离环，TTI布置222被并入所述PA封装中，以提供增强的噪声抑制和其它益处。
无论是否形成为包括刚刚描述的中心隔离壁和/或横向隔离壁，TTI布置222都可以进行有益的调整或结构配置，以提供信号承载通孔的增强隔离，提供厚度或封装高度方向上的受控阻抗转换，或提供此类功能的组合。关于提供信号承载通孔的增强隔离，具体地说，TTI布置222可以具有接地信号接地通孔布置，如图21右侧出现的标记229、231所指示(同样适用于本附图左侧出现的对应结构)。标记231标识TTI布置222内的通孔和对应顶侧终止，所述通孔和对应顶侧终止可用于在封装高度或厚度方向上携带RF I/O信号。相比之下，标记229标识示例TTI布置222内的通孔和对应顶侧终止，所述通孔和对应顶侧终止可以电接地以在使用期间提供RF I/O信号的增加的隔离度。可以看出，通过TTI布置222形成的信号承载通孔的各自侧接接地通孔，其中信号承载通孔和接地通孔基本上在Z方向或封装高度方向上平行地延伸。换句话说，通孔按行布置成沿TTI布置222的外缘部分延伸，其中信号承载通孔(以及由此对应的输入或输出前侧端)定位在两个电接地通孔之间。因此，可以通过经由布置或拓扑将这种侧接的或同轴的接地-信号-接地合并为在封装高度方向上延伸通过TTI布置222来增强并入TTI布置222的PA封装的电气性能特性，例如信噪比和泄漏特性。另外或可替换的是，还可以通过适当的材料选择、TTI布置222内通孔的尺寸标定以及通孔到通孔间距的尺寸标定来实现TTI布置222的信号输入侧和/或信号输出侧的阻抗匹配。这实际上可以实现在厚度或封装高度方向上的受控阻抗转换，所述受控阻抗转换在并入有TTI布置222的封装的顶侧I/O接口与电路部件(例如，RF功率管芯和/或IC管芯)安装到的基部结构或基板之间进行。
图22呈现了类似于图21中所示的TTI布置222但由单个中介层结构232、234、236构成的另一示例TTI布置224的等距视图。具体地说，中介层结构232、234、236的形状和尺寸被设定为具有“数字八”形状的平面几何形状，其通常包含上文结合图21描述的TTI布置222中含有的中介层件226、228、230所占据的空间体积。因此，中介层结构232、234、236的中介层侧壁区段234可以提供与中介层件228(图21)基本相同的功能；中介层结构232、234、236的区段234可以提供与中介层件228相同的功能；并且中介层结构232、234、236的区段234可以提供与中介层件228相同的功能。在这方面，TTI布置224的区段232、234，包括外围壁区段232，共同形成围绕并入TTI布置224的完整PA装置中含有的电路系统的封闭周界，用于增强EM屏蔽或降噪。通过中介层结构232、234和236竖直形成的开口237可以容纳RF功率管芯和安装到未示出的基板或完整PA封装中的结构的其它电路部件。上文结合TTI布置222(图21)描述的经由拓扑和阻抗转换配置的接地-信号-接地也同样适用于示例TTI布置224；并且，更一般地，适用于本文所述的具有通孔的适当分组或空间布置的其它示例TTI布置。在又另外的实施例中，TTI布置224可以缺少中心隔离壁，可以缺少一个或两个外围隔离壁，或者可以与所示的例子不同。
前进到图23和24，进一步给呈现了各自大体上具有I形平面几何形状的两个额外示例TTI布置238、240。与上文结合图16-18所描述的中介层件172的情况相同，TTI布置238、240分别包括中心隔离壁242、244。然而，在这些另外的例子中，中心隔离壁242、244各自含有多行交错的嵌入式中介层通孔246、248，这些通孔沿着中心隔离壁242、244的相应长度延伸，以在安置在壁242、244相对侧上的电路系统(例如，峰化RF功率管芯和载波RF功率管芯)之间提供增强的屏蔽。在图23所示的TTI布置238的情况下，如沿着与TTI布置238的上部表面正交的轴线所见的，中心隔离壁242具有直线或线性平面形状。在另外的实施例中，中心隔离壁(或TTI布置的任何其它部分)可以被研磨或以其它方式形成以具有更复杂的几何形状，例如更复杂的多边形或曲面的几何形状。例如，如图24所示，包括在TTI布置240中的中心隔离壁244具有更复杂的多边形形状，以例如容纳PA封装内的较大微电子部件，以增加某些区的EM屏蔽或提供其它益处。相关地，在TTI布置的各种实施例中，可以使用一个或多个单独的中介层件形成中心隔离壁(当提供时)，图25进一步描绘了这种中介层结构250的例子，所述中介层结构250主要限定了含有按多个交错行布置的多个导电(例如，接地)通孔254的中心隔离壁252。在又其它情况下，中心隔离壁(当提供时)可含有一个或多个条状通孔，这些条状通孔沿中心隔离壁的长度伸长。例如，在此后一方面，可以形成中介层件256(图26)，以包括含有单个(或可能多个)条状通孔的中心隔离壁258，所述条状通孔可以延伸即使不是中心隔离壁260的大致整个长度也是大部分的长度。在又其它情况下，中心隔离壁260的一个或多个外侧壁表面可在外部镀覆或以其它方式涂覆有导电材料，以提供所需的EM屏蔽。
在又另外的实施例中，TTI布置可含有多个堆叠的中介层件，以使得TTI布置具有累积的所需高度。这可以通过参考图27和28所示的例子来理解，其中TTI布置262由以竖直堆叠关系接合的两个中介层件264、266形成；即，在封装高度方向上堆叠和接合中介层件264、266。中介层件264、266由例如上述类型的焊料或烧结接合材料之类的导电接合材料268连结。如先前所描述，当集成到给定PA封装中时，例如类似于或基本上相同于上文结合图2-14所描述的PA封装86的封装，下部中介层件266的下部中介层垫可接合到未示出的中介层安装垫和基部凸缘；下部中介层件266的上部中介层垫可以通过接合材料268接合到上部中介层件264的下部中介层垫；并且上部中介层件264的上部中介层垫可以通过封装前侧暴露，以帮助限定封装顶侧I/O接口。通过以这种方式堆叠多个中介层件264、266，当例如将TTI布置262并入的PA封装具有更大的高度和/或中介层件264、266被制成具有多层PCB结构时，TTI布置262可以具有增加的高度，这可能是有用的。通常，接着，包括一个或多个中介层件(无论是堆叠或安置在另一个布置或分组中)的TTI布置的并入使得PA封装设计具有显著的灵活性，所述灵活性包括例如，在选择介电质厚度、材料，形成给定TTI布置的一个或多个中介层件的金属化布局和结构布局时的灵活性。
最后转向图29、30和31，另外的示例TTI布置270分别以等距视图、横截面视图和分解视图示出。如先前情况一样，TTI布置270含有以堆叠关系定位的多个中介层件272、274。更具体地说，在本例子中，TTI布置270包括物理接合在一起并且使用导电接合材料276进行电互连的上部中介层件和下部中介层件。通常，电互连通过以下过程提供：从下部中介层件272的下部中介层垫起；穿过下部中介层件272的介电主体280中含有的通孔278；穿过接合材料276的主体；穿过上部中介层件274的下部中介层垫；穿过上部中介层件274的介电主体284中含有的通孔282；并且到达上部中介层件274的上部中介层垫，以形成完整PA封装的前侧I/O接口。值得注意的是，与图27和28所示的堆叠TTI布置262相反，TTI布置270可能非常适合并入含有一个或多个充气腔的PA封装，通常称为“气腔封装”。因此，如在图30和31中易于观察到的，当TTI布置270并入较大的PA封装中时，可在下部中介层件272中形成一个或多个腔，以容纳电路系统部件和接合线(如果存在的话)。相比之下，上部中介层件274可形成为可能缺少任何此类开口的固体结构或盖。在实施例中，上部中介层件274可以具有多层(例如，PCB)构造，可以由形成通孔的材料的介电质块构成，或者原本可以具有适合于将气腔围封在TTI布置270内的结构。通常，上部中介层件274可以被视为上部盖件或具有与下部中介层件272相对的上部中介层垫的区段，其中上部中介层垫可能以类似于先前描述的方式限定完整PA封装的前侧I/O接口。
进一步提供介电密封剂层286、288，以在中介层件272、274与下部中介层件272安装到的未示出的基部结构之间的配合界面处提供气密或基本气密的接头。密封剂层272、274可以由各种介电质接合材料或系统构成，包括环氧材料。在一个实施例中，密封剂层272、274由预浸有树脂的材料(例如碳或玻璃纤维)制成，所述树脂通常被称为“预浸料”材料，并且可以以带有粘合剂背衬的带状格式提供以备应用。以此方式，可以使用本文所述类型的TTI布置来制造具有一个或多个密封气腔(即由空气或另一夹带气体占据的腔)的PA封装，并且进一步具有本文通篇所述的其它有益特性。在其它实施方案中，多个中介层件，无论是堆叠的还是以接触或邻接关系提供的，都可以具有其它结构特征(例如，联锁几何形状)，或者可以以不同的方式进行密封连结；例如，在实施例中，当中介层件272、274以堆叠关系定位时，可以在中介层件272、274中切割或以其它方式形成槽口、沟槽或类似特征，以帮助占据任何气隙以及合适的密封剂或接合材料。类似地，在将TTI布置并入包覆模制封装的各种实施方案中，可以在中介层件中切割或以其它方式形成此类槽、开口、沟槽或类似特征，以促进模具材料的流动并且在包覆模制过程中完成(无空隙)填充所需的模具体积。在将给定TTI布置并入包覆模制或塑料封装的实施例中，还可以通过设计来选择或定制构成特定TTI布置的中介层件的数目以及中介层件之间的间距，以促进完整(无空隙)包覆模制。
在图29-31所示的示例TTI布置270的情况下，中介层件272、274中的一个或两个最初可以作为相对较大的物理互连阵列提供，以提高制造效率。在这种情况下，除了给定的一个中介层件272、274之外，这种中介层件阵列还可以含有多个其它类似或相同的中介层件。这种中介层件阵列可以用于并行制造相对大量(例如，几十个或更多)的PA封装，在制造过程中，中介层件阵列的连接特征或联接条随后在适当的接合处分离。此类声明也适用于本文通篇所述的大多数TTI布置(如果不是基本上所有的话)，尤其是那些含有单个TTI的TTI布置，相对较大的中介层件(例如，如图16-18、22-24和26所示的示例TTI布置170、224、238、240、256的情况)或含有多个堆叠的中介层件(例如，图27-28所示的TTI布置262)。因此，在这种TTI布置的情况下，为并行制造多个PA封装而处理的中介层件最初可以以阵列或引线框类型的格式物理地连接在一起，所述阵列或引线框类型的格式位于相对较大的处理区域上，在所述处理区域上使用合适的制造工艺，例如类似于上述结合图11-14所述的制造工艺产生任何数目的部分制造的PA封装。同样，(例如，在上述包覆模制和背部研磨过程之后)可以在适当的接合点处锯切或以其它方式单分这种中介层件阵列，以产生并入有浴式制造方法中的TTI布置的相对大数目的PA封装，以改进整体效率和降低制造成本。
结论
已经提供了含有独特的顶侧终止中介层(TTI)布置的PA封装以及制造此类PA封装的方法。所述无引线封装的实施例可被制造成包括TTI布置和中介层安装垫，这有助于利用例如基于引线框都处理、全局包覆模制和改进型电镀技术等可靠的有成本效益的制造过程形成顶侧I/O接口。另外，所述无引线PA封装的实施例可包括底侧热界面，从而将主要热耗散路径与PA封装的电信号路径分开以改善热性能，同时有助于在较大电子组件或系统中的安装。包括电活性(例如，接地的)中心隔离壁在内，封装中独特的中心隔离壁可进一步部署在PA封装内以增强EM屏蔽和RF性能优势。因此，可以制造具有优化RF和热性能特性的PA封装，例如无引线PA(例如DFN和QFN)封装，同时可以使用简化的制造工艺进行生产。给定TTI布置中含有的上述一个或多个中介层件也可容易地制造，并且由此具有能够生产无引线PA封装的成本效益。
公开了一种无引线PA封装的实施例，所述种无引线PA封装包括基部凸缘、与基部凸缘间隔开的第一组中介层安装垫、第一RF功率管芯、TTI布置和封装主体。基部凸缘具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对定位的下部凸缘表面。第一RF功率管芯附接到基部凸缘的管芯安装表面并且与第一组中介层安装垫电互连。所述TTI布置电耦合到所述第一组中介层安装垫并且从中在封装高度方向上突出。封装主体围封第一RF功率管芯并且具有与下部凸缘表面相对的封装顶侧表面，所述封装顶侧表面基本上平行于管芯安装表面而延伸。无引线PA封装另外包括顶侧I/O端，所述顶侧I/O端从封装顶侧表面接近并且通过TTI布置和第一组中介层安装垫与第一RF功率管芯电互连。在至少一些实施方案中，TTI布置可以包括：下部中介层垫，其接合到第一组中介层安装垫；以及上部中介层垫，其电耦合到下部中介层垫并且在封装顶侧表面处暴露，以限定顶侧I/O端的至少一部分。此外，在实施例中，TTI布置可以采用第一中介层件的形式或包括第一中介层件。第一中介层件可含有介电中介层主体，在介电中介层主体上形成多个上部中介层垫和多个下部中介层垫，以及在介电中介层体内延伸以电互连在介电中介层主体上形成的上部中介层垫和下部中介层垫的中介层通孔。
在另外的实施例中，无引线PA封装包括具有顶侧表面的封装主体、可从封装主体的顶侧表面接近的顶侧I/O端、封装主体中含有的第一RF功率管芯、安装第一RF功率管芯的基部结构以及TTI布置。TTI布置由包括：通过封装主体的顶侧表面暴露以限定顶侧I/O端的上部中介层垫，电耦合到基部结构的下部中介层垫，以及将上部中介层垫电耦合到下部中介层垫的中介层通孔。第一RF功率管芯通过TTI布置和基部结构电耦合到顶侧I/O端。在某些实施方案中，无引线PA封装还包括第二RF功率管芯，所述第二RF功率管芯另外包含在封装主体中并且通过TTI布置和基部结构电耦合到顶侧I/O接口。在这种实施方案中，TTI布置可含有在第一RF功率管芯和第二RF功率管芯之间延伸的中心隔离壁；并且，在I/O端包括接地接触件或端(例如，当PA封装中含有的一个或多个RF功率管芯携带一个或多个FET时的源极端)的至少一些情况下，接地端通过中心隔离壁电耦合到(基部结构中含有的)基部凸缘。另外或可替换的是，TTI布置的实施例可以包括或采用至少一个中介层件的形式，所述中介层件具有介电主体，一个或多个中介层通孔延伸穿过所述介电主体。
在又另外的实施例中，无引线PA封装包括基部凸缘，所述相对定位具有管芯安装表面和在封装高度方向上与管芯安装表面相对定位的下部凸缘表面。中介层安装垫与基部凸缘间隔开，而一个或多个IC管芯(包括至少一个RF功率管芯或由至少一个RF功率管芯组成)附接到基部凸缘的管芯安装表面，并且与中介层安装垫电互连。TTI布置中含有的一个或多个中介层件电耦合到中介层安装垫并且从中在封装高度方向上突出，并且封装主体围封一个或多个IC管芯(例如，至少一个RF功率管芯)并且具有与下部凸缘表面相对的封装顶侧表面。在至少一些情况下，封装顶侧表面可基本上平行于管芯安装表面而延伸。顶侧I/O端可从封装顶侧表面接近并且通过TTI布置和中介层安装垫与一个或多个IC管芯电互连。此外，在某些实现形式中，封装主体采用具有至少部分地限定封装顶侧表面的外主表面的包覆模制封装主体的形式，而顶侧I/O端采用包括在TTI布置中的上部中介层垫的末端表面(镀覆或未镀覆)的形式，所述末端表面沿着包覆模制封装主体的外主表面暴露并且与所述外主表面基本共面。
另外提供了用于制造无引线PA封装的方法。在实施例中，所述方法包括以下步骤或过程：(i)提供第一组中介层安装垫和与所述第一组中介层安装垫间隔开的基部凸缘，所述基部凸缘具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对的下部凸缘表面；(ii)将至少第一RF功率管芯附接到基部凸缘的管芯安装表面；(iii)将所述第一RF功率管芯与所述第一组中介层安装垫电互连；(iv)在将所述第一RF功率管芯与所述第一组中介层安装垫电互连之前或之后，提供电耦合到所述第一组中介层安装垫并且从中在所述封装高度方向上突出的TTI布置；(v)将所述第一RF功率管芯围封在封装主体中，所述封装主体至少在很大部分上限定与所述下部凸缘表面相对定位的封装顶侧表面；以及(vi)形成顶侧I/O端，所述顶侧I/O端能从所述封装顶侧表面接近并且通过所述第一组中介层安装垫和所述TTI布置与所述第一RF功率管芯电互连。在制造无引线PA封装以包括包覆模制封装主体的各种实施例中，顶侧I/O端可以通过使用背向研磨工艺暴露TTI布置中包括的上部中介层垫来形成。
尽管前述具体实施方式中已呈现至少一个示例实施例，但应了解，存在大量变化。还应了解，一个或多个示例实施例仅仅是例子，并且并不意图以任何方式限制本发明的范围、适用性或配置。实际上，前述具体实施方式将向本领域的技术人员提供用于实施本发明的示例实施例的便利指南，应理解，可在不脱离如所附权利要求书中阐述的本发明的范围的情况下对示例实施例中描述的元件的功能和布置作出各种改变。上文已根据在前文具体实施方式的过程中介绍某些元件的次序使用了数字标识符，例如“第一”、“第二”、“第三”等。此类数字标识符还可以用于后续权利要求书中以指示权利要求书中的引入次序。因此，此类数字标识符可在具体实施方式与后续权利要求之间变化以反映元件的引入次序的差异。

Claims (10)

1.一种无引线功率放大器(PA)封装，其特征在于，包括：
基部凸缘，其具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对定位的下部凸缘表面；
第一组中介层安装垫，其与所述基部凸缘间隔开；
第一射频(RF)功率管芯，其附接到所述基部凸缘的所述管芯安装表面并且与所述第一组中介层安装垫电互连；
顶侧终止中介层(TTI)布置，其电耦合到所述第一组中介层安装垫并且在所述封装高度方向上从所述第一组中介层安装垫突出；
封装主体，其围封所述第一RF功率管芯并且具有与所述下部凸缘表面相对的封装顶侧表面，所述封装顶侧表面基本上平行于所述管芯安装表面而延伸；以及
顶侧输入/输出(I/O)端，其能从所述封装顶侧表面接近并且通过所述TTI布置和所述第一组中介层安装垫与所述第一RF功率管芯电互连。
2.根据权利要求1所述的无引线PA封装，其特征在于，所述TTI布置包括：
下部中介层垫，其接合到所述第一组中介层安装垫；以及
上部中介层垫，其电耦合到所述下部中介层垫并且暴露于所述封装顶侧表面处以限定所述顶侧I/O端的至少一部分。
3.根据权利要求2所述的无引线PA封装，其特征在于，所述TTI布置包括第一中介层件，所述第一中介层件包括：
介电中介层主体，在所述介电中介层主体上形成所述上部中介层垫中的多个上部中介层垫和所述下部中介层垫中的多个下部中介层垫；以及
中介层通孔，其在所述介电中介层主体内延伸以将形成于所述介电中介层主体上的所述上部中介层垫和所述下部中介层垫电互连。
4.根据权利要求1所述的无引线PA封装，其特征在于，另外包括：
第二组中介层安装垫，其与所述基部凸缘间隔开；以及
第二RF功率管芯，其附接到所述基部凸缘的所述管芯安装表面并且电耦合到所述第二组中介层安装垫，所述顶侧I/O端通过所述TTI布置和所述第二组中介层安装垫与所述第二RF功率管芯进一步电互连。
5.根据权利要求1所述的无引线PA封装，其特征在于，所述TTI布置的至少一部分具有I形几何形状，如在沿着与所述基部凸缘的所述管芯安装表面正交的轴线在所述TTI布置上向下观察所见的。
6.根据权利要求1所述的无引线PA封装，其特征在于，所述TTI布置包括在所述封装高度方向上以堆叠关系接合的多个中介层件。
7.根据权利要求1所述的无引线PA封装，其特征在于，所述TTI布置包括具有介电主体的至少一个中介层件，在所述介电主体中形成至少一个中介层通孔。
8.根据权利要求1所述的无引线PA封装，其特征在于，所述封装主体进一步包括与所述封装顶侧表面相对的封装底侧表面；并且
其中所述基部凸缘的所述下部凸缘表面通过所述封装底侧表面暴露，使得导热提取路径从所述第一RF功率管芯延伸，穿过所述基部凸缘，并且延伸到所述下部凸缘表面。
9.一种无引线功率放大器(PA)封装，其特征在于，包括：
封装主体，其具有顶侧表面；
顶侧输入/输出(I/O)端，其能从所述封装主体的所述顶侧表面接近；
第一射频(RF)功率管芯，其包含在所述封装主体中；
基部结构，所述第一RF功率管芯安装到所述基部结构；以及
顶侧终止中介层(TTI)布置，其包括：
上部中介层垫，其通过所述封装主体的所述顶侧表面暴露以限定所述顶侧I/O端；
下部中介层垫，其电耦合到所述基部结构；以及
中介层通孔，其将所述上部中介层垫电耦合到所述下部中介层垫，所述第一RF功率管芯通过所述TTI布置和所述基部结构电耦合到所述顶侧I/O端。
10.一种用于制造无引线功率放大器(PA)封装的方法，其特征在于，所述方法包括：
提供第一组中介层安装垫和与所述第一组中介层安装垫间隔开的基部凸缘，所述基部凸缘具有管芯安装表面和在封装高度方向上与所述管芯安装表面相对的下部凸缘表面；
将至少第一射频(RF)功率管芯附接到所述基部凸缘的所述管芯安装表面；
将所述第一RF功率管芯与所述第一组中介层安装垫电互连；
在将所述第一RF功率管芯与所述第一组中介层安装垫电互连之前或之后，提供电耦合到所述第一组中介层安装垫并且从中在所述封装高度方向上突出的顶侧终止中介层(TTI)布置；
将所述第一RF功率管芯围封在封装主体中，所述封装主体至少在很大部分上限定与所述下部凸缘表面相对定位的封装顶侧表面；以及
形成顶侧输入/输出(I/O)端，所述顶侧I/O端能从所述封装顶侧表面接近并且通过所述第一组中介层安装垫和所述TTI布置与所述第一RF功率管芯电互连。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781243B1 (en) 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
US7259446B2 (en) 2005-08-25 2007-08-21 Motorola, Inc. Heat sink packaging assembly for electronic components
US7655972B2 (en) 2005-11-21 2010-02-02 International Business Machines Corporation Structure and method for MOSFET with reduced extension resistance
US7892882B2 (en) 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
US20080157302A1 (en) 2006-12-27 2008-07-03 Lee Seungju Stacked-package quad flat null lead package
US20100148357A1 (en) 2008-12-16 2010-06-17 Freescale Semiconductor, Inc. Method of packaging integrated circuit dies with thermal dissipation capability
US9673162B2 (en) 2012-09-13 2017-06-06 Nxp Usa, Inc. High power semiconductor package subsystems
CN103151327B (zh) 2013-03-29 2016-06-22 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
US9986646B2 (en) 2014-11-21 2018-05-29 Nxp Usa, Inc. Packaged electronic devices with top terminations, and methods of manufacture thereof
CN105990265B (zh) 2015-02-26 2019-04-05 台达电子工业股份有限公司 功率转换电路的封装模块及其制造方法
US10075132B2 (en) * 2015-03-24 2018-09-11 Nxp Usa, Inc. RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof
CN106298553A (zh) 2015-06-11 2017-01-04 台达电子企业管理（上海）有限公司 封装模组及其制作方法
US9866646B2 (en) 2015-08-07 2018-01-09 Bento Labs Inc. Systems and methods for anticipatory push search for a homescreen browser
US10129972B2 (en) 2015-10-30 2018-11-13 Avago Technologies International Sales Pte. Limited Frame elements for package structures comprising printed circuit boards (PCBs)
US9899292B2 (en) 2016-02-05 2018-02-20 Qorvo Us, Inc. Top-side cooling of RF products in air cavity composite packages
US11837457B2 (en) * 2020-09-11 2023-12-05 Wolfspeed, Inc. Packaging for RF transistor amplifiers
US11990872B2 (en) 2020-04-17 2024-05-21 Nxp Usa, Inc. Power amplifier modules including topside cooling interfaces and methods for the fabrication thereof
US11196390B2 (en) 2020-04-23 2021-12-07 Nxp Usa, Inc. Power amplifier devices containing frontside heat extraction structures and methods for the fabrication thereof
CN115413401A (zh) * 2020-04-24 2022-11-29 株式会社村田制作所 高频模块以及通信装置
US11948721B2 (en) 2020-05-26 2024-04-02 Texas Instruments Incorporated Packaged isolation barrier with integrated magnetics
US11128268B1 (en) 2020-05-28 2021-09-21 Nxp Usa, Inc. Power amplifier packages containing peripherally-encapsulated dies and methods for the fabrication thereof
US11588448B2 (en) * 2020-06-24 2023-02-21 Wolfspeed, Inc. Radio frequency transistor amplifiers having leadframes with integrated shunt inductors and/or direct current voltage source inputs
US11342275B2 (en) * 2020-10-22 2022-05-24 Nxp Usa, Inc. Leadless power amplifier packages including topside terminations and methods for the fabrication thereof
US20230130259A1 (en) * 2021-10-22 2023-04-27 Invensas Llc Radio frequency device packages
US20230140612A1 (en) * 2021-10-28 2023-05-04 National Tsing Hua University Radio frequency integrated circuit

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