JP2000223611A - Ｂｇａ用リードフレーム - Google Patents
Ｂｇａ用リードフレームInfo
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】従来の製造方法が適用でき、製造効率を落とす
ことなく高密度実装に対応した安価、且つ信頼性の高い
ＢＧＡ用リードフレームを提供することを目的とする。 【解決手段】ＩＣチップ接続端子部１２ｂを外周部に、
外部接続端子部１２ａを内周部にエリアアレイ状に配置
したＢＧＡ用リードフレームであって、通常のプロセス
（フォトエッチングまたはプレス加工）にてリードフレ
ームを作製し、リード１２先端の折り曲げもしくはプレ
ス成形加工にて電極部を形成し、外部接続端子部１２ａ
としたものである。
ことなく高密度実装に対応した安価、且つ信頼性の高い
ＢＧＡ用リードフレームを提供することを目的とする。 【解決手段】ＩＣチップ接続端子部１２ｂを外周部に、
外部接続端子部１２ａを内周部にエリアアレイ状に配置
したＢＧＡ用リードフレームであって、通常のプロセス
（フォトエッチングまたはプレス加工）にてリードフレ
ームを作製し、リード１２先端の折り曲げもしくはプレ
ス成形加工にて電極部を形成し、外部接続端子部１２ａ
としたものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の実
装に用いられるリードフレームに関し、特に多ピンリー
ドを有するＢＧＡ用リードフレームに関する。
装に用いられるリードフレームに関し、特に多ピンリー
ドを有するＢＧＡ用リードフレームに関する。
【０００２】
【従来の技術】近年の半導体装置は小型化、薄型化、多
ピン化及び高密度化がより一層要求されるのに伴い、こ
れらの半導体装置に用いられるパッケージ形態はＱＦＰ
（クワッド・フラット・パッケージ）型やＴＣＰ（テー
プ・キャリア・パッケージ）からバンプ電極をエリアア
レイ状に配置したＢＧＡ（ボール・グリッド・アレイ）
を使ったＣＳＰ（チップ・サイズ・パッケージ）として
大きく市場に展開されようとしている。
ピン化及び高密度化がより一層要求されるのに伴い、こ
れらの半導体装置に用いられるパッケージ形態はＱＦＰ
（クワッド・フラット・パッケージ）型やＴＣＰ（テー
プ・キャリア・パッケージ）からバンプ電極をエリアア
レイ状に配置したＢＧＡ（ボール・グリッド・アレイ）
を使ったＣＳＰ（チップ・サイズ・パッケージ）として
大きく市場に展開されようとしている。
【０００３】これらのパッケージを構成しているリード
フレームも多ピン化、狭ピッチ化が進んでおり、リード
ピン数が３００ピン以上、リード間のピッチが２００μ
ｍ以下のリードフレームも実用化されている。また、半
導体素子の高速化に伴い、高い電気伝導度を有する銅合
金系の金属材料の使用も年々増加している。
フレームも多ピン化、狭ピッチ化が進んでおり、リード
ピン数が３００ピン以上、リード間のピッチが２００μ
ｍ以下のリードフレームも実用化されている。また、半
導体素子の高速化に伴い、高い電気伝導度を有する銅合
金系の金属材料の使用も年々増加している。
【０００４】リードフレームの製造方法としては、金型
による打ち抜きプレス法や塩化第二鉄液等のエッチング
液を使用するエッチング法の二つに大別される。エッチ
ング法は打ち抜きプレス法と比較して微細加工性に優
れ、高価である金型を使用しないため、多品種少量の製
造にも適しており、製品の多様化が進む昨今の状況に置
いて広く採用されている方法である。
による打ち抜きプレス法や塩化第二鉄液等のエッチング
液を使用するエッチング法の二つに大別される。エッチ
ング法は打ち抜きプレス法と比較して微細加工性に優
れ、高価である金型を使用しないため、多品種少量の製
造にも適しており、製品の多様化が進む昨今の状況に置
いて広く採用されている方法である。
【０００５】エッチング法は微細加工性に優れたエッチ
ング加工であるが、その加工能力にも限界があり、レジ
ストパターン寸法やエッチング条件の最適化を行って
も、リード間のピッチはリードフレームを形成している
金属基材の板厚以下には加工できないとされている。金
属基材の板厚はリードフレームの強度を確保するため、
ある程度の厚さが必要で１００μｍ以下での使用は難し
く、実際的には１２５μｍ以上で使用されている。
ング加工であるが、その加工能力にも限界があり、レジ
ストパターン寸法やエッチング条件の最適化を行って
も、リード間のピッチはリードフレームを形成している
金属基材の板厚以下には加工できないとされている。金
属基材の板厚はリードフレームの強度を確保するため、
ある程度の厚さが必要で１００μｍ以下での使用は難し
く、実際的には１２５μｍ以上で使用されている。
【０００６】また、図４に示すような従来のリードフレ
ームでは、リードフレームのインナーリード先端部９１
ａはワイヤボンディングエリアの確保のため、一定値以
上（８０μｍ以上といわれている）の平坦幅の確保が必
要となり、その結果上記加工限界値は更に高いものとな
り、０.２ｍｍ板厚の金属基材では現状リード間のピッ
チが２００μｍであるリードフレームの安定量産は非常
に困難である。
ームでは、リードフレームのインナーリード先端部９１
ａはワイヤボンディングエリアの確保のため、一定値以
上（８０μｍ以上といわれている）の平坦幅の確保が必
要となり、その結果上記加工限界値は更に高いものとな
り、０.２ｍｍ板厚の金属基材では現状リード間のピッ
チが２００μｍであるリードフレームの安定量産は非常
に困難である。
【０００７】
【発明が解決しようとする課題】本発明は上記問題点に
鑑み考案されたもので、従来の製造方法が適用でき、製
造効率を落とすことなく高密度実装に対応した安価、且
つ信頼性の高いＢＧＡ用リードフレームを提供すること
を目的とする。
鑑み考案されたもので、従来の製造方法が適用でき、製
造効率を落とすことなく高密度実装に対応した安価、且
つ信頼性の高いＢＧＡ用リードフレームを提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記課題を達成するため
に、ＩＣチップ接続端子部と外部接続端子部を有し、前
記ＩＣチップ接続端子部及び外部接続端子部はリードで
接続されており、前記ＩＣチップ接続端子部が外周部
に、前記外部接続端子部が前記ＩＣチップ接続端子部よ
りも内側に配置されてなるＢＧＡ用リードフレームにお
いて、リードの先端を折り曲げもしくはプレス成形加工
して電極部を形成し、前記外部接続端子部とすることを
特徴とするＢＧＡ用リードフレームとしたものである。
に、ＩＣチップ接続端子部と外部接続端子部を有し、前
記ＩＣチップ接続端子部及び外部接続端子部はリードで
接続されており、前記ＩＣチップ接続端子部が外周部
に、前記外部接続端子部が前記ＩＣチップ接続端子部よ
りも内側に配置されてなるＢＧＡ用リードフレームにお
いて、リードの先端を折り曲げもしくはプレス成形加工
して電極部を形成し、前記外部接続端子部とすることを
特徴とするＢＧＡ用リードフレームとしたものである。
【０００９】
【発明の実施の形態】以下本発明の実施の形態につき説
明する。図１（ａ）は本発明のＢＧＡ用リードフレーム
の平面図を、図２（ａ）は本発明のＢＧＡ用リードフレ
ームの部分拡大平面図を、図２（ｂ）は図２（ａ）の部
分拡大平面図をＡ−Ａ線で切断した断面図を、図２
（ｃ）は本発明のＢＧＡ用リードフレームの他の実施例
を示す断面図を、図２（ｄ）は本発明のＢＧＡ用リード
フレームの他の実施例を示す断面図を、図３は本発明の
ＢＧＡ用リードフレームを用いてＩＣチップを実装した
半導体装置の断面図を、それぞれ示す。
明する。図１（ａ）は本発明のＢＧＡ用リードフレーム
の平面図を、図２（ａ）は本発明のＢＧＡ用リードフレ
ームの部分拡大平面図を、図２（ｂ）は図２（ａ）の部
分拡大平面図をＡ−Ａ線で切断した断面図を、図２
（ｃ）は本発明のＢＧＡ用リードフレームの他の実施例
を示す断面図を、図２（ｄ）は本発明のＢＧＡ用リード
フレームの他の実施例を示す断面図を、図３は本発明の
ＢＧＡ用リードフレームを用いてＩＣチップを実装した
半導体装置の断面図を、それぞれ示す。
【００１０】本発明のＢＧＡ用リードフレームは図１及
び図２（ａ）に示すように、ＩＣチップ接続端子部１２
ｂがリードフレームの外周部に、外部接続端子部１２ａ
がリードフレームの内周部にエリアアレイ状に配置され
ており、外部接続端子部１２ａ、２２ａ及び３２ａは図
２（ｂ）、図２（ｃ）及び図２（ｄ）に示すようにリー
ド先端を折り曲げもしくはプレス成形加工して電極部を
形成したものである。このような構成にすることによ
り、通常の両面エッチングプロセス製造ライン（１段エ
ッチングまたは２段エッチング）で多ピンのリードフレ
ームが容易に得られ、且つリードフレームを使ったエリ
アアレイ状のＣＳＰ（チップ・サイズ・パッケージ）が
可能になる。
び図２（ａ）に示すように、ＩＣチップ接続端子部１２
ｂがリードフレームの外周部に、外部接続端子部１２ａ
がリードフレームの内周部にエリアアレイ状に配置され
ており、外部接続端子部１２ａ、２２ａ及び３２ａは図
２（ｂ）、図２（ｃ）及び図２（ｄ）に示すようにリー
ド先端を折り曲げもしくはプレス成形加工して電極部を
形成したものである。このような構成にすることによ
り、通常の両面エッチングプロセス製造ライン（１段エ
ッチングまたは２段エッチング）で多ピンのリードフレ
ームが容易に得られ、且つリードフレームを使ったエリ
アアレイ状のＣＳＰ（チップ・サイズ・パッケージ）が
可能になる。
【００１１】外部接続端子部１２ａ、２２ａ及び３２ａ
の加工方法は金型を用いたプレス加工による折り曲げ及
び成形加工が利用できる。
の加工方法は金型を用いたプレス加工による折り曲げ及
び成形加工が利用できる。
【００１２】本発明のＢＧＡ用リードフレームにＩＣチ
ップを搭載して樹脂モールドする際、リード１２面とＩ
Ｃチップ接続端子部１２ａの電極面とのギャップｄ（図
２（ｂ）参照）を折り曲げもしくはプレス成形加工等の
加工量で調整できるので、樹脂封止の際のモールド樹脂
の樹脂流れが良好なギャップｄを設定でき、従来のプラ
スチックモールド工程で、安価なＣＳＰ（チップ・サイ
ズ・パッケージ）が得られる等の利点がある。
ップを搭載して樹脂モールドする際、リード１２面とＩ
Ｃチップ接続端子部１２ａの電極面とのギャップｄ（図
２（ｂ）参照）を折り曲げもしくはプレス成形加工等の
加工量で調整できるので、樹脂封止の際のモールド樹脂
の樹脂流れが良好なギャップｄを設定でき、従来のプラ
スチックモールド工程で、安価なＣＳＰ（チップ・サイ
ズ・パッケージ）が得られる等の利点がある。
【００１３】本発明のＢＧＡ用リードフレームを用いて
ＩＣチップを実装した半導体装置１００の模式断面図を
図３に示す。
ＩＣチップを実装した半導体装置１００の模式断面図を
図３に示す。
【００１４】
【実施例】以下、実施例により本発明を詳細に説明す
る。 ＜実施例１＞まず、０.１ｍｍ厚の銅合金からなる金属
基材を用いて通常のフォトエッチングプロセスにてリー
ド１２を有するリードフレームを作製した。
る。 ＜実施例１＞まず、０.１ｍｍ厚の銅合金からなる金属
基材を用いて通常のフォトエッチングプロセスにてリー
ド１２を有するリードフレームを作製した。
【００１５】次に、プレス成型用の金型を作製し、上記
リードフレームのリード１２先端をプレス成形加工して
外部接続端子部１２ａを形成し、本発明のＢＧＡ用リー
ドフレーム１０を作製した（図２（ａ）、（ｂ）参
照）。
リードフレームのリード１２先端をプレス成形加工して
外部接続端子部１２ａを形成し、本発明のＢＧＡ用リー
ドフレーム１０を作製した（図２（ａ）、（ｂ）参
照）。
【００１６】＜実施例２＞まず、０.２ｍｍ厚の銅合金
からなる金属基材を用いて通常のフォトエッチングプロ
セスにてリード２２を有するリードフレームを作製し
た。
からなる金属基材を用いて通常のフォトエッチングプロ
セスにてリード２２を有するリードフレームを作製し
た。
【００１７】次に、プレス成型用の金型を作製し、上記
リードフレームのリード２２先端を折り曲げ加工して外
部接続端子部２２ａを形成し、本発明のＢＧＡ用リード
フレーム２０を作製した（図２（ｃ）参照）。
リードフレームのリード２２先端を折り曲げ加工して外
部接続端子部２２ａを形成し、本発明のＢＧＡ用リード
フレーム２０を作製した（図２（ｃ）参照）。
【００１８】＜実施例３＞まず、０.１ｍｍ厚の銅合金
からなる金属基材を用いて通常のフォトエッチングプロ
セスにてリード３２を有するリードフレームを作製し
た。
からなる金属基材を用いて通常のフォトエッチングプロ
セスにてリード３２を有するリードフレームを作製し
た。
【００１９】次に、プレス成型用の金型を作製し、上記
リードフレームのリード３２先端をプレス成形加工して
外部接続端子部３２ａを形成し、本発明のＢＧＡ用リー
ドフレーム３０を作製した（図２（ｄ）参照）。
リードフレームのリード３２先端をプレス成形加工して
外部接続端子部３２ａを形成し、本発明のＢＧＡ用リー
ドフレーム３０を作製した（図２（ｄ）参照）。
【００２０】
【発明の効果】上記したように、ＩＣチップパッド電極
との接続端子部をＢＧＡ用リードフレームの外周部に設
けることによりピン数が増えてもリード間ピッチを広く
取れ、リードフレームの作製及びワイヤボンディング接
続が容易で、信頼性の高いＢＧＡ用リードフレームを提
供できる。さらに、外部接続端子部はリード先端の折り
曲げもしくはプレス成形加工にて形成し、リードと電極
先端までのギャップ調整が折り曲げもしくはプレス成形
加工等の加工量で調整できるので、樹脂封止の際のモー
ルド樹脂の樹脂流れが良好なギャップｄを設定でき、従
来のプラスチックモールド工程で、安価なＣＳＰ（チッ
プ・サイズ・パッケージ）が得られ、高密度実装に対応
した半導体装置を提供できる。
との接続端子部をＢＧＡ用リードフレームの外周部に設
けることによりピン数が増えてもリード間ピッチを広く
取れ、リードフレームの作製及びワイヤボンディング接
続が容易で、信頼性の高いＢＧＡ用リードフレームを提
供できる。さらに、外部接続端子部はリード先端の折り
曲げもしくはプレス成形加工にて形成し、リードと電極
先端までのギャップ調整が折り曲げもしくはプレス成形
加工等の加工量で調整できるので、樹脂封止の際のモー
ルド樹脂の樹脂流れが良好なギャップｄを設定でき、従
来のプラスチックモールド工程で、安価なＣＳＰ（チッ
プ・サイズ・パッケージ）が得られ、高密度実装に対応
した半導体装置を提供できる。
【図１】本発明のＢＧＡ用リードフレームの一実施例を
示す平面図である。
示す平面図である。
【図２】（ａ）は、本発明のＢＧＡ用リードフレームの
部分拡大平面図を示す。（ｂ）は、図２（ａ）の部分拡
大平面図をＡ−Ａ線で切断した断面図を示す。（ｃ）
は、本発明のＢＧＡ用リードフレームの他の実施例を示
す断面図である。（ｄ）は、本発明のＢＧＡ用リードフ
レームの他の実施例を示す断面図である。
部分拡大平面図を示す。（ｂ）は、図２（ａ）の部分拡
大平面図をＡ−Ａ線で切断した断面図を示す。（ｃ）
は、本発明のＢＧＡ用リードフレームの他の実施例を示
す断面図である。（ｄ）は、本発明のＢＧＡ用リードフ
レームの他の実施例を示す断面図である。
【図３】本発明のＢＧＡ用リードフレームを用いてＩＣ
チップを実装した半導体装置の一実施例を示す断面図で
ある。
チップを実装した半導体装置の一実施例を示す断面図で
ある。
【図４】従来のＢＧＡ用リードフレームの一例を示す平
面図である。
面図である。
１０、２０、３０……ＢＧＡ用リードフレーム １２、２２、３２……リード １２ａ、２２ａ、３２ａ……外部接続端子部 １２ｂ、２２ｂ、３２ｂ……ＩＣチップ接続端子部 ４１……半田バンプ ５１……絶縁テープ ６１……ＩＣチップ ７１……ワイヤ ８１……モールド樹脂 ９１……リード ９１ａ……インナーリード先端部 ９１ｂ……アウターリード ９２……インナーリード間間隙 ９３……アイランド １００……半導体装置
Claims (1)
- 【請求項１】ＩＣチップ接続端子部と外部接続端子部を
有し、前記ＩＣチップ接続端子部及び外部接続端子部は
リードで接続されており、前記ＩＣチップ接続端子部が
外周部に、前記外部接続端子部が前記ＩＣチップ接続端
子部よりも内側に配置されてなるＢＧＡ用リードフレー
ムにおいて、リードの先端を折り曲げもしくはプレス成
形加工にて電極部を形成し、前記外部接続端子部とする
ことを特徴とするＢＧＡ用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018526A JP2000223611A (ja) | 1999-01-27 | 1999-01-27 | Ｂｇａ用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11018526A JP2000223611A (ja) | 1999-01-27 | 1999-01-27 | Ｂｇａ用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000223611A true JP2000223611A (ja) | 2000-08-11 |
Family
ID=11974082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11018526A Pending JP2000223611A (ja) | 1999-01-27 | 1999-01-27 | Ｂｇａ用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000223611A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720207B2 (en) | 2001-02-14 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
| US6946721B2 (en) * | 2001-11-29 | 2005-09-20 | Infineon Technologies Ag | Leadframe of a conductive material and component with a leadframe of a conductive material |
| US7170149B2 (en) | 2001-04-13 | 2007-01-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacture therefor |
| JP2007077104A (ja) * | 2005-09-16 | 2007-03-29 | Shiseido Co Ltd | 血管内皮増殖因子阻害剤 |
-
1999
- 1999-01-27 JP JP11018526A patent/JP2000223611A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720207B2 (en) | 2001-02-14 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
| US6984880B2 (en) | 2001-02-14 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
| US7170149B2 (en) | 2001-04-13 | 2007-01-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacture therefor |
| US7554182B2 (en) | 2001-04-13 | 2009-06-30 | Yamaha Corporation | Semiconductor device and package, and method of manufacturer therefor |
| US6946721B2 (en) * | 2001-11-29 | 2005-09-20 | Infineon Technologies Ag | Leadframe of a conductive material and component with a leadframe of a conductive material |
| JP2007077104A (ja) * | 2005-09-16 | 2007-03-29 | Shiseido Co Ltd | 血管内皮増殖因子阻害剤 |
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