JP3976441B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3976441B2 JP3976441B2 JP08925199A JP8925199A JP3976441B2 JP 3976441 B2 JP3976441 B2 JP 3976441B2 JP 08925199 A JP08925199 A JP 08925199A JP 8925199 A JP8925199 A JP 8925199A JP 3976441 B2 JP3976441 B2 JP 3976441B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- connection
- island
- semiconductor chip
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/494—Connecting portions
- H01L2224/4943—Connecting portions the connecting portions being staggered
- H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Dicing (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体装置に関し、リードフレームの如き、Cuフレームを用いたCSP型の半導体装置に関するものである。
【0002】
【従来の技術】
半導体装置は、周知事項ではあるが、ウェハの状態でマトリックス状にICが作り込まれ、このICを囲み格子状にダイシングライン部が設けられ、このダイシングライン部に沿って個々にダイシングされ、個々の半導体装置(半導体チップ)に分離形成される。そしてリードフレームに実装し、ICとリードとをワイヤボンディングしパッケージされる。
【0003】
しかし携帯電話やディジタルカメラ等の軽薄短小化を受けて、半導体装置も益々小型化が要求され、最近は限りなくチップサイズに近づく技術としてCSP、ウェハスケールCSPが開発されている。
【0004】
半導体チップを基板に実装し、ワイヤボンディングを採用してチップサイズを小さくするCSPとしては、例えば、特開平10―92979号公報や特開昭58−201347号公報がある。
【0005】
これらの技術は、接続として信頼性の高い金属細線接続を採用しつつ、金属細線から先のリードフレームの延在長を限りなく少なくするため、セラミック基板を採用し、チップサイズを小さくしたものである。
【0006】
図7と図8は、その概要を説明したものである。図7に於いて、セラミック基板1には、半導体チップ2が固着され、半導体チップ2のボンディングパッドとセラミック基板1上のパッド電極3は、金属細線を介して接続される。そしてセラミック基板1は、必要によりスルーホールや多層配線が施され、ロウ材を介して実装基板と半田付けされるパッド4がセラミック基板1裏面に設けられている。半導体チップ2のボンディングパッドは、金属細線、パッド電極3、スルーホールまたは多層配線を介して裏面のパッド4と電気的に接続される。
【0007】
そして図8の如く、樹脂封止体5が形成され、矢印で示した部分でダイシングされる。このダイシングは、セラミック基板の裏面側または表側どちらでも良い。またセラミック基板には割り溝が設けられ、セラミック基板の手前までダイシングし、セラミック基板は割り溝を介してブレークされても良い。
【0008】
【発明が解決しようとする課題】
前述した構造は、リードフレームを採用したパッケージと異なり、リードがパッケージ内に取り込まれず、パッド電極が極めて小さいため、その分小さくすることができる。
【0009】
しかしながらセラミック基板1は、スルーホールや多層配線を施したり、パッド電極3、パッド4にAuメッキを必要とするため、コストが上昇する問題があった。
【0010】
またセラミック基板1の電極は、一般には印刷であり、実装基板との接続は、印刷電極の厚みが要因で、接続強度がそれほど高くできない問題もあった。
【0011】
本発明は、前記問題点を解決するものである。
【0012】
【課題を解決するための手段】
本発明は上記の課題に鑑みてなされ、第1に、半導体装置裏面から連結体を取り除き、接続片を個々に分離する事で解決するものである。
【0013】
第2に、半導体チップを、アイランドに固着し、前記アイランドと前記連結体を、吊りリードで一体化する事で解決するものである。
【0014】
第3に、接続片を、半導体チップの4側辺に近接して設け、吊りリードをアイランドの4コーナーから延在する事で解決するものである。
【0015】
第4に、アイランドを、半導体チップより小さくする事で解決するものである。
【0016】
第5に、アイランドを省略し、吊りリードはXの形状で、このX形状の吊りリードの上に前記半導体チップを固着する事で解決するものである。
【0017】
第6に、接続片と樹脂封止体を、同一面を成すことで解決するものである。
【0018】
第7に、半導体チップを、フェイスアップで実装し、手段を金属細線から成すことで解決するものである。
【0019】
第8に、アイランド、前記連結体および前記接続片を、所望の厚みのCuから成し、前記半導体チップを、フェイスダウンで実装し、手段をロウ材から成すことで解決するものである。
【0020】
第9に、連結体を、ダイシングにより取り除くことで解決するものである。
【0021】
例えば、Cuより成るフレームは、従来からリードフレーム技術として確立されており、また封止も従来のトランスファーモールド技術で実現できる。従って封止した後、たんに連結体をダイシングやエッチング等で取り除けば実現でき、より安価で、チップサイズに近づいた半導体装置を実現できる。
【0022】
また連結体を取り除くことで、この取り除いた領域の接続片は、厚み方向に側壁が露出され、この露出した側壁がロウ材に濡れることで接着強度を向上させることができる。
【0023】
また、リードフレームのリードを接続片に変えることで実現で、且つ金属細線も従来のワイヤーボンディングで実現できるため、信頼性も高く、製造も容易である。
【0024】
またリードフレームを採用して、チップサイズの半導体装置が実現できる。
【0025】
更には、連結体をダイシングにより取り除くことで、接続片の側辺には、凹凸ができ、ロウ材との接着性が向上する。
【0026】
【発明の実施の形態】
次に、本発明の第1の実施形態について図1〜図4を参照して説明する。
図1の構成部品は、あたかも一般的なリードフレームであり、リードフレームの厚みを有した金属材料(例えばCuを主材料とする)から成るフレームである。これは、箔でも良い。この場合、取り扱いの面を考慮して、フレキシブルシートにサンドウィッチしても良い。これについては後述する。
【0027】
まずフレーム10は、半導体チップが固着されるアイランド11がその中央に設けられ、各コーナーからは、吊りリード12を介して連結体Rがアイランド11を囲むように形成されている。この連結体Rには、アイランド11に向かう第1の接続片13が実質的に等間隔で一体配置されている。また連結体Rから外に向かい第2の接続片14が設けられている。
【0028】
この接続片は、通常のリードフレームのリードに対応し、従来のリードフレームでは、リードが樹脂封止体から露出するものである。しかしこの接続片13、14は、図3の如く、樹脂封止体17と面いちで切断されるか、または0.1〜0.2mm程度突出される。この突出により、実装時、接続片13、14の側面に半田フィレットを作るためである。切断の方法は、ダイシング、またはT/F(トリム・アンド・フォーミング)等が考えられる。
【0029】
またこの接続片の数は、ICのボンディングパッドパッド数により決まる。つまりパッド数が少なければ、第1の接続片13…を採用すれば良く、更には、この接続片は、連結体の1側辺〜4側辺を任意に選択して、この連結体Rと一体で設ければよい。また数が多い場合は、更に第2の接続片14…を採用すればよい。更にパッド数が多ければ、図13のように外側にリング状に第3の接続片22を設ければ良い。接続片のサイズにもよるが、連結体Rの外側に更に吊りリード12を介して別の連結体を形成し、アイランドに向いた接続片、外側に向いた接続片を設ければ、接続片の数を増加できる。
【0030】
つまり接続片は、アイランド11を囲むように第1の接続片郡13…、第2の接続片郡14…、…が形成された形となる。
【0031】
続いて、図2に示すように、アイランド11には固着材を介して半導体チップ15が固着される。フレーム10は、例えばCuを主材料とする金属でなるため、固着材としては半田等のロウ材で成るが、銀ペースト等のペースト材、接着剤でも良い。そして半導体チップ15の表面に露出されたボンディングパッドから接続片13、14まで金属細線16を介して接続される。この金属細線16は、Au、CuまたはAl等からなり、通常はワイヤーボンディングで実現される。図2で示したように、ICのボンディングパッド数が多いため、第1の接続片13…と第2の接続片14…は、連結体Rの側辺を中心に交互に突出して形成されている。別の表現をすれば、隣り合う2つの第1の接続片13、13の間に第2の接続片14が入り、連結体Rを中心に所定ピッチで左右に交互に飛び出している。この構造を採用することにより金属細線のショート防止を実現している。
【0032】
続いて、図3の如く、樹脂封止体17が設けられる。この樹脂封止体17は、一例としてトランスファーモールド、インジェクションモールド等で実現できる。但し、接続片13、14の裏面は、樹脂封止体17と同一面を成すか、あるいは樹脂封止体17よりも若干突出して設けられる。またこの際、アイランドの絶縁を考慮する場合は、図3右図で見れば、アイランド11が接続片に対して若干上に押し上げられ、完全に埋め込まれていても良い。
【0033】
更に、図4で第1の接続片13…、第2の接続片14…を個々に分離する。
図4では、半導体装置18の裏面を示したものであり、ここでは第1の接続片13…、第2の接続片14…、吊りリード12およびアイランド11の裏面が露出している状態を示し、ハッチングで示す所が除去領域と成っている。
【0034】
ここでは連結体Rを取り除くことで接続片13…、14…を個々に分離している。しかし本フレームは、フレーム単位をマトリックス状に形成しているので、予定のチップパッケージ側辺で接続片が切断される。
【0035】
分離の簡単な方法として、ここではハッチングで示す方向に、ハッチングで示すブレード幅のダイシングを施している。
【0036】
このダイシングでは、フレーム10の厚みより若干深い溝を形成すれば簡単に分離でき、また少しでも連結体Rが残るとショートの原因となるため、連結体Rの幅よりも広い幅で除かれている。また他の除去方法として、エッチングが考えられる。第2の接続片14は、樹脂封止体端まで、もしくは0.1〜0.2mm出した位置で切断する。切断方法は、従来のT/Fまたは連結体Rを切断するのと同じダイシングで行う。
【0037】
生産性を考慮するなら、図11、図14および図15のように、マトリックス状に半導体チップ15が実装できるフレーム10を用意し、まとめてダイシングすればよい。この方法は、後述する。
【0038】
以上、本発明は、安価なフレーム10を採用し、最後にダイシング等で連結体Rを取り除けば、樹脂封止体17の裏面には、チップの側辺に接続片から成る電極が形成されることになる。この接続片は、従来のリードフレームを採用したパッケージと比較して、リードに相当する接続片が短く、また外部に露出しない分全体のサイズを小さくすることができる。
【0039】
また接続片のサイズは、金属細線がボンデイングできるさいずであれば良いので、そのサイズも小さくできる。また連結体Rの幅は、ダイシングブレードのサイズおよび精度で決まるが、最近のダイシング装置はブレードも薄く、非常に高精度であるため、前記幅も狭くできる。従って半導体装置としてサイズの小さいものが簡単に実現できる。
【0040】
またハッチングで示した溝には、接続片13、14の切断面が露出される。このまま実装基板に半田等のロウ材で固着した場合、この切断面がロウ材が濡れてフィレットが形成されるため、接着強度も増強する。またダイシングでは、その切断面に細かい筋が形成されるためロウ材との食いつきも向上する。
【0041】
一方、ダイシングにより形成される溝は、別途樹脂で埋めても良い。特にダイシングにより形成された溝に於いて、半導体チップと連続している界面は、吊りリードである。そのため、耐湿性が考慮されて、ダイシング溝のコーナー部分に樹脂が塗布されても良い。また全ての溝を埋めても良い。この時もダイシングによる筋が切断面に細かく形成されるの樹脂の喰い付きが良い。
【0042】
溝を絶縁樹脂で埋める場合には、接続片の裏面を樹脂封止体17よりも突出させることで、接続片13、14と実装基板とのロウ付け強度が増強する。突出させることで露出した側面にはフィレットが形成され、ロウ材の固着性強度が増す。
【0043】
図5、図6は、図1のフレーム10を単位とし、この単位がマトリックス状に形成されたものを示している。
【0044】
図5は、図3のパッケージ後を示し、マトリックス状に形成されたフレームの各アイランドには半導体チップが固着され、金属細線が接続されている。そして樹脂封止体は、マトリックス状のフレーム全域に設けられている。ここでアイランドは、チップよりも大きく形成されているが、小さくても良い。
【0045】
そして図6の2種類の矢印で示した所で、ダイシングが施され、接続片の分離および半導体装置としてフレームからの分離が実現される。
【0046】
図4で説明したように、フレーム全域にある連結体の部分がダイシングにより削り取られる。この場所を図6では4本の小さい矢印で示した。そしてフレームから半導体装置を分離するために、フルカットを行う。この場所は、3本の大きい矢印で示した。
【0047】
本方法は、通常のトランスファーモールドの如く、マトリックス状にキャビティーが構成されるように金型を作っても良い。しかし本発明は、図5のように、金型は1つのキャビティーにし、端から端までのフレーム単位が全て一体で連続してモールド形成され、後にダイシングして個々に分離されている。ダイシングは、ハーフカットとフルカットの2タイプを採用し、接続片の分離と半導体装置の分離をしている。金型にマトリックス状にキャビティを形成するとなると、金型側にはキャビティとキャビティとの間にスペースが必要となる。しかしダイシングでフルカットをするならば、図6で示したフルカット領域(大きい矢印)の領域は、ブレードの間隔ですむため、その分単位フレームの実装密度を増やすことができる。
【0048】
ここでアイランドは省略し、Xリードでも良い。
【0049】
また図4の符号Fは、樹脂封止体の角部またはその近傍に位置し、吊りリード12の幅よりも広く形成した固定手段である。この部分は、ダイシングにより完全に分離されるので、ここでは歪み吸収手段として活用している。
【0050】
つまり樹脂封止体の歪みの加わる部分は、図4の4コーナーである。そのためこのFの部分に対応する第2の固定手段を実装基板に設け、この固定手段Fと実装基板の第2の固定手段を、ロウ材、銀ペースト、接着剤等で固定する。その結果、半田ボールや半田バンプにクラックが発生するような大きな歪みが加わっても、まず固定手段にその応力が加わり、これ以外の接続部分に応力が加わらない構造となっている。具体的には、Fは、リードであり、実装基板の第2の固定手段もCuを主材料とするパターンが形成され、その間を半田付けされている。
【0051】
続いて、第2の実施の形態を図9、図10を参照しながら説明する。ここでは、半導体チップ15をフレームに対してフェイスダウンで実装し、チップサイズと同じサイズの半導体装置を提供している。
【0052】
半導体チップ15は、表面に半田バンプまたは半田ボールが形成され、これが黒丸の所で示され、接続片13、14と接続されている。図2では、フェイスアップのため、アイランドが必要となり、また吊りリードも必要となったが、図9では、フェイスダウンで実現されるため、2点差線で示すアイランド、吊りリードを省略しても良い。また半田は、他のロウ材でよい。また銀ペースト等の導電ペーストでも良い。
【0053】
またチップが実装された後に、半導体チップとフレームの間に樹脂が充填されても良い。
【0054】
図10は、前図の裏面を示したものであり、やはり点線で示す部分の連結体Rをダイシング等で削除し、接続片13、14を個々に分離している。アイランド11や吊りリード12は、省略も可能なので点線で示してある。
【0055】
また本フレームは、マトリックス状に形成され、第2の接続片14が図6と同じようにフルカットされる。フルカットは、ダイシングやT/F等で良い。
【0056】
本構造は、図11に示すようにウェハサイズのCSPに応用できる。
【0057】
つまりウェハ20全面にマトリックス状のICを形成した後、パッシベーション膜を介して半田バンプや半田ボールを形成しておく。そしてこの上に、マトリックス状に構成されたフレーム21を配置し、接続片と接続する。
【0058】
その後、必要によりウェハとフレームとの間に樹脂を充填し、図6のように連結体Rをダイシングして接続片を個々に分離し、フレーム単位間に設けられた連結体rをフルカットして個々に分離する。
【0059】
ここで第1、第2の両実施例は、色々なフレームが採用できる。図11は、図12の如く、対向する2側辺に接続片13が設けられ、これがマトリックス状に成ったフレームである。また図13の如く、アイランドを囲むように、第1の接続片13…、第2の接続片14…、第3の接続片22が設けられても良い。
【0060】
一方、全実施例で用いられるフレームは、フレキシブルシートにサンドウィッチされた金属箔を用いても良い。この場合、接続ポイント(接続片、アイランド)を除いてサンドウィッチされる。
【0061】
図16、図17は、第1の実施例、第2の実施例の断面図である。接続片13、14は、サイズも小さくダイシング時に剥がれる可能性があるため、接続片から樹脂食いつき手段Tが設けられている。この食いつき手段Tは、図4で説明すると、ダイシングラインと一致しない接続片の3側辺のどれかに設けられ、更には接続片の側面から突出して設けられ、樹脂で完全にカバーされ、アンカー効果により固定される。このアンカー効果により、連結体がダイシングで削られる時でも、接続片は樹脂から剥がれることなく固定される。
【0062】
また図16では、半導体チップ15とフレームとの間には所定の間隔が設けられてあるため、接続片13の一部は、半導体チップ15の下に配置できる。これにより接続片の配置領域全域をシュリンクでき、全体のサイズを小さくすることができる。
【0063】
【発明の効果】
本発明によれば、金属から成るフレームを採用し、封止された後でフレームの一構成要素である連結体を取り除くことで、接続片を個々に分離できる。また接続片のサイズは、金属細線を接続できるサイズでよく、全体としての半導体装置のサイズを小さくすることができる。
【0064】
またフレームを樹脂に埋め込み、封止体の裏面に接続片を露出させるので、従来のようにセラミック基板採用することなく実現できる。従ってセラミック基板を採用した従来の半導体装置に比べコストを下げられる。
【0065】
またフレームにフェイスダウンするタイプでは、チップサイズの半導体装置を実現できる。
【0066】
またダイシングで連結体を取り除くので、この領域に露出する接続片の側面をロウ材の接続領域として活用でき、実装基板との接続強度を増強できる。
【0067】
また連結体は、ダイシングで簡単に取り除けるので、工程も簡略化できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る半導体装置の製造方法を説明する図である。
【図2】 本発明の第1の実施形態に係る半導体装置の製造方法を説明する図である。
【図3】 本発明の第1の実施形態に係る半導体装置の製造方法を説明する図である。
【図4】 本発明の第1の実施形態に係る半導体装置の製造方法を説明する図である。
【図5】 図1の単位フレームをマトリックス状に形成したときの図である。
【図6】 図5を個々に分離するときの分離方法を説明する図である。
【図7】 従来の半導体装置の製造方法を説明する図である。
【図8】 従来の半導体装置の製造方法を説明する図である。
【図9】 第2の実施の形態に係る半導体装置の製造方法を説明する図である。
【図10】 第2の実施の形態に係る半導体装置の製造方法を説明する図である。
【図11】 マトリックス状のフレームの説明をする図である。
【図12】 フレームの説明をする図である。
【図13】 フレームの説明をする図である。
【図14】 フレームの説明をする図である。
【図15】 フレームの説明をする図である。
【図16】 第1の実施の形態に於いて、接続片に食いつき手段を設けた図である。
【図17】 第1の実施の形態に於いて、接続片に食いつき手段を設けた図である。
Claims (8)
- 半導体チップの少なくとも1側辺に近接して設けられた複数の接続片と、前記接続片を一体化する直線状の連結体と、前記半導体チップと前記接続片を接続する手段と、前記接続片、連結体および手段を封止する樹脂封止体とを備えた半導体装置であり、
前記接続片は、前記連結体の側辺を中心に交互に突出して形成され、前記半導体装置裏面から前記連結体がダイシングにより除去されて個々に分離され、
直線状の前記連結体の除去領域の内壁は、前記接続片の分離された面と実質同一面となるように形成されていることを特徴とする半導体装置。 - 前記連結体は、該連結体よりも広い幅で取り除かれていることを特徴とする請求項1に記載の半導体装置。
- 前記除去領域に樹脂が埋め込まれていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記接続片は、前記連結体と一致しない3側辺のいずれかに樹脂食いつき手段が設けられていることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- 前記半導体チップは、アイランドに固着され、
前記接続片は、前記半導体チップの4側辺に近接して設けられ、
前記アイランドと前記連結体は、吊りリードで一体化され、
前記吊りリードは、前記アイランドの4コーナーから延在されている請求項 1 乃至請求項4のいずれかに記載の半導体装置。 - 前記アイランドは省略され、
前記吊りリードはXの形状で、このX形状の吊りリードの上に前記半導体チップが固着される請求項5に記載の半導体装置。 - 前記半導体チップは、フェイスアップで実装され、前記手段は金属細線から成る請求項5に記載の半導体装置。
- 前記アイランド、前記連結体および前記接続片は、所望の厚みのCuから成り、前記半導体チップは、フェイスダウンで実装され、前記手段はロウ材から成る請求項6に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08925199A JP3976441B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08925199A JP3976441B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007073279A Division JP4531073B2 (ja) | 2007-03-20 | 2007-03-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000286375A JP2000286375A (ja) | 2000-10-13 |
JP3976441B2 true JP3976441B2 (ja) | 2007-09-19 |
Family
ID=13965550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08925199A Expired - Fee Related JP3976441B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3976441B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW543172B (en) | 2001-04-13 | 2003-07-21 | Yamaha Corp | Semiconductor device and package, and method of manufacture therefor |
JP3952963B2 (ja) | 2003-02-21 | 2007-08-01 | ヤマハ株式会社 | 半導体装置及びその製造方法 |
WO2005022967A1 (ja) * | 2003-08-29 | 2005-03-10 | Minowa Koa Inc. | 電子部品の製造方法 |
JP4531073B2 (ja) * | 2007-03-20 | 2010-08-25 | 三洋電機株式会社 | 半導体装置 |
JP5248232B2 (ja) * | 2008-07-31 | 2013-07-31 | 株式会社三井ハイテック | リードフレーム及びその製造方法 |
JP6465394B2 (ja) * | 2014-02-21 | 2019-02-06 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
-
1999
- 1999-03-30 JP JP08925199A patent/JP3976441B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000286375A (ja) | 2000-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6861734B2 (en) | Resin-molded semiconductor device | |
US6911353B2 (en) | Semiconductor device and method of manufacturing same | |
US20210143089A1 (en) | Semiconductor package with wettable flank | |
JP2520575B2 (ja) | 集積回路チップ・パッケ―ジを基板の表面に電気的に且つ機械的に接続する弾力性リ―ド及びこれの製造方法 | |
JP3014344B2 (ja) | カラムリードを有する半導体チップパッケージ及びその製造方法 | |
JP3650001B2 (ja) | 半導体装置およびその製造方法 | |
US6489182B2 (en) | Method of fabricating a wire arrayed chip size package | |
US5994783A (en) | Semiconductor chip package and fabrication method thereof | |
JP2000294715A (ja) | 半導体装置及び半導体装置の製造方法 | |
US6501160B1 (en) | Semiconductor device and a method of manufacturing the same and a mount structure | |
JP3976441B2 (ja) | 半導体装置 | |
JP3913397B2 (ja) | 半導体装置の製造方法 | |
JP2000286377A (ja) | 半導体装置 | |
JP4531073B2 (ja) | 半導体装置 | |
JP2000286372A (ja) | 半導体装置の製造方法 | |
JP2001024133A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
JP3502377B2 (ja) | リードフレーム、樹脂封止型半導体装置及びその製造方法 | |
JP2002280491A (ja) | 電子部品およびその製造方法 | |
JPH0936155A (ja) | 半導体装置の製造方法 | |
JP4179702B2 (ja) | 半導体装置の製造方法 | |
JP2001077285A (ja) | リードフレームとそれを用いた樹脂封止型半導体装置の製造方法 | |
JP4162303B2 (ja) | 半導体装置の製造方法 | |
JP3241471B2 (ja) | リードフレーム | |
JP2756436B2 (ja) | 半導体装置およびその製造方法 | |
JPH03161957A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050603 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070228 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070412 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070522 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070619 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110629 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120629 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130629 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |