JP2005093616A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 半導体装置における信頼性の向上を図る。
【解決手段】 半導体チップ1が搭載されたチップ搭載部である絶縁性部材3sと、絶縁性部材3sの周囲に並んで配置された複数の端子3aと、隣接する端子3a間に配置された絶縁性樹脂3bと、半導体チップ1の電極とこれに対応する端子3aとを電気的に接続する複数の導電性のワイヤ4と、半導体チップ1と複数のワイヤ4を樹脂封止する封止体6とを有し、前記チップ搭載部である絶縁性部材3sと各端子3aの周囲に埋め込まれた絶縁性樹脂3bとが同一の樹脂で一体に形成されており、前記チップ搭載部に金属板が配置されていないことにより、半導体チップ1の上下の樹脂のバランスを良くすることができる。
【選択図】 図22

Description

本発明は、半導体装置およびその製造方法に関し、特に、フレーム体を用いて組み立てられる半導体装置およびその製造方法に適用して有効な技術に関する。
従来、リードフレームをエッチングすることにより外部接続端子を形成する半導体装置の製造工程では、リードフレームを形成するリードフレーム形成工程、端子間樹脂を充填する端子間樹脂充填工程、半導体素子を搭載する半導体素子搭載工程、封止樹脂を形成する樹脂封止工程、リードフレームにエッチング処理を行うことにより柱状端子および枠体部を分離させるエッチング工程を有している(例えば、特許文献1参照)。
特開平9−162342号公報(図3)
本発明者は、組み立て後にリードフレームを加工(研磨やエッチングなど)して外部端子を形成する半導体装置の製造工程について検討した結果、以下のような問題点を見い出した。
すなわち、組み立て後にリードフレームを研磨して外部端子を独立・形成する方法においては、リードフレームが反っていると研磨箇所によって研磨量に差が生じて研磨量がばらつくという問題が起こる。
また、組み立て後にリードフレームをエッチング加工して外部端子を独立・形成する方法では、ダイボンディング、ワイヤボンディングおよび樹脂モールディングなどの種々の組み立て工程を経た後にエッチング加工となるため、エッチング加工時に、リードフレームの裏面にゴミなどの異物が付着していることがあり、エッチング不良を引き起こすことが問題である。
その結果、半導体装置の信頼性の低下が問題となる。
本発明の目的は、信頼性の向上を図る半導体装置およびその製造方法を提供することにある。
さらに、本発明のその他の目的は、製造コストの低減化を図る半導体装置およびその製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、半導体チップが搭載されたチップ搭載部と、前記チップ搭載部の周囲に並んで配置された複数の端子と、隣接する前記端子間に配置された絶縁性樹脂と、前記半導体チップの電極とこれに対応する前記端子とを電気的に接続する複数の導電性のワイヤと、前記半導体チップと前記複数のワイヤを樹脂封止する封止体とを有し、前記半導体チップの主面と反対側の裏面が絶縁性部材によって覆われており、前記チップ搭載部に金属板が配置されていないものである。
また、本発明は、複数の端子が独立して設けられており、前記複数の端子が絶縁性樹脂によって連結されたフレーム体を準備する工程と、前記フレーム体のチップ搭載部に半導体チップを搭載する工程と、前記半導体チップの電極とこれに対応する前記端子とを電気的に接続する工程と、前記半導体チップを樹脂封止する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
複数の端子が独立して設けられ、かつ複数の端子が絶縁性樹脂によって連結されたフレーム体を準備し、このフレーム体を用いて半導体装置を組み立てることにより、組み立て後の外部端子形成のためのフレーム研磨やエッチング加工を行わなくて済むため、フレーム反りに起因する信頼性低下やエッチング不良の発生を防ぐことができ、製品の信頼性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
[実施の形態1]
図1は本発明の実施の形態1の半導体装置の構造の一例を封止体を透過して示す平面図、図2は図1に示すA−A線に沿って切断した構造を示す断面図、図3は図1の半導体装置の構造の一例を示す底面図、図4は図2に示す断面の構造を示す拡大部分断面図、図5は図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図、図6は図1に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図、図7は図1に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図、図8は図1に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図、図9は図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図、図10は図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム完成時の構造の一例を示す断面図、図11は図1に示す半導体装置の組み立てにおけるリードフレーム準備時の構造の一例を示す断面図、図12は図1に示す半導体装置の組み立てにおけるダイボンディング時の構造の一例を示す断面図、図13は図1に示す半導体装置の組み立てにおけるワイヤボンディング時の構造の一例を示す断面図、図14は図1に示す半導体装置の組み立てにおける樹脂モールディング時の構造の一例を示す断面図、図15は図1に示す半導体装置の組み立てにおける外装めっき塗布時の構造の一例を示す断面図、図16は図1に示す半導体装置の組み立てにおけるパッケージ個片化時の構造の一例を示す断面図、図17は図1に示す半導体装置の組み立てにおける組み立て完了時の構造の一例を示す断面図、図18は図1に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す平面図である。
本実施の形態1の半導体装置は、半導体チップ1の周囲に複数の端子3aが配置された樹脂封止形のものであり、複数の端子3aが半導体装置の裏面7aに整列して、かつ露出して配置されたLGA(Land Grid Array)7である。
図1〜図3に示す本実施の形態1のLGA7の構造について説明すると、半導体チップ1が搭載されたチップ搭載部であるタブ3fと、タブ3fの周囲に並んで配置された複数の端子3aと、隣接する端子3a間に配置された絶縁性樹脂3bと、半導体チップ1のパッド(電極)1aとこれに対応する端子3aとを電気的に接続する複数の導電性のワイヤ4と、半導体チップ1と複数のワイヤ4を樹脂封止する封止体6とからなり、図3に示すようにタブ3fの裏面3hと複数の端子3aの裏面3qがLGA7の裏面7aに露出している。
さらに、タブ3fの外周部全周が絶縁性樹脂3bによって覆われている。
また、半導体チップ1は、ダイボンド材2を介してタブ3fの主面3g上に搭載されている。ダイボンド材2は、導電性もしくは非導電性の接着材などである。
各ワイヤ4は、例えば、金線であり、この金線との接続を良好にするために、図4に示すように各端子3aの主面3pには銀めっき3rが塗布されている。一方、各端子3aの裏面3qには、Pb−Snなどからなる外装めっき3eが塗布されている。
また、封止体6は、エボキシ樹脂などの第1の樹脂によって形成されており、一方、タブ3fの外周部や各端子3a間に埋め込まれている絶縁性樹脂3bは、ポリイミド樹脂などの第2の樹脂によって形成されている。前記第2の樹脂である絶縁性樹脂3bは、前記第1の樹脂とは異なった樹脂であってもよいし、同じ樹脂であってもよい。
また、タブ3fには、その側面のいずれか一部に、主面3gから裏面3hに亘って形成された切り欠き部であるインデックス3mが形成されており、LGA組み立て後においてもLGA7の裏面7aを確認することにより、一目でLGA7の方向が分かるようになっている。
次に、本実施の形態1の半導体装置(LGA7)の製造方法について説明する。
まず、図11に示す薄板状のフレーム体であるリードフレーム3を準備する。リードフレーム3は、例えば、図10に示すように銅合金や鉄合金からなるフレーム本体部3iと、絶縁性樹脂3bとからなる。図18に示すように、リードフレーム3には、1つのLGA7に対応した領域であるデバイス領域3nが複数個マトリクス配置で形成されており、各デバイス領域3nにはタブ3fと複数の端子3aとこれらの間に埋め込まれた絶縁性樹脂3b(斜線部)とが配置されている。具体的には、各デバイス領域3nには、そのほぼ中央部にタブ3fが配置され、かつタブ3fの周囲に2列で複数の端子3aが並んで配置されており、隣接する端子3a間および端子3aとタブ3fとの間に絶縁性樹脂3b(斜線部)が埋め込まれている。
したがって、各デバイス領域3nでは、複数の端子3aそれぞれが独立して設けられており、各端子3aの周囲には絶縁性樹脂3bが配置されているため、それぞれの端子3aは絶縁性樹脂3bによって絶縁された状態で連結されている。
ここで、本実施の形態1のリードフレーム(フレーム体)3の製造方法について説明する。
まず、図5に示すように薄板状のフレーム基材3cを準備する。フレーム基材3cは、銅合金または鉄合金などからなるものである。
その後、図6に示すようにフレーム基材3cの一方の面をエッチング加工またはプレス加工により削って凹部3dを形成する。すなわち、各デバイス領域3nにおいてタブ3fと各端子3aに相当する箇所が残留するようにそれぞれの周囲を削る加工を施す。エッチング加工の場合には、残したい箇所にマスキングを施し、この状態でエッチング液に浸す、もしくはエッチング液の噴霧を行って凹部3dを形成する。
その後、図7に示すように、凹部3dへの樹脂充填を行う。ここでは、例えば、ポリイミド樹脂などの絶縁性樹脂(第2の樹脂)3bを凹部3dに充填する。その際、凹部3dに対して上方から絶縁性樹脂3bを滴下することにより充填してもよいし、スキージなどを用いた印刷方法で押し広げて充填してもよい。
なお、絶縁性樹脂3bとしては、封止体6を形成する第1の樹脂と同じエポキシ樹脂などを用いてもよい。
その後、図8に示すように、各端子3aの内部面に相当する主面3pにワイヤ接続用の銀めっき3rを施す。ただし、銀めっき3rに限定されるものではなく、金線などのワイヤ4と接続可能なめっきであれば、金めっきやパラジウムめっきなどであってもよい。めっき形成の際には、めっき箇所のみ開口させた絶縁性のマスクを貼り付けて銀めっき3rなどのめっきを無電解めっきによって形成する。また、前記めっき工程について、絶縁性のマスクなどを用いずに、絶縁性樹脂3bをマスクとして、各端子3aの露出する部分にめっきを施してもよい。
その後、所望箇所のエッチングまたは研磨を行って、各端子3aを独立させる。ここでは、図9に示すように、フレーム本体部3iの外周部の枠部3jのみをマスクし、枠部3jの内側領域全体をエッチングもしくは研磨して所望の厚さ削る(除去する)。すなわち、斜線部分のエッチング範囲3kを削ることにより、各端子3aを独立させることができるとともに、リードフレーム3の外周部に端子3aより厚さの厚い枠部3jを形成することができる。
なお、エッチングの際には、前記めっきを形成した面を含めて残留させる箇所にマスクを付けた状態で、エッチング液に浸して削る。すなわち、図9では、エッチング範囲3k以外の全ての領域にマスクを付けてエッチング液に浸す。ただし、シャワー状にエッチング液を噴霧して除去してもよい。
これによって、図10に示すように、各端子3aを独立させることができ、かつ外周部の枠部3jを各端子3aより厚く形成したリードフレーム3を形成することができる。このようなリードフレーム3では、外周部の枠部3jが各端子3aより厚いため、リードフレーム3の剛性を高めることができ、その強度を向上させることができる。その結果、半導体装置の組み立て工程でのリードフレーム3の変形を低減することができる。
以上のような製造方法で形成した図10または図11に示すリードフレーム(フレーム体)3を準備し、このリードフレーム3を用いて半導体装置であるLGA7を組み立てる。
リードフレーム3を準備した後、図12に示すダイボンディングを行う。
ここでは、リードフレーム3のチップ搭載部であるタブ3fの主面3gにダイボンド材2を介して半導体チップ1を搭載する。
その後、図13に示すワイヤボンディングを行う。すなわち、半導体チップ1の電極であるパッド1aと、これに対応する端子3aとをワイヤ4によって電気的に接続する。
その後、図14に示すように樹脂モールディングを行う。ここでは、第1の樹脂であるエポキシ樹脂などの封止用樹脂を用いて、それぞれに半導体チップ1が搭載された複数のデバイス領域3nを一括で樹脂封止して一括封止体5を形成する。
その後、図15に示すように、一括封止体5が形成されたリードフレーム3の表裏を反転させ、各端子3aの外部面である裏面3qにPb−Snなどの外装めっき3eを形成する。
その後、図16に示すように一括封止体5の表面に固定テープ8を貼り付け、ダイシング用のブレード9によって切断し、図17に示すように個片化する。なお、個片化は、レーザなどで行ってもよく、その際、固定テープ8は貼り付けなくてもよい。
本実施の形態1の半導体装置の製造方法によれば、複数の端子3aがそれぞれ独立して設けられるとともに、それらの端子3aそれぞれがその周囲に配置された絶縁性樹脂3bによって連結されたリードフレーム(フレーム体)3を予め準備し、このリードフレーム3を用いて半導体装置(LGA7)を組み立てることにより、樹脂モールディング後に外部端子形成のためのフレーム研磨やエッチング加工を行わなくて済むため、フレーム反りに起因する信頼性低下やエッチング不良の発生を防ぐことができる。
その結果、製品(半導体装置)の信頼性の向上を図ることができる。
すなわち、リードフレーム3に反りが発生しておらず、かつ裏面3h,3gに異物が付着する可能性のある、チップ搭載や樹脂モールド、個片化などの工程を施す前の段階で各端子3aの独立を行うことにより、削り量(除去量)の安定化を図ることができる。したがって、各端子3aの独立化をより確実に行うことができ、その結果、半導体装置の信頼性の向上を図ることができる。
また、外部端子形成を半導体装置の組み立て後ではなく、組み立て前に行うことにより、半導体装置そのものの組み立てを容易にすることができ、半導体装置の製造コストの低減化を図ることができる。
[実施の形態2]
図19は本発明の実施の形態2の半導体装置の構造の一例を封止体を透過して示す平面図、図20は図19に示すA−A線に沿って切断した構造を示す断面図、図21は図19の半導体装置の構造の一例を示す底面図、図22は図20に示す断面の構造を示す拡大部分断面図、図23は図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図、図24は図19に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図、図25は図19に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図、図26は図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図、図27は図19に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図と拡大部分断面図、図28は図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム完成時の構造の一例を示す断面図である。
図19〜図21に示す本実施の形態2の半導体装置は、実施の形態1のLGA7と同様に半導体チップ1の周囲に複数の端子3aが配置された樹脂封止形のものであり、複数の端子3aが半導体装置の裏面10aに整列して、かつ露出して配置されたLGA10である。なお、実施の形態1のLGA7と異なる点は、半導体チップ1の裏面1c側に配置されたチップ搭載部が絶縁性部材3sによって形成されているとともに、前記チップ搭載部にはLGA7のタブ3fのような金属板が配置されていない構造のものであり、半導体チップ1は絶縁性部材3s上にダイボンド材2を介して搭載されている。
つまり、LGA10では、チップ搭載部の絶縁性部材3sと、各端子3aの周囲に埋め込まれた絶縁性樹脂3bとが、図21に示すように、同一の樹脂で一体に形成されている。
さらに、半導体チップ1の主面1bと側面は、封止体6を形成する第1の樹脂によって覆われており、したがって、半導体チップ1は上下左右とも絶縁性の樹脂によって囲まれている。
また、図22に示すように、各端子3aの片方の面である裏面3qが絶縁性部材3sより外側に大きく突出しており、LGA10を実装基板などに実装する際のスタンドオフ(H)を十分に確保することができる。
本実施の形態2のLGA10では、半導体チップ1が上下左右とも絶縁性の樹脂によって囲まれているため、半導体チップ1の上側と下側のレジンバランスが取り易い。これにより、LGA10の反りを低減することができるとともに、半導体チップ1が樹脂によって覆われているため、樹脂クラックの形成を低減できる。
さらに、チップ搭載部が絶縁性部材3sによって形成されており、チップ搭載部に金属板が配置されないため、チップ裏面を薄く形成することができ、LGA10の厚さを薄くすることが可能になる。
また、各端子3aの裏面3qがLGA10の裏面10aから突出しているため、スタンドオフ(H)を十分に確保することができ、LGA10の実装性の向上を図ることができる。
本実施の形態2のLGA10のその他の構造は、実施の形態1のLGA7と同様であるため、その重複説明は省略する。
次に、LGA10の組み立てにおいて用いられるリードフレーム3の製造方法について説明する。
まず、図23に示すように薄板状のフレーム基材3cを準備する。フレーム基材3cは、銅合金または鉄合金などからなるものである。
その後、図24に示すようにフレーム基材3cの一方の面をエッチング加工またはプレス加工により削って凹部3dを形成する。すなわち、各端子3aに相当する箇所が残留するように各端子3aそれぞれの周囲を削る加工を施す。エッチング加工の場合には、残したい箇所にマスキングを施し、この状態でエッチング液に浸す、もしくはエッチング液の噴霧を行って凹部3dを形成する。
その後、図25に示すように、凹部3dへの樹脂充填を行う。ここでは、例えば、ポリイミド樹脂などの絶縁性樹脂(第2の樹脂)3bを凹部3dに充填する。なお、凹部3dに対して上方から絶縁性樹脂3bを滴下することにより充填してもよいし、スキージなどを用いた印刷方法で押し広げて充填してもよい。その際、各端子3aのスタンドオフ(H)を十分に確保できるように絶縁性樹脂3bの凹部3dへの充填深さを調整する。例えば、端子3aの厚さ(高さ)のうち、その1/2程度をスタンドオフ(H)として設けたい場合には、凹部3dの深さのうち1/2程度のところまで絶縁性樹脂3bを充填する。
なお、絶縁性樹脂3bとしては、封止体6を形成する第1の樹脂と同じエポキシ樹脂などを用いてもよい。また、絶縁性樹脂3bとして、硬化収縮する性質を持つ物を採用することにより、前記硬化収縮する性質を利用してスタンドオフを設けることもできる。この場合には、硬化収縮率と所望のスタンドオフ量との関係によって充填深さを調節すればよい。このような場合、例えば絶縁性樹脂3bを充填した段階では、凹部3dが絶縁性樹脂3bによって完全に充填されている場合ももちろんありうる。
その後、所望箇所のエッチングまたは研磨を行って、各端子3aを独立させる。ここでは、図26に示すように、フレーム本体部3iの端子突出側全面と側面とをマスクし、端子突出側の面と反対側の面の斜線部分のエッチング範囲3kをエッチング加工によって削る。もしくは研磨によって削る。
なお、エッチングの際には、残留させる箇所にマスクを付けた状態で、エッチング液に浸して削る。すなわち、図26では、エッチング範囲3k以外の全ての領域にマスクを付けてエッチング液に浸す。ただし、シャワー状にエッチング液を噴霧して除去してもよい。
その後、各端子3aの内部面に相当する主面3pおよび外部面に相当する裏面3qに、図27に示すようにめっきを施す。主面3pのめっきは、例えば、金、パラジウムまたは銀などであり、裏面3qのめっきは、例えば、金またはパラジウムなどである。なお、各端子3aにおけるエッチングまたは研磨を行わなかった側の面を外部に露出する外部面とし、エッチング側の面を半導体チップ搭載側とすることにより、図27の部分拡大図に示すように、各端子3aのスタンドオフ(H)を十分に確保することができる。
これにより、図28に示すように各端子3aそれぞれの両面にめっき(銀めっき3rと外装めっき3e)が施されたリードフレーム3を形成することができる。
以上の製造方法で形成した図28に示すような複数の端子3aそれぞれの片方の面が絶縁性樹脂3bより十分に突出し、かつ予め各端子3aの両面にめっきが施されたリードフレーム(フレーム体)3を準備し、このリードフレーム3を用いて、前記突出した側の面を外部面として半導体装置であるLGA10を組み立てる。
なお、リードフレーム準備後のLGA10の組み立てについては、実施の形態1の組み立て手順と同様であるため、その重複説明は省略する。
[実施の形態3]
図29は本発明の実施の形態3の半導体装置の構造の一例を封止体を透過して示す平面図、図30は図29に示すA−A線に沿って切断した構造を示す断面図、図31は図29の半導体装置の構造の一例を示す底面図、図32は図30に示す断面の構造を示す拡大部分断面図、図33は図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図、図34は図29に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図、図35は図29に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図、図36は図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図、図37は図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去後の構造の一例を示す断面図と拡大部分断面図、図38は図29に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図である。
図29〜図31に示す本実施の形態3の半導体装置は、実施の形態1のLGA7と同様に半導体チップ1の周囲に複数の端子3aが配置された樹脂封止形のものであり、複数の端子3aが半導体装置の裏面11aに整列して、かつ露出して配置されたLGA11である。なお、実施の形態1のLGA7と異なる点は、各端子3aおよびタブ3fをプレス加工で形成したことにより、図32に示すように各端子3aおよびタブ3fの垂直方向の断面形状が逆さ台形となっていることである。
すなわち、図32に示すように、LGA11における各端子3aは、その封止体6内部に配置された内部面である主面3pの幅が、外部に露出した外部面である裏面3qの幅より大きく形成されており(P>Q)、主面3pにワイヤ4が接続されている。
さらに、タブ3fの封止体6内部に配置された主面3gは、外部に露出した裏面3hより大きく形成されている(T>U)。
これにより、絶縁性樹脂3bによりその外周が囲まれたタブ3fおよび各端子3aの垂直方向の断面形状が逆さ台形となるため、タブ3fや各端子3aの引き抜き強度の向上を図ることができる。
本実施の形態3のLGA11のその他の構造は、実施の形態1のLGA7と同様であるため、その重複説明は省略する。
次に、LGA11の組み立てにおいて用いられるリードフレーム3の製造方法について説明する。
まず、図33に示すように薄板状のフレーム基材3cを準備する。フレーム基材3cは、銅合金または鉄合金などからなるものである。
その後、図34に示すようにフレーム基材3cの一方の面をプレス加工により凹ませて凹部3dを形成する。その際、反対側の面にはそれぞれの凹部3dに対応した凸部3tが形成される。
すなわち、各端子3aに相当する箇所の周囲を凹ませて凹部3dを形成する。
その後、図35に示すように、凹部3dへの樹脂充填を行う。ここでは、例えば、ポリイミド樹脂などの絶縁性樹脂(第2の樹脂)3bを凹部3dに充填する。なお、凹部3dに対して上方から絶縁性樹脂3bを滴下することにより充填してもよいし、スキージなどを用いた印刷方法で押し広げて充填してもよい。
その後、図36に示すように凸部3tが形成された側の斜線部分のエッチング範囲3kをエッチング加工によって削る。もしくは研磨によって削る。
なお、エッチングの際には、残留させる箇所にマスクを付けた状態で、エッチング液に浸して削る。すなわち、図36では、エッチング範囲3k以外の全ての領域にマスクを付けてエッチング液に浸す。ただし、シャワー状にエッチング液を噴霧して除去してもよい。
これにより、各端子3aおよびタブ3fが絶縁性樹脂3bによって囲まれるとともに、両面が平坦面となった図37に示すリードフレーム3を形成できる。
その後、リードフレーム3の表裏を逆転させて、図38に示すように、各端子3aの垂直方向の断面形状において裏面3qより主面3pを幅広(P>Q)の主面3p上にワイヤ接続用の銀めっき3r(パラジウムめっきまたは金めっきなどでもよい)を施す。
これにより、タブ3fにおいても、チップ搭載側である主面3g(T)とその反対側の裏面3h(U)とで、T>Uとなる。
その結果、各端子3aの主面3pの幅が裏面3qの幅より大きく形成されるとともに、タブ3fの主面3gの幅が裏面3hより大きく形成され、さらに各端子3aの主面3p上にワイヤ接続用の銀めっき3rが施されたリードフレーム3を形成することができる。
以上のような製造方法で形成した図38に示すリードフレーム(フレーム体)3を準備し、このリードフレーム3を用いて半導体装置であるLGA11を組み立てる。
リードフレーム3の製造方法としては、上記のものに限らず、各端子3aの垂直方向の断面形状において裏面3qより主面3p幅広(P>Q)となり、かつ、タブ3fにおいても、チップ搭載側である主面3g(T)とその反対側の裏面3h(U)とで、T>Uとなる形状のリードフレーム3を形成する手段として、エッチングなどの技術を用いてもよい。
また、端子3aの引き抜き強度を向上する手段として、端子3aの側面を租面化してもよいし、端子3aの垂直方向の断面形状において裏面3qより主面3pを幅広(P>Q)にする構造と併せて適用してもよい。
なお、リードフレーム準備後のLGA11の組み立てについては、実施の形態1の組み立て手順と同様であるため、その重複説明は省略する。
[実施の形態4]
図39は本発明の実施の形態4の半導体装置の構造の一例を封止体を透過して示す平面図、図40は図39に示すA−A線に沿って切断した構造を示す断面図、図41は図39の半導体装置の構造の一例を示す底面図と拡大部分底面図、図42は図40に示す断面の構造を示す拡大部分断面図、図43は本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図、図44は図43に示すA−A線に沿って切断した構造を示す断面図、図45は図43の半導体装置の構造の一例を示す底面図、図46は図44に示す断面の構造を示す拡大部分断面図、図47は図45に示すB−B線に沿って切断した構造を示す拡大部分断面図、図48は本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図、図49は図48に示すA−A線に沿って切断した構造を示す断面図、図50は図48の半導体装置の構造の一例を示す底面図、図51は図49に示す断面の構造を示す拡大部分断面図、図52は本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図、図53は図52に示すA−A線に沿って切断した構造を示す断面図、図54は図52に示すB−B線に沿って切断した構造を示す断面図、図55は図52の半導体装置の構造の一例を示す底面図、図56は図53に示す断面の構造を示す拡大部分断面図、図57は図54に示す断面の構造を示す拡大部分断面図、図58は本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図、図59は図58に示すA−A線に沿って切断した構造を示す断面図、図60は本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図、図61は図60に示すA−A線に沿って切断した構造を示す断面図である。
図39〜図42に示す本実施の形態4の半導体装置は、実施の形態1のLGA7と同様に半導体チップ1の周囲に複数の端子3aが配置された樹脂封止形のものであり、複数の端子3aが半導体装置の裏面12aに整列して、かつ露出して配置されたLGA12である。なお、実施の形態1のLGA7と異なる点は、図41に示すように、タブ3fの側面全体に凹凸部3uが形成されており、かつ図41の拡大図に示すように、チップ搭載部であるタブ3fの4つの角部のうちの所定の1つの角部にインデックス(貫通孔)3vが設けられているものである。
すなわち、タブ3fの側面全体に凹凸部3uが形成されていることにより、タブ3fの水平方向に対するタブ3fとその周囲の絶縁性樹脂3bとの接合力が高まり、その結果、タブ3fを剥がれにくくしてタブ3fの剥離の発生を防ぐことができる。
さらに、タブ3fの所定の1つの角部にインデックス(貫通孔)3vが設けられていることにより、LGA12の方向性を明確にすることができ、LGA12の基板実装時の実装不良を低減することができる。
本実施の形態4のLGA12のその他の構造と、LGA12の組み立てについては、実施の形態1のLGA7と同様であるため、その重複説明は省略する。
次に、図43〜図46に示す本実施の形態4の変形例の半導体装置は、図39〜図42に示す半導体装置とほぼ同様の構造のLGA12であるが、図43〜図46に示すLGA12には、図45に示すように、その4つの角部に端子3aより大きな角部端子3wが配置されており、さらに4つの角部端子3wのうちの何れか1つにインデックス(貫通孔)3vが形成されている。
角部端子3wは、基板実装時の補強用端子でもあり、半田接続の面積を大きくして実装の信頼性を高めることができ、加えて、図47の部分断面図に示すように、何れか1つの角部端子3wにインデックス3vが設けられているため、LGA12の方向性を明確にすることができ、LGA12の基板実装時の実装不良を低減することができる。
本実施の形態4の図43〜図46に示す変形例のLGA12のその他の構造と、このLGA12の組み立てについては、本実施の形態4の図39〜図42に示すLGA12と同様であるため、その重複説明は省略する。
次に、図48〜図51に示す本実施の形態4の変形例の半導体装置は、図39〜図42に示す半導体装置とほぼ同様の構造のLGA12であるが、図48〜図51に示すLGA12は、図50に示すように、裏面12aの4つの角部に何れか1箇所にインデックス用端子3xが配置されている。
これにより、LGA12の方向性を明確にすることができ、LGA12の基板実装時の実装不良を低減することができる。インデックス用端子3xの形状については、LGA12の方向性を確認できるものであればよく、上記形状に限らない。
本実施の形態4の図48〜図51に示す変形例のLGA12のその他の構造と、このLGA12の組み立てについては、本実施の形態4の図39〜図42に示すLGA12と同様であるため、その重複説明は省略する。
次に、図52〜図57に示す本実施の形態4の変形例の半導体装置は、図39〜図42に示す半導体装置とほぼ同様の構造のLGA12であるが、図52〜図57に示すLGA12は、図56および図57に示すように、タブ3fの主面3gの周縁部に2種類の凹みである第1周縁凹部3yと第2周縁凹部3zが設けられているものである。
したがって、タブ3fの主面3gに第1周縁凹部3yと第2周縁凹部3zが設けられていることにより、タブ3fの垂直方向に対するタブ3fと絶縁性樹脂3bとの接合力を高めることができ、その結果、タブ3fを剥がれにくくしてタブ3fの剥離の発生を防ぐことができる。
本実施の形態4の図52〜図57に示す変形例のLGA12のその他の構造と、このLGA12の組み立てについては、本実施の形態1の図1〜図4に示すLGA7と同様であるため、その重複説明は省略する。
次に、図58および図59に示す本実施の形態4の変形例の半導体装置は、図52〜図57に示す半導体装置とほぼ同様の構造のLGA12であるが、図58および図59に示すLGA12は、タブ3fの主面3gの周縁部にリング状凹部13aが設けられているものである。
すなわち、タブ3fの主面3gの半導体チップ1が搭載される領域の外側に凹部が設けられていることにより、レジンとタブの接着面積が拡大し、タブ3fの垂直方向に対するタブ3fと絶縁性樹脂3bとの接合力を高めることができ、その結果、タブ3fを剥がれにくくしてタブ3fの剥離の発生を防ぐことができる。
本実施の形態4の図58および図59に示す変形例のLGA12のその他の構造と、このLGA12の組み立てについては、本実施の形態1の図1〜図4に示すLGA7と同様であるため、その重複説明は省略する。
次に、図60および図61に示す本実施の形態4の変形例の半導体装置は、図52〜図57に示す半導体装置とほぼ同様の構造のLGA12であるが、図60および図61に示すLGA12は、タブ3fの主面3gの周縁部にリング状凸部13bが設けられているものである。
すなわち、タブ3fの主面3gにリング状凸部13bが設けられていることにより、タブ3fの垂直方向に対するタブ3fと絶縁性樹脂3bとの接合力を高めることができ、その結果、タブ3fを剥がれにくくしてタブ3fの剥離の発生を防ぐことができる。また、図60および図61の構造においては、端子3aのワイヤ4が接続する面よりも、タブ3fのチップが搭載する面が低くなっているため、LGA12をより薄型化する上で有利である。
本実施の形態4の図60および図61に示す変形例のLGA12のその他の構造と、このLGA12の組み立てについては、本実施の形態1の図1〜図4に示すLGA7と同様であるため、その重複説明は省略する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態1〜4では、半導体装置(LGA)の端子の配列として、半導体チップの周囲に2列で並んで配列されている場合を説明したが、前記端子の配列は、1列であってもよく、あるいは3列以上の複数列であってもよい。
本発明は、リード(端子)を有した半導体装置およびその製造方法に好適である。
本発明の実施の形態1の半導体装置の構造の一例を封止体を透過して示す平面図である。 図1に示すA−A線に沿って切断した構造を示す断面図である。 図1の半導体装置の構造の一例を示す底面図である。 図2に示す断面の構造を示す拡大部分断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム完成時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおけるリードフレーム準備時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおけるダイボンディング時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおけるワイヤボンディング時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおける樹脂モールディング時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおける外装めっき塗布時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおけるパッケージ個片化時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てにおける組み立て完了時の構造の一例を示す断面図である。 図1に示す半導体装置の組み立てに用いられるリードフレームの構造の一例を示す平面図である。 本発明の実施の形態2の半導体装置の構造の一例を封止体を透過して示す平面図である。 図19に示すA−A線に沿って切断した構造を示す断面図である。 図19の半導体装置の構造の一例を示す底面図である。 図20に示す断面の構造を示す拡大部分断面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図と拡大部分断面図である。 図19に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム完成時の構造の一例を示す断面図である。 本発明の実施の形態3の半導体装置の構造の一例を封止体を透過して示す平面図である。 図29に示すA−A線に沿って切断した構造を示す断面図である。 図29の半導体装置の構造の一例を示す底面図である。 図30に示す断面の構造を示す拡大部分断面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム基材の構造の一例を示す側面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造における凹部形成時の構造の一例を示す断面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造における樹脂充填時の構造の一例を示す断面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去時の構造の一例を示す断面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造におけるフレーム裏面除去後の構造の一例を示す断面図と拡大部分断面図である。 図29に示す半導体装置の組み立てに用いられるリードフレームの製造における端子部めっき時の構造の一例を示す断面図である。 本発明の実施の形態4の半導体装置の構造の一例を封止体を透過して示す平面図である。 図39に示すA−A線に沿って切断した構造を示す断面図である。 図39の半導体装置の構造の一例を示す底面図と拡大部分底面図である。 図40に示す断面の構造を示す拡大部分断面図である。 本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図43に示すA−A線に沿って切断した構造を示す断面図である。 図43の半導体装置の構造の一例を示す底面図である。 図44に示す断面の構造を示す拡大部分断面図である。 図45に示すB−B線に沿って切断した構造を示す拡大部分断面図である。 本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図48に示すA−A線に沿って切断した構造を示す断面図である。 図48の半導体装置の構造の一例を示す底面図である。 図49に示す断面の構造を示す拡大部分断面図である。 本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図52に示すA−A線に沿って切断した構造を示す断面図である。 図52に示すB−B線に沿って切断した構造を示す断面図である。 図52の半導体装置の構造の一例を示す底面図である。 図53に示す断面の構造を示す拡大部分断面図である。 図54に示す断面の構造を示す拡大部分断面図である。 本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図58に示すA−A線に沿って切断した構造を示す断面図である。 本発明の実施の形態4の変形例の半導体装置の構造を封止体を透過して示す平面図である。 図60に示すA−A線に沿って切断した構造を示す断面図である。
符号の説明
1 半導体チップ
1a パッド(電極)
1b 主面
1c 裏面
2 ダイボンド材
3 リードフレーム(フレーム体)
3a 端子
3b 絶縁性樹脂(第2の樹脂)
3c フレーム基材
3d 凹部
3e 外装めっき
3f タブ(チップ搭載部)
3g 主面
3h 裏面
3i フレーム本体部
3j 枠部
3k エッチング範囲
3m インデックス(切り欠き)
3n デバイス領域
3p 主面(内部面)
3q 裏面(外部面)
3r 銀めっき
3s 絶縁性部材
3t 凸部
3u 凹凸部
3v インデックス(貫通孔)
3w 角部端子
3x インデックス用端子
3y 第1周縁凹部
3z 第2周縁凹部
4 ワイヤ
5 一括封止体
6 封止体(第1の樹脂)
7 LGA(半導体装置)
7a 裏面
8 固定テープ
9 ブレード
10 LGA(半導体装置)
10a 裏面
11 LGA(半導体装置)
11a 裏面
12 LGA(半導体装置)
12a 裏面
13a リング状凹部
13b リング状凸部

Claims (17)

  1. 半導体チップが搭載されたチップ搭載部と、
    前記チップ搭載部の周囲に並んで配置された複数の端子と、
    隣接する前記端子間に配置された絶縁性樹脂と、
    前記半導体チップの電極とこれに対応する前記端子とを電気的に接続する複数の導電性のワイヤと、
    前記半導体チップと前記複数の導電性のワイヤを樹脂封止する封止体とを有し、
    前記半導体チップの主面と反対側の裏面が絶縁性部材によって覆われており、前記チップ搭載部に金属板が配置されていないことを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、前記半導体チップがダイボンド材を介して前記チップ搭載部上に搭載され、前記チップ搭載部は絶縁性部材からなることを特徴とする半導体装置。
  3. 請求項1記載の半導体装置において、前記端子は、その封止体内部に配置された内部面の幅が外部に露出した外部面の幅より大きく形成されており、前記内部面に前記ワイヤが接続されていることを特徴とする半導体装置。
  4. 主面に半導体チップが搭載されたチップ搭載部であるタブと、
    前記タブの周囲に並んで配置された複数の端子と、
    前記タブの周囲および隣接する前記端子間に配置された絶縁性樹脂と、
    前記半導体チップの電極とこれに対応する前記端子とを電気的に接続する複数の導電性のワイヤと、
    前記半導体チップと前記複数の導電性のワイヤを樹脂封止する封止体とを有し、
    前記タブの主面と反対側の裏面が外部に露出しており、前記タブの封止体内部に配置された前記主面は、外部に露出した前記裏面より大きく形成されていることを特徴とする半導体装置。
  5. 請求項4記載の半導体装置において、前記絶縁性樹脂は、前記封止体を形成する第1の樹脂とは異なった第2の樹脂からなり、前記タブの外周部全周が前記第2の樹脂によって覆われていることを特徴とする半導体装置。
  6. (a)複数の端子が独立して設けられており、前記複数の端子が絶縁性樹脂によって連結されたフレーム体を準備する工程と、
    (b)前記フレーム体のチップ搭載部に半導体チップを搭載する工程と、
    (c)前記半導体チップの電極とこれに対応する前記端子とを電気的に接続する工程と、
    (d)前記半導体チップを樹脂封止する工程とを有することを特徴とする半導体装置の製造方法。
  7. 請求項6記載の半導体装置の製造方法において、前記半導体チップの主面と反対側の裏面を絶縁性部材によって覆い、前記チップ搭載部には金属板を配置しないことを特徴とする半導体装置の製造方法。
  8. 請求項6記載の半導体装置の製造方法において、前記半導体チップがダイボンド材を介して前記チップ搭載部上に搭載され、前記チップ搭載部は絶縁性部材からなり、前記チップ搭載部には金属板を配置しないことを特徴とする半導体装置の製造方法。
  9. 請求項6記載の半導体装置の製造方法において、前記端子は、その封止体内部に配置された内部面の幅が外部に露出した外部面の幅より大きく形成されており、前記内部面に前記ワイヤを接続することを特徴とする半導体装置の製造方法。
  10. 請求項6記載の半導体装置の製造方法において、前記端子を独立させる際に前記フレーム体のエッチング加工を施さなかった面を前記半導体装置の外部に露出する外部面とすることを特徴とする半導体装置の製造方法。
  11. 請求項6記載の半導体装置の製造方法において、前記フレーム体は、その外周部に前記端子より厚さが厚い枠部を有していることを特徴とする半導体装置の製造方法。
  12. 請求項6記載の半導体装置の製造方法において、前記(a)工程において前記複数の端子それぞれの片方の面が前記絶縁性樹脂より突出した前記フレーム体を準備し、前記突出した面を前記半導体装置の外部に露出する外部面とすることを特徴とする半導体装置の製造方法。
  13. 請求項6記載の半導体装置の製造方法において、前記(a)工程において、前記複数の端子それぞれの両面にめっきが施された前記フレーム体を準備することを特徴とする半導体装置の製造方法。
  14. 請求項6記載の半導体装置の製造方法において、前記チップ搭載部がタブであり、前記タブの側面に凹凸が形成されていることを特徴とする半導体装置の製造方法。
  15. 請求項6記載の半導体装置の製造方法において、前記チップ搭載部がタブであり、前記タブの主面の周縁部に凹部が形成されていることを特徴とする半導体装置の製造方法。
  16. 請求項6記載の半導体装置の製造方法において、前記チップ搭載部がタブであり、前記タブの複数の角部のうちの何れか1箇所に貫通孔が形成されていることを特徴とする半導体装置の製造方法。
  17. 請求項6記載の半導体装置の製造方法において、前記複数の端子からなる端子列のうち、端部に前記端子より大きな角部端子が配置されており、複数の前記角部端子のうちの何れか1つに貫通孔が形成されていることを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027309A (ja) * 2013-11-01 2014-02-06 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
KR101445759B1 (ko) * 2010-03-30 2014-10-06 해성디에스 주식회사 리드 프레임 및 이를 사용한 집적회로 소자
KR20150081147A (ko) * 2014-01-03 2015-07-13 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4953773A (ja) * 1972-09-27 1974-05-24
JPS5547795U (ja) * 1978-09-25 1980-03-28
JPS61134044A (ja) * 1984-12-05 1986-06-21 Nec Corp 半導体装置
JPS61232629A (ja) * 1985-04-02 1986-10-16 エタ・ソシエテ・アノニム・フアブリツク・デボーシエ マイクロ回路カード用の電子モジユールの製造方法と、その製造方法によつて製造されたモジユール
JPS6365660A (ja) * 1986-09-05 1988-03-24 Nec Corp 半導体集積回路装置
JPS63289951A (ja) * 1987-05-22 1988-11-28 Dainippon Printing Co Ltd Icカード用リードフレーム
JPS6412560A (en) * 1987-07-07 1989-01-17 Nec Corp Semiconductor device
JPH0575009A (ja) * 1991-09-18 1993-03-26 Oki Electric Ind Co Ltd リードフレーム及びそれを用いた半導体装置とその製造方法
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JPH08250641A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 半導体装置とその製造方法
JPH08340069A (ja) * 1995-06-13 1996-12-24 Hitachi Cable Ltd リードフレーム及びこれを用いた半導体装置
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JPH10178147A (ja) * 1996-12-17 1998-06-30 Sony Corp 半導体装置およびその製造方法
JPH10303249A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JP2001077277A (ja) * 1999-09-03 2001-03-23 Sony Corp 半導体パッケージおよび半導体パッケージ製造方法
JP2001127228A (ja) * 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003179193A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4953773A (ja) * 1972-09-27 1974-05-24
JPS5547795U (ja) * 1978-09-25 1980-03-28
JPS61134044A (ja) * 1984-12-05 1986-06-21 Nec Corp 半導体装置
JPS61232629A (ja) * 1985-04-02 1986-10-16 エタ・ソシエテ・アノニム・フアブリツク・デボーシエ マイクロ回路カード用の電子モジユールの製造方法と、その製造方法によつて製造されたモジユール
JPS6365660A (ja) * 1986-09-05 1988-03-24 Nec Corp 半導体集積回路装置
JPS63289951A (ja) * 1987-05-22 1988-11-28 Dainippon Printing Co Ltd Icカード用リードフレーム
JPS6412560A (en) * 1987-07-07 1989-01-17 Nec Corp Semiconductor device
JPH0575009A (ja) * 1991-09-18 1993-03-26 Oki Electric Ind Co Ltd リードフレーム及びそれを用いた半導体装置とその製造方法
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JPH08250641A (ja) * 1995-03-09 1996-09-27 Fujitsu Ltd 半導体装置とその製造方法
JPH08340069A (ja) * 1995-06-13 1996-12-24 Hitachi Cable Ltd リードフレーム及びこれを用いた半導体装置
JPH09307043A (ja) * 1996-05-10 1997-11-28 Dainippon Printing Co Ltd リードフレーム部材とその製造方法、および該リードフレーム部材を用いた半導体装置
JPH10178147A (ja) * 1996-12-17 1998-06-30 Sony Corp 半導体装置およびその製造方法
JPH10303249A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
JP2001077277A (ja) * 1999-09-03 2001-03-23 Sony Corp 半導体パッケージおよび半導体パッケージ製造方法
JP2001127228A (ja) * 1999-10-28 2001-05-11 Matsushita Electronics Industry Corp ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003179193A (ja) * 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101445759B1 (ko) * 2010-03-30 2014-10-06 해성디에스 주식회사 리드 프레임 및 이를 사용한 집적회로 소자
JP2014027309A (ja) * 2013-11-01 2014-02-06 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
KR20150081147A (ko) * 2014-01-03 2015-07-13 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
KR102111730B1 (ko) * 2014-01-03 2020-05-15 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판

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