JP2003179193A - リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法 - Google Patents

リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法

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JP2003179193A JP2001378337A JP2001378337A JP2003179193A JP 2003179193 A JP2003179193 A JP 2003179193A JP 2001378337 A JP2001378337 A JP 2001378337A JP 2001378337 A JP2001378337 A JP 2001378337A JP 2003179193 A JP2003179193 A JP 2003179193A
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lead frame
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Atsushi Horiki
厚 堀木
Masanori Nano
匡紀 南尾
Takashi Ono
高志 小野
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 封止樹脂の表面に形成される認識マークは、
封止樹脂の最外面から凹部となっているために、認識マ
ークの深さ以上に封止樹脂の厚みを確保することが必要
であり、樹脂封止型半導体装置の薄型化に限界があると
いう問題点があった。 【解決手段】 リードフレームのダイパッド１０の凹部
または貫通穴からなる認識マーク１３を形成すること
で、封止樹脂の表面に凹部等からなる認識マークを形成
する必要がないので、封止樹脂の厚みを小さくすること
ができ、樹脂封止型半導体装置の薄型化を実現すること
が可能となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、認識マークが形成
されたリードフレームおよびその製造方法ならびに樹脂
封止型半導体装置に関するものである。
【０００２】
【従来の技術】従来より、樹脂封止型半導体装置に用い
られる１枚のリードフレームには、半導体チップが搭載
されるダイパッドがリードフレームの長手方向に複数配
列されて設けられ、封止工程でその１枚のリードフレー
ム全体に封止樹脂が供給され、複数の半導体チップおよ
び複数のダイパッドが同時に封止樹脂により封止されて
いた。
【０００３】一方、封止工程における封止樹脂内部のボ
イドの発生、リードフレームのリードと半導体チップの
電極とを接続する金属細線どうしのショート等の不良が
発生した場合、その不良原因の究明のため、リードフレ
ーム各部に対応する金型の形状や、封止樹脂の注入部分
からの距離による影響等を解析し、封止工程における製
造上の課題を解決することが行われていた。これは、１
枚のリードフレーム内のどの位置で不良が発生するかを
突き止めることで、不良が発生した位置付近の金型の形
状や、封止樹脂の流速が適切でない等の要因を解明する
ことができることによるものである。
【０００４】このように、封止工程における不良解析に
おいては、複数のダイパッドおよび複数の半導体チップ
が設けられた１枚のリードフレームで、不良が発生した
位置を特定し、いち早く封止工程における不良発生の原
因を解明することが重要となる。そのために、従来から
樹脂封止型半導体装置の封止樹脂の上面または下面など
の外面に、アルファベットまたは数字からなる認識マー
クが形成され、不良が発生した位置を特定していた。そ
して、その認識マークは、Ｘ線を封止樹脂部に透過する
ことで形成され、封止樹脂部から突出した多数のリード
のうち、「１番ピン」と称されるリードの位置を認識可
能としていた。
【０００５】以下、従来の樹脂封止型半導体装置につい
て説明する。
【０００６】図９（ａ）は、従来の樹脂封止型半導体装
置を示す平面図であり、図９（ｂ）は図９（ａ）に対応
する断面図である。
【０００７】図９（ａ）および図９（ｂ）に示すよう
に、リードフレーム１のダイパッド２の上面に半導体チ
ップ３が接着され、半導体チップ３の電極４とリード５
とが金属細線６により電気的に接続され、半導体チップ
３、ダイパッド２および金属細線６が封止樹脂７により
封止されている。そして、封止樹脂７の表面には認識マ
ーク８が形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来の樹脂封止型半導体装置は、封止樹脂の表面に形成さ
れる認識マークは、封止樹脂の最外面から凹部となって
いるために、認識マークの深さ以上に封止樹脂の厚みを
確保することが必要であり、樹脂封止型半導体装置の薄
型化に限界があるという問題点があった。
【０００９】本発明は、前記従来の課題を解決するもの
であり、樹脂封止型半導体装置の封止樹脂の上面または
下面などの外面に認識マークを施すことを要しないリー
ドフレームおよびその製造方法ならびに樹脂封止型半導
体装置およびその製造方法ならびに樹脂封止型半導体装
置の検査方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明のリードフレームは、フレーム本体
と、前記フレーム本体の領域内に配設された半導体チッ
プ搭載用のダイパッドと、先端部で前記ダイパッドを支
持し、他端部で前記フレーム本体と接続した吊りリード
とからなる構成体が複数個形成されたリードフレームに
おいて、前記ダイパッドに凹部または貫通穴からなる認
識マークが形成されている。
【００１１】また、各ダイパッドに形成された認識マー
クの位置は、前記各ダイパッドにおいて異なる。
【００１２】また、凹部からなる認識マークの深さは、
リードフレームの厚みの３／４以下である。
【００１３】また、フレーム本体と、前記フレーム本体
の領域内に配設された半導体チップ搭載用のダイパッド
と、先端部で前記ダイパッドを支持し、他端部で前記フ
レーム本体と接続した吊りリードとからなるリードフレ
ームを用意する工程と、前記ダイパッドに凹部または貫
通穴からなる認識マークを形成する工程とからなる。
【００１４】また、認識マークの形成は、エッチング加
工またはプレス加工またはレーザ加工により行う。
【００１５】また、凹部または貫通穴からなる認識マー
クが形成されたダイパッドの表面に半導体チップが接着
され、前記半導体チップの電極と前記半導体チップの周
囲に配置されたリードとが金属細線により電気的に接続
され、前記半導体チップおよび前記金属細線が封止樹脂
により封止されている。
【００１６】また、凹部からなる認識マークは、ダイパ
ッドの表面または裏面に形成されている。
【００１７】また、リードの裏面は封止樹脂から露出し
た外部端子である。
【００１８】このように、リードフレームのダイパッド
に凹部または貫通穴からなる認識マークを形成し、封止
樹脂の外部からＸ線を透過させることで認識マークを認
識することができるので、封止樹脂の表面に認識マーク
を形成する必要がなく、封止樹脂の厚みを薄くすること
が可能となり、樹脂封止型半導体装置の薄型化を実現で
きる。
【００１９】また、フレーム本体と、前記フレーム本体
の領域内に配設された半導体チップ搭載用のダイパッド
と、先端部で前記ダイパッドを支持し、他端部で前記フ
レーム本体と接続した吊りリードと、前記フレーム本体
からダイパッドに向けて延在した複数のリードとからな
る構成体が複数個形成され、前記ダイパッドに凹部また
は貫通穴からなる認識マークが形成されているリードフ
レームを用意する工程と、前記ダイパッドに半導体チッ
プを搭載する工程と、前記半導体チップの電極と前記リ
ードとを金属細線により電気的に接続する工程と、前記
複数の構成体を封止樹脂により封止する工程と、封止さ
れた前記複数の構成体を前記半導体チップごとに単体の
樹脂封止体に分割する工程とからなる。
【００２０】また、凹部または貫通穴からなる認識マー
クが形成されたダイパッドの表面に半導体チップが接着
され、前記半導体チップの電極と前記半導体チップの周
囲に配置されたリードとが金属細線により電気的に接続
され、前記半導体チップおよび前記金属細線が封止樹脂
により封止された樹脂封止型半導体装置に対してＸ線を
透過させて、前記認識マークの位置を認識する。
【００２１】このように、Ｘ線を分割後の樹脂封止体に
透過させることで、リードフレームのダイパッドに形成
された認識マークの位置を認識し、各半導体チップが搭
載された樹脂封止体内部のダイパッドが、分割前のリー
ドフレームのどの位置に配置されていたかを特定するこ
とができるので、封止工程における不良発生の要因の解
明を行うことが容易となる。
【００２２】
【発明の実施の形態】以下、本発明のリードフレームお
よびその製造方法ならびに樹脂封止型半導体装置および
その製造方法ならびに樹脂封止型半導体装置の検査方法
について、図面を参照しながら説明する。
【００２３】まず、本実施形態のリードフレームについ
て説明する。
【００２４】図１〜図４は、本実施形態のリードフレー
ムを示す平面図である。なお、図４（ａ）は、リードフ
レームを表面側から見た平面図であり、図４（ｂ）はリ
ードフレームの裏面側から見た平面図である。
【００２５】図１に示すように、本実施形態のリードフ
レームは、フレーム本体９と、フレーム本体９の領域内
に配設され、その略中央部に半導体チップが搭載される
ダイパッド１０と、先端部でダイパッド１０を支持し、
他端部でフレーム本体９と接続した吊りリード１１と、
フレーム本体９からダイパッド１０に向けて延在した複
数のリード１２とからなり、ダイパッド１０の表面に、
円形または溝形状であって、凹部または貫通穴からなる
認識マーク１３が形成されている。本実施形態では、ダ
イパッド１０の半導体チップの搭載面側に凹部からなる
認識マーク１３が形成され、その認識マーク１３はリー
ドフレームの厚みの３／４以下の深さであり、少なくと
も１種類以上の形状から構成されている。
【００２６】そして、本実施形態の特徴は、図１におけ
る１枚のリードフレームにおいて、各ダイパッド１０に
形成された認識マーク１３の位置は、各ダイパッド１０
毎に異なる。すなわち、図１の左のダイパッド１０に形
成された凹部からなる認識マーク１３の位置と、右のダ
イパッド１０に形成された凹部からなる認識マーク１３
の位置は、各ダイパッド毎に異なる。なお、認識マーク
１３は貫通穴からなっていてもよい。
【００２７】また、図２に示すように、アルファベット
と数字との組み合わせからなる認識マーク１３が、リー
ドフレームの厚みの３／４以下の深さで形成されてい
る。このように、ダイパッドに認識マークが形成される
ことで、半導体チップが搭載されている状態で、半導体
チップの１番ピン１４に最も近いダイパッドの辺を識別
することができる。なお、認識マーク１３は、アルファ
ベットのみ、または数字のみからなるものでもよい。
【００２８】また、図３に示すように、リードフレーム
の厚みの３／４以下の深さで溝からなる認識マーク１３
がダイパッド１０に形成されているが、認識マーク１３
が形成されている位置は、半導体チップの１番ピンを有
する辺に最も近いダイパッドの１辺の近傍または、半導
体チップの１番ピンを有する辺に最も近いダイパッドの
１辺を除く全ての辺の近傍である。
【００２９】また、図４に示すように、前記の認識マー
ク１３はダイパッド１０の表面に形成されていてもよく
（図４（ａ））、ダイパッド１０の裏面に形成されてい
てもよい（図４（ｂ））。
【００３０】ここで、本実施形態のリードフレームのサ
イズは、短辺が３０〜８０[ｍｍ]、長辺が５０〜３００
[ｍｍ]、厚みが０．１〜０．４[ｍｍ]である。また、リ
ードフレームの材質は、ＦｅとＮｉとの合金やＣｕ合金
などが使用される。配列される樹脂封止型半導体装置の
サイズは３．０×３．０[ｍｍ]〜２０．０×２０．０
[ｍｍ]である。
【００３１】本実施形態のリードフレームは、凹部等か
らなる認識マークを封止樹脂の表面に形成する必要がな
いために、封止樹脂の厚みを薄くすることができ、樹脂
封止型半導体装置の薄型化を実現できる。
【００３２】また、ダイパッドに形成される凹部または
貫通穴からなる認識マークの位置が、各ダイパッド毎に
異なるので、１枚のリードフレーム全体に封止樹脂が形
成された後、各半導体チップごとの樹脂封止体に分割さ
れても、Ｘ線を封止樹脂に透過し、凹部または貫通穴か
らなる認識マークの各ダイパッドに対する位置を認識す
ることで、各半導体チップごとの樹脂封止体の内部のダ
イパッドが、１枚のリードフレームのどの位置に配置さ
れていたかを認識することができ、封止工程における不
良が発生した位置を特定することが可能となる。したが
って、金型内における不良発生の位置を特定することが
でき、封止工程における不良発生の要因を解明すること
が容易となる。
【００３３】次に、本実施形態のリードフレームの製造
方法の概要について説明する。
【００３４】まず、フレーム本体と、フレーム本体の領
域内に配設された半導体チップ搭載用のダイパッドと、
先端部でダイパッドを支持し、他端部で前記フレーム本
体と接続した吊りリードとからなるリードフレームを用
意する。
【００３５】次に、ダイパッドの表面に凹部または貫通
穴からなる認識マークを形成する。凹部または貫通穴の
形成方法は、エッチング加工またはプレス加工またはレ
ーザ加工により行う。
【００３６】次に、樹脂封止型半導体装置について説明
する。なお、樹脂封止型半導体装置は、前記した本実施
形態のリードフレームを用いているので、リードフレー
ムの説明については省略する。
【００３７】図５は、本実施形態の樹脂封止型半導体装
置を裏面から見た平面図である。
【００３８】図５では、凹部からなる認識マーク１３が
形成されたダイパッド１０と、複数のリード１２と、吊
りリード１１と、封止樹脂１５とが示されている。そし
て、凹部または貫通穴からなる認識マーク１３が形成さ
れたダイパッド１０の表面に半導体チップ（図示せず）
が接着され、半導体チップの電極と半導体チップの周囲
に配置されたリード１２とが金属細線（図示せず）によ
り電気的に接続され、半導体チップ、ダイパッド１０お
よび金属細線が封止樹脂１５により封止されている。
【００３９】また、凹部からなる認識マーク１３は、ダ
イパッド１０の半導体チップが搭載される面（表面）で
も、ダイパッド１０の裏面に形成されていてもよい。
【００４０】また、リード１２は封止樹脂１５の側面か
ら突出することなく、リード１２の底面が封止樹脂１５
底面から露出して外部端子となっていてもよい。
【００４１】次に、本実施形態の樹脂封止型半導体装置
の製造方法および樹脂封止型半導体装置の検査方法につ
いて説明する。なお、本実施形態では、前記した本実施
形態のリードフレームが用いられている。
【００４２】図６〜図８は、本実施形態の樹脂封止型半
導体装置の製造方法の各工程を示す図である。なお、図
６（ｂ）は図６（ｃ）のＡ−Ａ１箇所の断面図であり、
図７（ａ）は図７（ｂ）のＢ−Ｂ１箇所の断面図であ
り、図８（ｂ）は図８（ａ）に対応する側面図である。
【００４３】まず、図６（ａ）に示すように、フレーム
本体９と、フレーム本体９の領域内に配設された半導体
チップ搭載用のダイパッド１０と、先端部でダイパッド
１０を支持し、他端部でフレーム本体９と接続した吊り
リード１１とからなり、ダイパッド１０の表面に凹部ま
たは貫通穴からなる認識マーク１３が形成されたリード
フレームを用意する。
【００４４】次に、図６（ｂ）および図６（ｃ）に示す
ように、ダイパッド１０に半導体チップ１６を搭載し、
ダイパッド１０の表面と半導体チップ１６の裏面とを接
着剤により接着する。
【００４５】次に、図７（ａ）および図７（ｂ）に示す
ように、ダイパッド１０に搭載された半導体チップの電
極１７とリード１２とを金属細線１８により電気的に接
続する。
【００４６】次に、図７（ｃ）に示すように、上金型１
９と下金型２０との間に挿入された半導体チップ１６、
ダイパッド１０および金属細線１８に封止樹脂１５を供
給し、熱硬化性の封止樹脂１５を２００〜２５０[℃]に
加熱して硬化させる。
【００４７】次に、図８（ａ）および図８（ｂ）に示す
ように、一点鎖線の部分で、複数の半導体チップ１６が
封止された樹脂封止体を半導体チップ１６ごとの樹脂封
止体に分割する。
【００４８】次に、半導体チップごとに分割された樹脂
封止体にＸ線を透過させることにより、樹脂封止体の内
部のダイパッドに形成された認識マークの位置を認識す
る。Ｘ線は、エポキシ等からなる封止樹脂を透過するの
で、Ｘ線透過装置に接続したモニターの映像により、金
属細線の接続状態、リードの配列状態、ダイパッドの形
状、ダイパッドの表面状態を観察することができるとと
もに、ダイパッドの認識マークの位置を認識することが
可能である。
【００４９】以上、本実施形態の樹脂封止型半導体装置
およびその製造方法ならびに樹脂封止型半導体装置の検
査方法は、ダイパッドに凹部または貫通穴からなる認識
マークを設けたリードフレームを用いているので、Ｘ線
の透過によりダイパッドの表面の認識マークの位置を認
識することができ、凹部等からなる認識マークを封止樹
脂の表面に形成する必要がなく、封止樹脂の厚みを薄く
することができ、樹脂封止型半導体装置の薄型化を実現
できる。
【００５０】そして、封止工程を経て、各半導体チップ
毎に分割された後に、Ｘ線を封止樹脂に透過させること
で、ダイパッド毎に位置が異なる認識マークを認識でき
るので、各半導体チップごとに分割された樹脂封止体の
内部のダイパッドが、１枚のリードフレームのどの位置
に配置されていたかを認識することができ、封止工程に
おける不良が発生した位置を特定することが可能とな
る。
【００５１】
【発明の効果】本発明のリードフレームおよびその製造
方法ならびにそれを用いた樹脂封止型半導体装置および
その製造方法ならびに樹脂封止型半導体装置の検査方法
は、１枚のリードフレームに配列して配置された複数の
ダイパッドの位置の認識のために、封止樹脂の表面に凹
部等からなる認識マークを形成する必要がないので、封
止樹脂の厚みを小さくでき、樹脂封止型半導体装置の薄
型化を実現できるものである。
【図面の簡単な説明】
【図１】本実施形態の一実施形態のリードフレームを示
す平面図
【図２】本実施形態の一実施形態のリードフレームを示
す平面図
【図３】本実施形態の一実施形態のリードフレームを示
す平面図
【図４】本実施形態の一実施形態のリードフレームを示
す平面図
【図５】本実施形態の一実施形態の樹脂封止型半導体装
置を示す平面図
【図６】本実施形態の一実施形態の樹脂封止型半導体装
置の製造方法の各工程を示す図
【図７】本実施形態の一実施形態の樹脂封止型半導体装
置の製造方法の各工程を示す図
【図８】本実施形態の一実施形態の樹脂封止型半導体装
置の製造方法の各工程を示す図
【図９】従来の樹脂封止型半導体装置を示す図
【符号の説明】
１ リードフレーム ２ ダイパッド ３ 半導体チップ ４ 電極 ５ リード ６ 金属細線 ７ 封止樹脂 ８ 認識マーク ９ フレーム本体 １０ ダイパッド １１ 吊りリード １２ リード １３ 認識マーク １４ １番ピン １５ 封止樹脂 １６ 半導体チップ １７ 電極 １８ 金属細線 １９ 上金型 ２０ 下金型
フロントページの続き (72)発明者 小野 高志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F061 AA01 BA01 CA21 DD13 GA01 GA03 5F067 BE01 DA11 DA16

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 フレーム本体と、前記フレーム本体の領
    域内に配設された半導体チップ搭載用のダイパッドと、
    先端部で前記ダイパッドを支持し、他端部で前記フレー
    ム本体と接続した吊りリードとからなる構成体が複数個
    形成されたリードフレームにおいて、前記ダイパッドに
    凹部または貫通穴からなる認識マークが形成されている
    ことを特徴とするリードフレーム。
  2. 【請求項２】 各ダイパッドに形成された認識マークの
    位置は、前記各ダイパッド毎に異なることを特徴とする
    請求項１に記載のリードフレーム。
  3. 【請求項３】 凹部からなる認識マークの深さは、リー
    ドフレームの厚みの３／４以下であることを特徴とする
    リードフレーム。
  4. 【請求項４】 フレーム本体と、前記フレーム本体の領
    域内に配設された半導体チップ搭載用のダイパッドと、
    先端部で前記ダイパッドを支持し、他端部で前記フレー
    ム本体と接続した吊りリードとからなるリードフレーム
    を用意する工程と、前記ダイパッドに凹部または貫通穴
    からなる認識マークを形成する工程とからなることを特
    徴とするリードフレームの製造方法。
  5. 【請求項５】 認識マークの形成は、エッチング加工ま
    たはプレス加工またはレーザ加工により行うことを特徴
    とする請求項４に記載のリードフレームの製造方法。
  6. 【請求項６】 凹部または貫通穴からなる認識マークが
    形成されたダイパッドの表面に半導体チップが接着さ
    れ、前記半導体チップの電極と前記半導体チップの周囲
    に配置されたリードとが金属細線により電気的に接続さ
    れ、前記半導体チップおよび前記金属細線が封止樹脂に
    より封止されていることを特徴とする樹脂封止型半導体
    装置。
  7. 【請求項７】 凹部からなる認識マークは、ダイパッド
    の表面または裏面に形成されていることを特徴とする請
    求項６に記載の樹脂封止型半導体装置。
  8. 【請求項８】 リードの裏面は封止樹脂から露出した外
    部端子であることを特徴とする請求項６に記載の樹脂封
    止型半導体装置。
  9. 【請求項９】 フレーム本体と、前記フレーム本体の領
    域内に配設された半導体チップ搭載用のダイパッドと、
    先端部で前記ダイパッドを支持し、他端部で前記フレー
    ム本体と接続した吊りリードと、前記フレーム本体から
    ダイパッドに向けて延在した複数のリードとからなる構
    成体が複数個形成され、前記ダイパッドに凹部または貫
    通穴からなる認識マークが形成されているリードフレー
    ムを用意する工程と、前記ダイパッドに半導体チップを
    搭載する工程と、前記半導体チップの電極と前記リード
    とを金属細線により電気的に接続する工程と、前記複数
    の構成体を封止樹脂により封止する工程と、封止された
    前記複数の構成体を前記半導体チップごとの単体の樹脂
    封止体に分割する工程とからなることを特徴とする樹脂
    封止型半導体装置の製造方法。
  10. 【請求項１０】 凹部または貫通穴からなる認識マーク
    が形成されたダイパッドの表面に半導体チップが接着さ
    れ、前記半導体チップの電極と前記半導体チップの周囲
    に配置されたリードとが金属細線により電気的に接続さ
    れ、前記半導体チップおよび前記金属細線が封止樹脂に
    より封止された樹脂封止型半導体装置に対してＸ線を透
    過して、前記認識マークの位置を認識することを特徴と
    する樹脂封止型半導体装置の検査方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2012195331A (ja) * 2011-03-15 2012-10-11 Renesas Electronics Corp 半導体装置の製造方法
CN103021993A (zh) * 2011-09-21 2013-04-03 瑞萨电子株式会社 引线框架及其制造方法、半导体器件及其制造方法
JP2016042524A (ja) * 2014-08-18 2016-03-31 パナソニックＩｐマネジメント株式会社 実装データ作成方法
JP2017199823A (ja) * 2016-04-28 2017-11-02 株式会社ジェイデバイス 半導体パッケージ及び半導体パッケージの製造方法
WO2021124602A1 (ja) * 2019-12-16 2021-06-24 Ｔｏｗａ株式会社 統計データ生成方法、切断装置及びシステム

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093616A (ja) * 2003-09-16 2005-04-07 Renesas Technology Corp 半導体装置およびその製造方法
JP2012195331A (ja) * 2011-03-15 2012-10-11 Renesas Electronics Corp 半導体装置の製造方法
CN103021993A (zh) * 2011-09-21 2013-04-03 瑞萨电子株式会社 引线框架及其制造方法、半导体器件及其制造方法
JP2013069741A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法
JP2016042524A (ja) * 2014-08-18 2016-03-31 パナソニックＩｐマネジメント株式会社 実装データ作成方法
JP2017199823A (ja) * 2016-04-28 2017-11-02 株式会社ジェイデバイス 半導体パッケージ及び半導体パッケージの製造方法
US10553456B2 (en) 2016-04-28 2020-02-04 J-Devices Corporation Semiconductor package and manufacturing method of semiconductor package
WO2021124602A1 (ja) * 2019-12-16 2021-06-24 Ｔｏｗａ株式会社 統計データ生成方法、切断装置及びシステム
JP2021097093A (ja) * 2019-12-16 2021-06-24 Ｔｏｗａ株式会社 統計データ生成方法、切断装置及びシステム
CN114746232A (zh) * 2019-12-16 2022-07-12 Ｔｏｗａ株式会社 统计数据生成方法、切割装置以及系统
JP7377092B2 (ja) 2019-12-16 2023-11-09 Ｔｏｗａ株式会社 統計データ生成方法、切断装置及びシステム
CN114746232B (zh) * 2019-12-16 2024-03-19 Ｔｏｗａ株式会社 统计数据生成方法、切割装置以及系统

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