JP2003179193A - リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法 - Google Patents
リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法Info
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Abstract
封止樹脂の最外面から凹部となっているために、認識マ
ークの深さ以上に封止樹脂の厚みを確保することが必要
であり、樹脂封止型半導体装置の薄型化に限界があると
いう問題点があった。 【解決手段】 リードフレームのダイパッド10の凹部
または貫通穴からなる認識マーク13を形成すること
で、封止樹脂の表面に凹部等からなる認識マークを形成
する必要がないので、封止樹脂の厚みを小さくすること
ができ、樹脂封止型半導体装置の薄型化を実現すること
が可能となる。
Description
されたリードフレームおよびその製造方法ならびに樹脂
封止型半導体装置に関するものである。
られる1枚のリードフレームには、半導体チップが搭載
されるダイパッドがリードフレームの長手方向に複数配
列されて設けられ、封止工程でその1枚のリードフレー
ム全体に封止樹脂が供給され、複数の半導体チップおよ
び複数のダイパッドが同時に封止樹脂により封止されて
いた。
イドの発生、リードフレームのリードと半導体チップの
電極とを接続する金属細線どうしのショート等の不良が
発生した場合、その不良原因の究明のため、リードフレ
ーム各部に対応する金型の形状や、封止樹脂の注入部分
からの距離による影響等を解析し、封止工程における製
造上の課題を解決することが行われていた。これは、1
枚のリードフレーム内のどの位置で不良が発生するかを
突き止めることで、不良が発生した位置付近の金型の形
状や、封止樹脂の流速が適切でない等の要因を解明する
ことができることによるものである。
おいては、複数のダイパッドおよび複数の半導体チップ
が設けられた1枚のリードフレームで、不良が発生した
位置を特定し、いち早く封止工程における不良発生の原
因を解明することが重要となる。そのために、従来から
樹脂封止型半導体装置の封止樹脂の上面または下面など
の外面に、アルファベットまたは数字からなる認識マー
クが形成され、不良が発生した位置を特定していた。そ
して、その認識マークは、X線を封止樹脂部に透過する
ことで形成され、封止樹脂部から突出した多数のリード
のうち、「1番ピン」と称されるリードの位置を認識可
能としていた。
て説明する。
置を示す平面図であり、図9(b)は図9(a)に対応
する断面図である。
に、リードフレーム1のダイパッド2の上面に半導体チ
ップ3が接着され、半導体チップ3の電極4とリード5
とが金属細線6により電気的に接続され、半導体チップ
3、ダイパッド2および金属細線6が封止樹脂7により
封止されている。そして、封止樹脂7の表面には認識マ
ーク8が形成されている。
来の樹脂封止型半導体装置は、封止樹脂の表面に形成さ
れる認識マークは、封止樹脂の最外面から凹部となって
いるために、認識マークの深さ以上に封止樹脂の厚みを
確保することが必要であり、樹脂封止型半導体装置の薄
型化に限界があるという問題点があった。
であり、樹脂封止型半導体装置の封止樹脂の上面または
下面などの外面に認識マークを施すことを要しないリー
ドフレームおよびその製造方法ならびに樹脂封止型半導
体装置およびその製造方法ならびに樹脂封止型半導体装
置の検査方法を提供することを目的とする。
るために、本発明のリードフレームは、フレーム本体
と、前記フレーム本体の領域内に配設された半導体チッ
プ搭載用のダイパッドと、先端部で前記ダイパッドを支
持し、他端部で前記フレーム本体と接続した吊りリード
とからなる構成体が複数個形成されたリードフレームに
おいて、前記ダイパッドに凹部または貫通穴からなる認
識マークが形成されている。
クの位置は、前記各ダイパッドにおいて異なる。
リードフレームの厚みの3/4以下である。
の領域内に配設された半導体チップ搭載用のダイパッド
と、先端部で前記ダイパッドを支持し、他端部で前記フ
レーム本体と接続した吊りリードとからなるリードフレ
ームを用意する工程と、前記ダイパッドに凹部または貫
通穴からなる認識マークを形成する工程とからなる。
工またはプレス加工またはレーザ加工により行う。
クが形成されたダイパッドの表面に半導体チップが接着
され、前記半導体チップの電極と前記半導体チップの周
囲に配置されたリードとが金属細線により電気的に接続
され、前記半導体チップおよび前記金属細線が封止樹脂
により封止されている。
ッドの表面または裏面に形成されている。
た外部端子である。
に凹部または貫通穴からなる認識マークを形成し、封止
樹脂の外部からX線を透過させることで認識マークを認
識することができるので、封止樹脂の表面に認識マーク
を形成する必要がなく、封止樹脂の厚みを薄くすること
が可能となり、樹脂封止型半導体装置の薄型化を実現で
きる。
の領域内に配設された半導体チップ搭載用のダイパッド
と、先端部で前記ダイパッドを支持し、他端部で前記フ
レーム本体と接続した吊りリードと、前記フレーム本体
からダイパッドに向けて延在した複数のリードとからな
る構成体が複数個形成され、前記ダイパッドに凹部また
は貫通穴からなる認識マークが形成されているリードフ
レームを用意する工程と、前記ダイパッドに半導体チッ
プを搭載する工程と、前記半導体チップの電極と前記リ
ードとを金属細線により電気的に接続する工程と、前記
複数の構成体を封止樹脂により封止する工程と、封止さ
れた前記複数の構成体を前記半導体チップごとに単体の
樹脂封止体に分割する工程とからなる。
クが形成されたダイパッドの表面に半導体チップが接着
され、前記半導体チップの電極と前記半導体チップの周
囲に配置されたリードとが金属細線により電気的に接続
され、前記半導体チップおよび前記金属細線が封止樹脂
により封止された樹脂封止型半導体装置に対してX線を
透過させて、前記認識マークの位置を認識する。
透過させることで、リードフレームのダイパッドに形成
された認識マークの位置を認識し、各半導体チップが搭
載された樹脂封止体内部のダイパッドが、分割前のリー
ドフレームのどの位置に配置されていたかを特定するこ
とができるので、封止工程における不良発生の要因の解
明を行うことが容易となる。
よびその製造方法ならびに樹脂封止型半導体装置および
その製造方法ならびに樹脂封止型半導体装置の検査方法
について、図面を参照しながら説明する。
て説明する。
ムを示す平面図である。なお、図4(a)は、リードフ
レームを表面側から見た平面図であり、図4(b)はリ
ードフレームの裏面側から見た平面図である。
レームは、フレーム本体9と、フレーム本体9の領域内
に配設され、その略中央部に半導体チップが搭載される
ダイパッド10と、先端部でダイパッド10を支持し、
他端部でフレーム本体9と接続した吊りリード11と、
フレーム本体9からダイパッド10に向けて延在した複
数のリード12とからなり、ダイパッド10の表面に、
円形または溝形状であって、凹部または貫通穴からなる
認識マーク13が形成されている。本実施形態では、ダ
イパッド10の半導体チップの搭載面側に凹部からなる
認識マーク13が形成され、その認識マーク13はリー
ドフレームの厚みの3/4以下の深さであり、少なくと
も1種類以上の形状から構成されている。
る1枚のリードフレームにおいて、各ダイパッド10に
形成された認識マーク13の位置は、各ダイパッド10
毎に異なる。すなわち、図1の左のダイパッド10に形
成された凹部からなる認識マーク13の位置と、右のダ
イパッド10に形成された凹部からなる認識マーク13
の位置は、各ダイパッド毎に異なる。なお、認識マーク
13は貫通穴からなっていてもよい。
と数字との組み合わせからなる認識マーク13が、リー
ドフレームの厚みの3/4以下の深さで形成されてい
る。このように、ダイパッドに認識マークが形成される
ことで、半導体チップが搭載されている状態で、半導体
チップの1番ピン14に最も近いダイパッドの辺を識別
することができる。なお、認識マーク13は、アルファ
ベットのみ、または数字のみからなるものでもよい。
の厚みの3/4以下の深さで溝からなる認識マーク13
がダイパッド10に形成されているが、認識マーク13
が形成されている位置は、半導体チップの1番ピンを有
する辺に最も近いダイパッドの1辺の近傍または、半導
体チップの1番ピンを有する辺に最も近いダイパッドの
1辺を除く全ての辺の近傍である。
ク13はダイパッド10の表面に形成されていてもよく
(図4(a))、ダイパッド10の裏面に形成されてい
てもよい(図4(b))。
イズは、短辺が30〜80[mm]、長辺が50〜300
[mm]、厚みが0.1〜0.4[mm]である。また、リ
ードフレームの材質は、FeとNiとの合金やCu合金
などが使用される。配列される樹脂封止型半導体装置の
サイズは3.0×3.0[mm]〜20.0×20.0
[mm]である。
らなる認識マークを封止樹脂の表面に形成する必要がな
いために、封止樹脂の厚みを薄くすることができ、樹脂
封止型半導体装置の薄型化を実現できる。
貫通穴からなる認識マークの位置が、各ダイパッド毎に
異なるので、1枚のリードフレーム全体に封止樹脂が形
成された後、各半導体チップごとの樹脂封止体に分割さ
れても、X線を封止樹脂に透過し、凹部または貫通穴か
らなる認識マークの各ダイパッドに対する位置を認識す
ることで、各半導体チップごとの樹脂封止体の内部のダ
イパッドが、1枚のリードフレームのどの位置に配置さ
れていたかを認識することができ、封止工程における不
良が発生した位置を特定することが可能となる。したが
って、金型内における不良発生の位置を特定することが
でき、封止工程における不良発生の要因を解明すること
が容易となる。
方法の概要について説明する。
域内に配設された半導体チップ搭載用のダイパッドと、
先端部でダイパッドを支持し、他端部で前記フレーム本
体と接続した吊りリードとからなるリードフレームを用
意する。
穴からなる認識マークを形成する。凹部または貫通穴の
形成方法は、エッチング加工またはプレス加工またはレ
ーザ加工により行う。
する。なお、樹脂封止型半導体装置は、前記した本実施
形態のリードフレームを用いているので、リードフレー
ムの説明については省略する。
置を裏面から見た平面図である。
形成されたダイパッド10と、複数のリード12と、吊
りリード11と、封止樹脂15とが示されている。そし
て、凹部または貫通穴からなる認識マーク13が形成さ
れたダイパッド10の表面に半導体チップ(図示せず)
が接着され、半導体チップの電極と半導体チップの周囲
に配置されたリード12とが金属細線(図示せず)によ
り電気的に接続され、半導体チップ、ダイパッド10お
よび金属細線が封止樹脂15により封止されている。
イパッド10の半導体チップが搭載される面(表面)で
も、ダイパッド10の裏面に形成されていてもよい。
ら突出することなく、リード12の底面が封止樹脂15
底面から露出して外部端子となっていてもよい。
の製造方法および樹脂封止型半導体装置の検査方法につ
いて説明する。なお、本実施形態では、前記した本実施
形態のリードフレームが用いられている。
導体装置の製造方法の各工程を示す図である。なお、図
6(b)は図6(c)のA−A1箇所の断面図であり、
図7(a)は図7(b)のB−B1箇所の断面図であ
り、図8(b)は図8(a)に対応する側面図である。
本体9と、フレーム本体9の領域内に配設された半導体
チップ搭載用のダイパッド10と、先端部でダイパッド
10を支持し、他端部でフレーム本体9と接続した吊り
リード11とからなり、ダイパッド10の表面に凹部ま
たは貫通穴からなる認識マーク13が形成されたリード
フレームを用意する。
ように、ダイパッド10に半導体チップ16を搭載し、
ダイパッド10の表面と半導体チップ16の裏面とを接
着剤により接着する。
ように、ダイパッド10に搭載された半導体チップの電
極17とリード12とを金属細線18により電気的に接
続する。
9と下金型20との間に挿入された半導体チップ16、
ダイパッド10および金属細線18に封止樹脂15を供
給し、熱硬化性の封止樹脂15を200〜250[℃]に
加熱して硬化させる。
ように、一点鎖線の部分で、複数の半導体チップ16が
封止された樹脂封止体を半導体チップ16ごとの樹脂封
止体に分割する。
封止体にX線を透過させることにより、樹脂封止体の内
部のダイパッドに形成された認識マークの位置を認識す
る。X線は、エポキシ等からなる封止樹脂を透過するの
で、X線透過装置に接続したモニターの映像により、金
属細線の接続状態、リードの配列状態、ダイパッドの形
状、ダイパッドの表面状態を観察することができるとと
もに、ダイパッドの認識マークの位置を認識することが
可能である。
およびその製造方法ならびに樹脂封止型半導体装置の検
査方法は、ダイパッドに凹部または貫通穴からなる認識
マークを設けたリードフレームを用いているので、X線
の透過によりダイパッドの表面の認識マークの位置を認
識することができ、凹部等からなる認識マークを封止樹
脂の表面に形成する必要がなく、封止樹脂の厚みを薄く
することができ、樹脂封止型半導体装置の薄型化を実現
できる。
毎に分割された後に、X線を封止樹脂に透過させること
で、ダイパッド毎に位置が異なる認識マークを認識でき
るので、各半導体チップごとに分割された樹脂封止体の
内部のダイパッドが、1枚のリードフレームのどの位置
に配置されていたかを認識することができ、封止工程に
おける不良が発生した位置を特定することが可能とな
る。
方法ならびにそれを用いた樹脂封止型半導体装置および
その製造方法ならびに樹脂封止型半導体装置の検査方法
は、1枚のリードフレームに配列して配置された複数の
ダイパッドの位置の認識のために、封止樹脂の表面に凹
部等からなる認識マークを形成する必要がないので、封
止樹脂の厚みを小さくでき、樹脂封止型半導体装置の薄
型化を実現できるものである。
す平面図
す平面図
す平面図
す平面図
置を示す平面図
置の製造方法の各工程を示す図
置の製造方法の各工程を示す図
置の製造方法の各工程を示す図
Claims (10)
- 【請求項1】 フレーム本体と、前記フレーム本体の領
域内に配設された半導体チップ搭載用のダイパッドと、
先端部で前記ダイパッドを支持し、他端部で前記フレー
ム本体と接続した吊りリードとからなる構成体が複数個
形成されたリードフレームにおいて、前記ダイパッドに
凹部または貫通穴からなる認識マークが形成されている
ことを特徴とするリードフレーム。 - 【請求項2】 各ダイパッドに形成された認識マークの
位置は、前記各ダイパッド毎に異なることを特徴とする
請求項1に記載のリードフレーム。 - 【請求項3】 凹部からなる認識マークの深さは、リー
ドフレームの厚みの3/4以下であることを特徴とする
リードフレーム。 - 【請求項4】 フレーム本体と、前記フレーム本体の領
域内に配設された半導体チップ搭載用のダイパッドと、
先端部で前記ダイパッドを支持し、他端部で前記フレー
ム本体と接続した吊りリードとからなるリードフレーム
を用意する工程と、前記ダイパッドに凹部または貫通穴
からなる認識マークを形成する工程とからなることを特
徴とするリードフレームの製造方法。 - 【請求項5】 認識マークの形成は、エッチング加工ま
たはプレス加工またはレーザ加工により行うことを特徴
とする請求項4に記載のリードフレームの製造方法。 - 【請求項6】 凹部または貫通穴からなる認識マークが
形成されたダイパッドの表面に半導体チップが接着さ
れ、前記半導体チップの電極と前記半導体チップの周囲
に配置されたリードとが金属細線により電気的に接続さ
れ、前記半導体チップおよび前記金属細線が封止樹脂に
より封止されていることを特徴とする樹脂封止型半導体
装置。 - 【請求項7】 凹部からなる認識マークは、ダイパッド
の表面または裏面に形成されていることを特徴とする請
求項6に記載の樹脂封止型半導体装置。 - 【請求項8】 リードの裏面は封止樹脂から露出した外
部端子であることを特徴とする請求項6に記載の樹脂封
止型半導体装置。 - 【請求項9】 フレーム本体と、前記フレーム本体の領
域内に配設された半導体チップ搭載用のダイパッドと、
先端部で前記ダイパッドを支持し、他端部で前記フレー
ム本体と接続した吊りリードと、前記フレーム本体から
ダイパッドに向けて延在した複数のリードとからなる構
成体が複数個形成され、前記ダイパッドに凹部または貫
通穴からなる認識マークが形成されているリードフレー
ムを用意する工程と、前記ダイパッドに半導体チップを
搭載する工程と、前記半導体チップの電極と前記リード
とを金属細線により電気的に接続する工程と、前記複数
の構成体を封止樹脂により封止する工程と、封止された
前記複数の構成体を前記半導体チップごとの単体の樹脂
封止体に分割する工程とからなることを特徴とする樹脂
封止型半導体装置の製造方法。 - 【請求項10】 凹部または貫通穴からなる認識マーク
が形成されたダイパッドの表面に半導体チップが接着さ
れ、前記半導体チップの電極と前記半導体チップの周囲
に配置されたリードとが金属細線により電気的に接続さ
れ、前記半導体チップおよび前記金属細線が封止樹脂に
より封止された樹脂封止型半導体装置に対してX線を透
過して、前記認識マークの位置を認識することを特徴と
する樹脂封止型半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001378337A JP2003179193A (ja) | 2001-12-12 | 2001-12-12 | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法 |
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---|---|
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ID=19186091
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JP2001378337A Pending JP2003179193A (ja) | 2001-12-12 | 2001-12-12 | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法ならびに樹脂封止型半導体装置の検査方法 |
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JP (1) | JP2003179193A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2012195331A (ja) * | 2011-03-15 | 2012-10-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
CN103021993A (zh) * | 2011-09-21 | 2013-04-03 | 瑞萨电子株式会社 | 引线框架及其制造方法、半导体器件及其制造方法 |
JP2016042524A (ja) * | 2014-08-18 | 2016-03-31 | パナソニックIpマネジメント株式会社 | 実装データ作成方法 |
JP2017199823A (ja) * | 2016-04-28 | 2017-11-02 | 株式会社ジェイデバイス | 半導体パッケージ及び半導体パッケージの製造方法 |
WO2021124602A1 (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
KR102716016B1 (ko) * | 2019-12-16 | 2024-10-15 | 토와 가부시기가이샤 | 통계 데이터 생성 방법, 절단 장치 및 시스템 |
-
2001
- 2001-12-12 JP JP2001378337A patent/JP2003179193A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093616A (ja) * | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2012195331A (ja) * | 2011-03-15 | 2012-10-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
CN103021993A (zh) * | 2011-09-21 | 2013-04-03 | 瑞萨电子株式会社 | 引线框架及其制造方法、半导体器件及其制造方法 |
JP2013069741A (ja) * | 2011-09-21 | 2013-04-18 | Renesas Electronics Corp | リードフレーム、半導体装置、リードフレームの製造方法及び半導体装置の製造方法 |
JP2016042524A (ja) * | 2014-08-18 | 2016-03-31 | パナソニックIpマネジメント株式会社 | 実装データ作成方法 |
JP2017199823A (ja) * | 2016-04-28 | 2017-11-02 | 株式会社ジェイデバイス | 半導体パッケージ及び半導体パッケージの製造方法 |
US10553456B2 (en) | 2016-04-28 | 2020-02-04 | J-Devices Corporation | Semiconductor package and manufacturing method of semiconductor package |
WO2021124602A1 (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
JP2021097093A (ja) * | 2019-12-16 | 2021-06-24 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
CN114746232A (zh) * | 2019-12-16 | 2022-07-12 | Towa株式会社 | 统计数据生成方法、切割装置以及系统 |
JP7377092B2 (ja) | 2019-12-16 | 2023-11-09 | Towa株式会社 | 統計データ生成方法、切断装置及びシステム |
CN114746232B (zh) * | 2019-12-16 | 2024-03-19 | Towa株式会社 | 统计数据生成方法、切割装置以及系统 |
KR102716016B1 (ko) * | 2019-12-16 | 2024-10-15 | 토와 가부시기가이샤 | 통계 데이터 생성 방법, 절단 장치 및 시스템 |
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