JPH11260973A - 半導体チップの実装構造 - Google Patents

半導体チップの実装構造

Info

Publication number
JPH11260973A
JPH11260973A JP10076524A JP7652498A JPH11260973A JP H11260973 A JPH11260973 A JP H11260973A JP 10076524 A JP10076524 A JP 10076524A JP 7652498 A JP7652498 A JP 7652498A JP H11260973 A JPH11260973 A JP H11260973A
Authority
JP
Japan
Prior art keywords
semiconductor chip
underfill
substrate
mounting structure
stiffener
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10076524A
Other languages
English (en)
Inventor
Hiroshi Murayama
啓 村山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP10076524A priority Critical patent/JPH11260973A/ja
Publication of JPH11260973A publication Critical patent/JPH11260973A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 半導体チップとアンダーフィルと基板との間
に加わる熱応力を緩和して、基板の下面部分が窪んだ
り、半導体チップが破損したりするのを防ぐことのでき
る、半導体チップの実装構造を得る。 【解決手段】 半導体チップ２０と基板１０との間にア
ンダーフィル４０が充填されて、基板１０に半導体チッ
プ２０が接合されてなる半導体チップの実装構造におい
て、アンダーフィル４０に、半導体チップ２０とアンダ
ーフィル４０と基板１０との間に加わる熱応力を緩和す
るための、剛性のあるスティフナー１００を埋設する。
そして、半導体チップ２０とアンダーフィル４０と基板
１０との間に加わる熱応力を、アンダーフィル４０に埋
設したスティフナー１００により緩和できるようにす
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップとそ
の下方の基板部分との間にアンダーフィルが充填されて
なる半導体チップの実装構造に関する。
【０００２】
【従来の技術】従来より、図１１と図１２に示したよう
な、半導体チップの実装構造が知られている。この実装
構造においては、基板１０に形成されたパッド１２に、
半導体チップ２０の電極がはんだ等からなるバンプ３０
を介してはんだ付け等により接続されている。半導体チ
ップ２０とその下方の基板１０部分との間には、樹脂材
をキュアリング（硬化）してなるアンダーフィル４０が
充填されている。そして、そのアンダーフィル４０を介
して、半導体チップ２０とその下方の基板１０部分とが
接合されている。基板１０は、誘電率の低いエポキシ系
等の樹脂から形成されている。そして、基板１０に形成
された配線回路（図示せず）を高周波信号が伝送損失少
なく迅速に伝わるようにしている。
【０００３】この半導体チップの実装構造においては、
シリコン等からなる半導体チップ２０と樹脂からなる基
板１０との間の熱膨張係数の差に基づく熱応力が、半導
体チップ２０と基板１０との間に加わった場合に、基板
１０のパッド１２にバンプ３０を介して接続された半導
体チップ２０の電極がパッド１２から離脱するのを、半
導体チップ２０と基板１０とを接合しているアンダーフ
ィル４０により防ぐことができる。そして、半導体チッ
プ２０の電極とパッド１２との電気的接続性を良好に保
つことができる。
【０００４】この実装構造に用いられるアンダーフィル
４０形成用の樹脂材には、フィラー（シリコン等の充填
材）の混入量が少なくて流動性の高い樹脂材が用いられ
る。その理由は、半導体チップ２０とその下方の基板１
０部分との間の隙間が、８０〜１００μｍ程度しかない
からである。そのため、その隙間に注入する樹脂材に
は、粘性の低い流動性の高い樹脂材を用いる必要がある
からである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
フィラーの混入量が少なくて流動性の高い樹脂材をキュ
アリングしてなるアンダーフィル４０は、半導体チップ
２０や基板１０の熱膨張係数より高い熱膨張係数を持っ
ている。ちなみに、シリコンからなる半導体チップ２０
の熱膨張係数は、３．４ｐｐｍ／℃であり、ＦＲ−４と
呼ばれる樹脂からなる基板１０の熱膨張係数は、１５ｐ
ｐｍ／℃である。それに対して、上記のアンダーフィル
４０の熱膨張係数は、２３ｐｐｍ／℃である。そのた
め、半導体チップ２０が発する熱等が該チップやアンダ
ーフィル４０や基板１０に加わると、それらの間の熱膨
張係数の差に基づく熱応力が、半導体チップ２０とアン
ダーフィル４０と基板１０との間に加わった。そして、
半導体チップ２０の下方に位置する基板１０の下面部分
が、半導体チップ２０方向に円弧状等に窪んでしまっ
た。そして、その基板１０の下面部分に設けられたパッ
ド（図示せず）をマザーボードのパッド（図示せず）等
に的確に電気的に接続不可能となってしまった。又は、
基板１０とアンダーフィル４０と半導体チップ２０との
間に加わる熱応力で、脆弱な半導体チップ２０が破損し
てしまった。
【０００６】なお、上記の実装構造においては、図１１
と図１２に示したように、剛性のあるＣｕ等の金属から
なる方形状の枠体５０を、基板１０上に固着している。
そして、該枠体５０により、半導体チップ２０が実装さ
れた基板１０部分の周囲を囲んでいる。そして、基板１
０に加わる熱応力を、枠体５０により緩和している。
【０００７】しかしながら、そうした場合にも、未だ、
半導体チップ２０の下方の基板１０の下面部分が窪んだ
り、半導体チップ２０に過大な応力が加わったりした。
このことは、特に、一辺が１０ｍｍ以上の大型の半導体
チップ２０を薄型の基板１０上に実装した場合に、著し
かった。
【０００８】本発明は、このような課題に鑑みてなされ
たもので、半導体チップと該チップの電極がバンプを介
して接続されたパッドを持つ基板部分との間にアンダー
フィルが充填されてなる半導体チップの実装構造におい
て、半導体チップとアンダーフィルと基板との間に加わ
る熱応力を緩和したり又は吸収したりして、半導体チッ
プの下方の基板の下面部分が半導体チップ方向に窪んだ
り、半導体チップが破損したりするのを防ぐことのでき
る、半導体チップの実装構造（実装構造）を提供するこ
とを目的としている。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の実装構造は、樹脂からなる基板に形
成されたパッドに半導体チップの電極がバンプを介して
接続されると共に、前記基板と半導体チップとの間にア
ンダーフィルが充填されて、該アンダーフィルを介して
前記基板に半導体チップが接合されてなる半導体チップ
の実装構造において、前記アンダーフィルに、該アンダ
ーフィルと半導体チップと基板との間に加わる熱応力を
緩和するためのスティフナーを埋設したことを特徴とし
ている。
【００１０】この第１の実装構造においては、半導体チ
ップが発する熱等により、熱膨張係数の異なる半導体チ
ップとアンダーフィルと基板との間に熱応力が発生した
場合に、その熱応力を、半導体チップと基板との間に充
填されたアンダーフィルに埋設した剛性のあるスティフ
ナーにより緩和できる。そして、半導体チップとアンダ
ーフィルと基板との間に加わる熱応力により、半導体チ
ップの下方の基板の下面部分が半導体チップ方向に窪ん
だり、半導体チップが破損したりするのを防止できる。
【００１１】本発明の第１の実装構造においては、ステ
ィフナーに、半導体チップの熱膨張係数より高く、基板
の熱膨張係数より低い熱膨張係数を持つ部材を用いた構
造とするとを好適としている。
【００１２】この第１の実装構造にあっては、半導体チ
ップの熱膨張係数より高く、基板の熱膨張係数より低い
熱膨張係数を持つスティフナーにより、該スティフナー
を埋設したアンダーフィルの熱膨張係数を、半導体チッ
プ及び基板の熱膨張係数の中間の熱膨張係数に擬似的に
近づけることができる。そして、アンダーフィルを介し
て半導体チップと基板との間に加わる熱応力を的確に弱
めることができる。
【００１３】また、本発明の第１の実装構造において
は、スティフナーを、半導体チップのコーナー部に対応
するアンダーフィル部分に埋設した構造とすることを好
適としている。
【００１４】この第１の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したスティフナーにより効率良く的確に緩
和できる。また、半導体チップのコーナー部以外の半導
体チップの下方に位置する基板部分に配線回路を、ステ
ィフナーと交差させずに形成できる。そして、その配線
回路と金属等からなるスティフナーとが電気的に短絡す
るのを防ぐことができる。
【００１５】また、本発明の第１の実装構造において
は、スティフナーを、半導体チップの周囲に対応するア
ンダーフィル部分に枠状に連続して埋設した構造とする
ことを好適としている。
【００１６】この第１の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したスティフナー部分により効率良く的確
に緩和できる。それと共に、その半導体チップのコーナ
ー部に対応するアンダーフィル部分に埋設したスティフ
ナー部分により緩和する熱応力を、該スティフナー部分
に枠状に連なる他のスティフナー部分に分散させて緩和
できる。そして、半導体チップのコーナー部に加わる熱
応力をスティフナーにより効率良く緩和できる。
【００１７】また、本発明の第１の実装構造において
は、スティフナーを、半導体チップの電極と該電極がバ
ンプを介して接続された基板のパッド部分を除いた半導
体チップに対応するアンダーフィル部分に面状に広く埋
設した構造とすることを好適としている。
【００１８】この第１の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したスティフナー部分により効率良く的確
に緩和できる。それと共に、その半導体チップのコーナ
ー部に対応するアンダーフィル部分に埋設したスティフ
ナー部分により緩和する熱応力を、該スティフナー部分
に面状に連なる他のスティフナー部分に広く分散させて
緩和できる。そして、半導体チップのコーナー部に加わ
る熱応力をスティフナーにより効率良く緩和できる。
【００１９】本発明の第２の実装構造は、樹脂からなる
基板に形成されたパッドに半導体チップの電極がバンプ
を介して接続されると共に、前記基板と半導体チップと
の間にアンダーフィルが充填されて、該アンダーフィル
を介して前記基板に半導体チップが接合されてなる半導
体チップの実装構造において、前記アンダーフィルに、
該アンダーフィルと半導体チップと基板との間に加わる
熱応力を吸収するためのエラストマーを埋設したことを
特徴としている。
【００２０】この第２の実装構造においては、半導体チ
ップが発する熱等により、熱膨張係数の異なる半導体チ
ップとアンダーフィルと基板との間に熱応力が発生した
場合に、その熱応力を、半導体チップと基板との間に充
填されたアンダーフィルに埋設した柔軟性のあるエラス
トマーに吸収できる。そして、半導体チップとアンダー
フィルと基板との間に加わる熱応力により、半導体チッ
プの下方の基板の下面部分が半導体チップ方向に窪んだ
り、半導体チップが破損したりするのを防止できる。
【００２１】本発明の第２の実装構造においては、エラ
ストマーを、半導体チップのコーナー部に対応するアン
ダーフィル部分に埋設した構造とすることを好適として
いる。
【００２２】この第２の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したエラストマーに効率良く的確に吸収で
きる。また、半導体チップのコーナー部以外の半導体チ
ップの下方に位置する基板部分に配線回路を、エラスト
マーに邪魔されずに形成できる。
【００２３】また、本発明の第２の実装構造において
は、エラストマーを、半導体チップの周囲に対応するア
ンダーフィル部分に枠状に連続して埋設した構造とする
ことを好適としている。
【００２４】この第２の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したエラストマー部分に効率良く的確に吸
収できる。それと共に、その半導体チップのコーナー部
に対応するアンダーフィル部分に埋設したエラストマー
部分に吸収する熱応力の多くを、該エラストマー部分に
枠状に連なる他のエラストマー部分に分散させて吸収で
きる。そして、半導体チップのコーナー部に加わる熱応
力をエラストマーに効率良く吸収できる。
【００２５】また、本発明の第２の実装構造において
は、エラストマーを、半導体チップの電極と該電極がバ
ンプを介して接続された基板のパッド部分を除いた半導
体チップに対応するアンダーフィル部分に面状に広く埋
設した構造とすることを好適としている。
【００２６】この第２の実装構造にあっては、半導体チ
ップに加わる熱応力が集中する半導体チップのコーナー
部の熱応力を、そのコーナー部に対応するアンダーフィ
ル部分に埋設したエラストマー部分に効率良く的確に吸
収できる。それと共に、そのコーナー部に対応するアン
ダーフィル部分に埋設したエラストマー部分に吸収する
熱応力の多くを、該エラストマー部分に面状に連なる他
のエラストマー部分に広く分散させて吸収できる。そし
て、半導体チップのコーナー部に加わる熱応力をエラス
トマーに効率良く吸収できる。
【００２７】また、本発明の第１又は第２の実装構造に
おいては、スティフナー又はエラストマーのコーナー部
の輪郭を円弧状又は斜めの直線状に形成した構造とする
ことを好適としている。
【００２８】この第１又は第２の実装構造にあっては、
輪郭が円弧状又は斜めの直線状に形成されたスティフナ
ー又はエラストマーのコーナー部に応力集中が起こるの
を防ぐことができる。そして、スティフナーにより緩和
する熱応力をスティフナーの全体に分散させてスティフ
ナーにより効率良く緩和したり、又はエラストマーに吸
収する熱応力をエラストマーの全体に分散させてエラス
トマーに効率良く吸収したりできる。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態を図面
に従い説明する。図１と図２は本発明の第１又は第２の
実装構造の好適な実施の形態を示し、図１はその正面断
面図、図２はその平面図である。以下に、この第１又は
第２の実装構造を説明する。
【００３０】図の第１の実装構造では、図１と図２に示
したように、方形状をした半導体チップ２０の四方のコ
ーナー部の下方のアンダーフィル４０部分に、剛性のあ
る方形状のスティフナー１００を埋設している。スティ
フナー１００は、熱膨張係数が１５．２ｐｐｍ／℃のＮ
ｉ、熱膨張係数が１７．２ｐｐｍ／℃のＣｕ、又はアル
ミナセラミック等を用いて形成している。
【００３１】スティフナー１００は、半導体チップ２０
の熱膨張係数より高く、基板１０の熱膨張係数より低い
熱膨張係数を持つ部材を用いて形成すると良い。そし
て、スティフナー１００により、該スティフナー１００
を埋設したアンダーフィル４０の熱膨張係数を、半導体
チップ２０及び基板１０の熱膨張係数の中間の熱膨張係
数に擬似的に近づけると良い。そして、スティフナー１
００により、アンダーフィル４０を介して半導体チップ
２０と基板１０との間に加わる熱応力を的確に弱めるこ
とができるようにすると良い。
【００３２】図の第２の実装構造では、図１と図２に示
したように、方形状をした半導体チップ２０の四方のコ
ーナー部の下方のアンダーフィル４０部分に、柔軟性の
ある方形状のエラストマー２００を埋設している。エラ
ストマー２００は、シリコン樹脂等を用いて形成してい
る。
【００３３】その他は、図１１と図１２に示した前述の
実装構造と同様に構成している。この第１又は第２の実
装構造においては、半導体チップ２０とアンダーフィル
４０と基板１０との間に発生した熱応力を、アンダーフ
ィル４０に埋設した剛性のあるスティフナー１００によ
り緩和したり、又はアンダーフィル４０に埋設した柔軟
性のあるエラストマー２００に吸収したりできる。加え
て、熱応力が集中する半導体チップ２０のコーナー部に
加わる熱応力を、その下方のアンダーフィル４０部分に
埋設したスティフナー１００により効率良く的確に緩和
したり、又はその下方のアンダーフィル４０部分に埋設
したエラストマー２００に効率良く的確に吸収したりで
きる。そして、半導体チップ２０の下方の基板１０の下
面部分が窪んだり、半導体チップ２０が破損したりする
のを防ぐことができる。
【００３４】また、半導体チップ２０のコーナー部以外
の半導体チップ２０の下方に位置する基板１０部分に配
線回路を、スティフナー１００と交差させずに形成でき
る。そして、その配線回路と金属等からなるスティフナ
ー１００とが電気的に短絡するのを防ぐことができる。
又は、半導体チップ２０のコーナー部以外の半導体チッ
プ２０の下方に位置する基板１０部分に配線回路を、エ
ラストマー２００に邪魔されずに形成できる。
【００３５】この第１又は第２の実装構造においては、
図３に示したように、スティフナー１００又はエラスト
マー２００のコーナー部の輪郭を斜めの直線状又は円弧
状（図では、円弧状としている）に形成すると良い。こ
のスティフナー１００にあっては、該スティフナー１０
０により緩和する熱応力を、輪郭が斜めの直線状又は円
弧状に形成されたスティフナー１００のコーナー部に集
中させずに、スティフナー１００の全体に分散させてス
ティフナー１００により効率良く緩和できる。また、こ
のエラストマー２００にあっては、該エラストマー２０
０に吸収する熱応力を、輪郭が斜めの直線状又は円弧状
に形成されたエラストマー２００のコーナー部に集中さ
せずに、エラストマー２００の全体に分散させてエラス
トマー２００に効率良く吸収できる。
【００３６】図４は本発明の第１又は第２の実装構造の
他の好適な実施の形態を示し、図４はその平面図であ
る。以下に、この第１又は第２の実装構造を説明する。
【００３７】図の第１の実装構造では、スティフナー１
０２を、半導体チップ２０の周囲の下方のアンダーフィ
ル４０部分に枠状に連続して埋設している。
【００３８】図の第２の実装構造では、エラストマー２
０２を、半導体チップ２０の周囲の下方のアンダーフィ
ル４０部分に枠状に連続して埋設している。
【００３９】その他は、図１と図２に示した第１又は第
２の実装構造と同様に構成していて、その作用も、次の
点を除いて、図１と図２に示した第１又は第２の実装構
造と同様である。この第１又は第２の実装構造において
は、熱応力が集中する半導体チップ２０のコーナー部に
加わる熱応力を、その下方のアンダーフィル４０部分に
埋設したスティフナー１０２部分により効率良く的確に
緩和したり、又はその下方のアンダーフィル４０部分に
埋設したエラストマー２０２部分に効率良く的確に吸収
したりできる。それと共に、その半導体チップ２０のコ
ーナー部の下方のアンダーフィル４０部分に埋設したス
ティフナー１０２部分により緩和する熱応力の多くを、
該スティフナー１０２部分に枠状に連なる他のスティフ
ナー１０２部分に分散させて緩和できる。又は、その半
導体チップ２０のコーナー部の下方のアンダーフィル４
０部分に埋設したエラストマー２０２部分に吸収する熱
応力の多くを、該エラストマー２０２部分に枠状に連な
る他のエラストマー２０２部分に分散させて吸収でき
る。そして、半導体チップ２０のコーナー部に加わる熱
応力を、スティフナー１０２の全体に分散させてスティ
フナー１０２により効率良く緩和したり、又はエラスト
マー２０２の全体に分散させてエラストマー２０２に効
率良く吸収したりできる。
【００４０】この第１又は第２の実装構造においては、
図５に示したように、枠状をしたスティフナー１０２又
はエラストマー２０２のコーナー部の外側及び内側の輪
郭を、斜めの直線状又は円弧状（図では、斜めの直線状
としている）に形成すると良い。このスティフナー１０
２又はエラストマー２０２にあっては、その輪郭が斜め
の直線状又は円弧状に形成されたスティフナー１０２又
はエラストマー２０２のコーナー部に、半導体チップ２
０とアンダーフィル４０と基板１０との間に加わる熱応
力が集中するのを防ぐことができる。そして、その半導
体チップ２０とアンダーフィル４０と基板１０との間に
加わる熱応力を、スティフナー１０２の全体に分散させ
てスティフナー１０２により効率良く緩和したり、又は
エラストマー２０２の全体に分散させてエラストマー２
０２に効率良く吸収したりできる。
【００４１】図６と図７は本発明の第１又は第２の実装
構造のもう一の好適な実施の形態を示し、図６はその正
面断面図、図７はそのスティフナー又はエラストマーの
平面図である。以下に、この第１又は第２の実装構造を
説明する。
【００４２】図の第１又は第２の実装構造では、半導体
チップ２０の電極と該電極がバンプ３０を介して接続さ
れた基板１０のパッド１２部分を除いた半導体チップ２
０の下方のアンダーフィル４０部分に、スティフナー１
０４又はエラストマー２０４を面状に広く埋設してい
る。
【００４３】スティフナー１０４又はエラストマー２０
４は、図７に示したように、半導体チップ２０の電極の
ピッチ及び該電極をバンプ３０を介して接続する基板１
０のパッド１２のピッチに倣って、平板３００の表面に
穴３０２を格子状に複数個並べて設けた形状に形成して
いる。そして、その平板表面の穴３０２の内側に、半導
体チップ２０の電極と該電極がバンプ３０を介して接続
された基板１０のパッド１２部分とを挿通している。
【００４４】その他は、図１と図２に示した第１又は第
２の実装構造と同様に構成していて、その作用も、次の
点を除いて、図１と図２に示した第１又は第２の実装構
造と同様である。この第１又は第２の実装構造において
は、半導体チップ２０に加わる熱応力が集中する半導体
チップ２０のコーナー部の熱応力を、そのコーナー部の
下方のアンダーフィル４０部分に埋設したスティフナー
１０４部分により効率良く的確に緩和したり、又はその
コーナー部の下方のアンダーフィル４０部分に埋設した
エラストマー２０４部分に効率良く的確に吸収したりで
きる。それと共に、半導体チップ２０のコーナー部の下
方のアンダーフィル４０部分に埋設したスティフナー１
０４部分により緩和する熱応力の多くを、該スティフナ
ー１０４部分に面状に連なる他のスティフナー１０４部
分に広く分散させて効率良く緩和したり、又は半導体チ
ップ２０のコーナー部の下方のアンダーフィル４０部分
に埋設したエラストマー２０４部分に吸収する熱応力の
多くを、該エラストマー２０４部分に面状に連なる他の
エラストマー２０４部分に広く分散させて吸収したりで
きる。そして、半導体チップ２０に加わる熱応力を、ス
ティフナー１０４により効率良く緩和したり、又はエラ
ストマー２０４に効率良く吸収したりできる。
【００４５】この第１又は第２の実装構造においては、
図７に破線で示したように、面状をしたスティフナー１
０４又はエラストマー２０４のコーナー部の輪郭を、斜
めの直線状又は円弧状（図では、円弧状としている）に
形成すると良い。このスティフナー１０４又はエラスト
マー２０４にあっては、その輪郭が斜めの直線状又は円
弧状に形成されたスティフナー１０４又はエラストマー
２０４のコーナー部に、半導体チップ２０とアンダーフ
ィル４０と基板１０との間に加わる熱応力が集中するの
を防ぐことができる。そして、半導体チップ２０とアン
ダーフィル４０と基板１０との間に加わる熱応力を、ス
ティフナー１０４の全体に分散させてスティフナー１０
４により効率良く緩和したり、又はエラストマー２０４
の全体に分散させてエラストマー２０４に効率良く吸収
したりできる。
【００４６】なお、上述の第１又は第２の各実装構造に
おいては、図８に示したように、スティフナー１００、
１０２、１０４、又はエラストマー２００、２０２、２
０４を、半導体チップ２０に当接させた状態でアンダー
フィル４０に埋設しても良く、図９に示したように、ス
ティフナー１００、１０２、１０４、又はエラストマー
２００、２０２、２０４を、アンダーフィル４０の中間
部分に浮かせた状態で埋設しても良く、又は図１０に示
したように、スティフナー１００、１０２、１０４、又
はエラストマー２００、２０２、２０４を、基板１０に
当接させた状態でアンダーフィル４０に埋設しても良
い。これらの第１又は第２の実装構造のいずれの場合に
おいても、半導体チップ２０とアンダーフィル４０と基
板１０との間に加わる熱応力を、上記のスティフナー１
００、１０２、１０４により的確に緩和したり、又は上
記のエラストマー２００、２０２、２０４に的確に吸収
したりできる。
【００４７】
【発明の効果】以上説明したように、本発明の第１又は
第２の実装構造によれば、半導体チップ等が発する熱に
より、半導体チップとアンダーフィルと基板との間に発
生する熱応力を、スティフナーにより効率良く的確に緩
和したり、又はエラストマーに効率良く的確に吸収した
りできる。そして、半導体チップや基板に過大な熱応力
が加わって、基板の下面部分が窪んだり、半導体チップ
が破損したりするのを確実に防ぐことができる。
【図面の簡単な説明】
【図１】本発明の第１又は第２の実装構造の正面断面図
である。
【図２】本発明の第１又は第２の実装構造の平面図であ
る。
【図３】本発明の第１又は第２の実装構造の平面図であ
る。
【図４】本発明の第１又は第２の実装構造の平面図であ
る。
【図５】本発明の第１又は第２の実装構造のスティフナ
ー又はエラストマーの平面図である。
【図６】本発明の第１又は第２の実装構造の正面断面図
である。
【図７】本発明の第１又は第２の実装構造のスティフナ
ー又はエラストマーの平面図である。
【図８】本発明の第１又は第２の実装構造の一部拡大断
面図である。
【図９】本発明の第１又は第２の実装構造の一部拡大断
面図である。
【図１０】本発明の第１又は第２の実装構造の一部拡大
断面図である。
【図１１】従来の実装構造の正面断面図である。
【図１２】従来の実装構造の平面図である。
【符号の説明】
１０ 基板 １２ パッド ２０ 半導体チップ ３０ バンプ ４０ アンダーフィル ５０ 枠体 １００、１０２、１０４ スティフナー ２００、２０２、２０４ エラストマー ３００ 平板 ３０２ 穴

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 樹脂からなる基板に形成されたパッドに
    半導体チップの電極がバンプを介して接続されると共
    に、前記基板と半導体チップとの間にアンダーフィルが
    充填されて、該アンダーフィルを介して前記基板に半導
    体チップが接合されてなる半導体チップの実装構造にお
    いて、 前記アンダーフィルに、該アンダーフィルと半導体チッ
    プと基板との間に加わる熱応力を緩和するためのスティ
    フナーを埋設したことを特徴とする半導体チップの実装
    構造。
  2. 【請求項２】 スティフナーに、半導体チップの熱膨張
    係数より高く、基板の熱膨張係数より低い熱膨張係数を
    持つ部材を用いた請求項１記載の半導体チップの実装構
    造。
  3. 【請求項３】 スティフナーを、半導体チップのコーナ
    ー部に対応するアンダーフィル部分に埋設した請求項１
    又は２記載の半導体チップの実装構造。
  4. 【請求項４】 スティフナーを、半導体チップの周囲に
    対応するアンダーフィル部分に枠状に連続して埋設した
    請求項１又は２記載の半導体チップの実装構造。
  5. 【請求項５】 スティフナーを、半導体チップの電極と
    該電極がバンプを介して接続された基板のパッド部分を
    除いた半導体チップに対応するアンダーフィル部分に面
    状に広く埋設した請求項１又は２記載の半導体チップの
    実装構造。
  6. 【請求項６】 樹脂からなる基板に形成されたパッドに
    半導体チップの電極がバンプを介して接続されると共
    に、前記基板と半導体チップとの間にアンダーフィルが
    充填されて、該アンダーフィルを介して前記基板に半導
    体チップが接合されてなる半導体チップの実装構造にお
    いて、 前記アンダーフィルに、該アンダーフィルと半導体チッ
    プと基板との間に加わる熱応力を吸収するためのエラス
    トマーを埋設したことを特徴とする半導体チップの実装
    構造。
  7. 【請求項７】 エラストマーを、半導体チップのコーナ
    ー部に対応するアンダーフィル部分に埋設した請求項６
    記載の半導体チップの実装構造。
  8. 【請求項８】 エラストマーを、半導体チップの周囲に
    対応するアンダーフィル部分に枠状に連続して埋設した
    請求項６記載の半導体チップの実装構造。
  9. 【請求項９】 エラストマーを、半導体チップの電極と
    該電極がバンプを介して接続された基板のパッド部分を
    除いた半導体チップに対応するアンダーフィル部分に面
    状に広く埋設した請求項６記載の半導体チップの実装構
    造。
  10. 【請求項１０】 スティフナー又はエラストマーのコー
    ナー部の輪郭を円弧状又は斜めの直線状に形成した請求
    項１、２、３、４、５、６、７、８又は９記載の半導体
    チップの実装構造。
JP10076524A 1998-03-09 1998-03-09 半導体チップの実装構造 Pending JPH11260973A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10076524A JPH11260973A (ja) 1998-03-09 1998-03-09 半導体チップの実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10076524A JPH11260973A (ja) 1998-03-09 1998-03-09 半導体チップの実装構造

Publications (1)

Publication Number Publication Date
JPH11260973A true JPH11260973A (ja) 1999-09-24

Family

ID=13607682

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10076524A Pending JPH11260973A (ja) 1998-03-09 1998-03-09 半導体チップの実装構造

Country Status (1)

Country Link
JP (1) JPH11260973A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100960A (ja) * 2001-09-19 2003-04-04 Keihin Corp Ｂｇａパッケージ実装構造とその製造方法
JP2003100956A (ja) * 2001-09-19 2003-04-04 Keihin Corp Ｂｇａパッケージ実装構造とその製造方法
JP2007294724A (ja) * 2006-04-26 2007-11-08 Toppan Printing Co Ltd 多層回路配線基板及び半導体装置
JP2009252859A (ja) * 2008-04-03 2009-10-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8008130B2 (en) * 1999-10-05 2011-08-30 Renesas Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semicondutor chip on the interconnection board
US8106521B2 (en) 2006-10-19 2012-01-31 Panasonic Corporation Semiconductor device mounted structure with an underfill sealing-bonding resin with voids
TWI424388B (zh) * 2010-04-30 2014-01-21 Au Optronics Corp 可撓式顯示器及其製造方法
JP2017188621A (ja) * 2016-04-08 2017-10-12 クラスターテクノロジー株式会社 半導体素子実装パッケージおよびその製造方法、ならびに当該パッケージ製造のための基板プレート
WO2023221115A1 (zh) * 2022-05-20 2023-11-23 华为技术有限公司 芯片封装结构、其封装方法及电子设备

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008130B2 (en) * 1999-10-05 2011-08-30 Renesas Electronics Corporation Multilayer interconnection board, semiconductor device having the same, and method of forming the same as well as method of mounting the semicondutor chip on the interconnection board
JP2003100960A (ja) * 2001-09-19 2003-04-04 Keihin Corp Ｂｇａパッケージ実装構造とその製造方法
JP2003100956A (ja) * 2001-09-19 2003-04-04 Keihin Corp Ｂｇａパッケージ実装構造とその製造方法
JP2007294724A (ja) * 2006-04-26 2007-11-08 Toppan Printing Co Ltd 多層回路配線基板及び半導体装置
US8106521B2 (en) 2006-10-19 2012-01-31 Panasonic Corporation Semiconductor device mounted structure with an underfill sealing-bonding resin with voids
JP2009252859A (ja) * 2008-04-03 2009-10-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
TWI424388B (zh) * 2010-04-30 2014-01-21 Au Optronics Corp 可撓式顯示器及其製造方法
US8816212B2 (en) 2010-04-30 2014-08-26 Au Optronics Corporation Flexible device and fabricating method thereof
JP2017188621A (ja) * 2016-04-08 2017-10-12 クラスターテクノロジー株式会社 半導体素子実装パッケージおよびその製造方法、ならびに当該パッケージ製造のための基板プレート
WO2023221115A1 (zh) * 2022-05-20 2023-11-23 华为技术有限公司 芯片封装结构、其封装方法及电子设备

Similar Documents

Publication Publication Date Title
JPH11260953A (ja) 半導体チップの実装構造
US20060249852A1 (en) Flip-chip semiconductor device
KR100443399B1 (ko) 보이드가 형성된 열 매개 물질을 갖는 반도체 패키지
JP2001156246A (ja) 集積回路チップの実装構造および実装方法
JPH11163186A (ja) 半導体装置
JP2001110926A (ja) フリップチップパッケージ
JP2007142097A (ja) 半導体装置
JPH11260973A (ja) 半導体チップの実装構造
JP2002270717A (ja) 半導体装置
JP2003008186A (ja) 半導体装置
JPS6221249A (ja) 半導体装置
US7851904B2 (en) Semiconductor device, method for manufacturing the same, and semiconductor device mounting structure
JP2010206132A (ja) 半導体装置及び半導体装置の製造方法
JP2006278771A (ja) 半導体装置及びその製造方法
JP2685039B2 (ja) 半導体装置
JP5078631B2 (ja) 半導体装置
JP2009252956A (ja) 実装フレーム、半導体装置及びその製造方法
JPH09331004A (ja) 半導体装置
JP2001135749A (ja) 半導体装置
KR100790454B1 (ko) 플립 칩 패키지
JP2004241400A (ja) 半導体装置
JP2006049769A (ja) 半導体装置
JP2005217295A (ja) 半導体装置の製造方法
JP2000223627A (ja) フリップチップパッケージ
KR200296287Y1 (ko) 반도체 장치