JP2001110926A - フリップチップパッケージ - Google Patents
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
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Abstract
(57)【要約】
【課題】 フリップチップパッケージにおいて、半導体
チップに形成したバンプおよび半導体チップに加わる応
力の低減、配線基板とリッドの平坦性向上を果たし信頼
性を向上させる。 【解決手段】 半導体チップ１、半導体チップが実装さ
れる配線基板２、スティフナ４を介して半導体チップ１
に接続されるリッド３とからなるＢＧＡタイプのフリッ
プチップパッケージにおいて、半導体チップ１の寸法を
Ａ、配線基板の寸法をＢ、リッドの寸法をＣ、スティフ
ナの開口寸法をＤとしたとき、Ｄ／Ａ≦１．２、Ｃ／Ｂ
＝≦０．７となるように各部の寸法を選定して配線基板
の変形量と、半導体チップと半田バンプ６に加わる応力
を小さくする。
チップに形成したバンプおよび半導体チップに加わる応
力の低減、配線基板とリッドの平坦性向上を果たし信頼
性を向上させる。 【解決手段】 半導体チップ１、半導体チップが実装さ
れる配線基板２、スティフナ４を介して半導体チップ１
に接続されるリッド３とからなるＢＧＡタイプのフリッ
プチップパッケージにおいて、半導体チップ１の寸法を
Ａ、配線基板の寸法をＢ、リッドの寸法をＣ、スティフ
ナの開口寸法をＤとしたとき、Ｄ／Ａ≦１．２、Ｃ／Ｂ
＝≦０．７となるように各部の寸法を選定して配線基板
の変形量と、半導体チップと半田バンプ６に加わる応力
を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にフリップチップ接続された半導体装置用パッケ
ージの構造に関する。
し、特にフリップチップ接続された半導体装置用パッケ
ージの構造に関する。
【０００２】
【従来の技術】次に本発明の従来例について図面を用い
て説明する。図４は、特開平９−１７８２７に記載の半
導体装置を示している。この半導体装置はＢＧＡ（Ball
GridArray）タイプの半導体装置であり、半導体チップ
２１、配線基板２２、リッド（キャップ）２３、及び充
填樹脂（アンダーフィル）２４等により構成されてい
る。半導体チップ２１は、その底面に複数の半田バンプ
２５が形成されており、この半田バンプ２５を配線基板
２２の上面に形成された接続パターン（図示せず）に半
田溶融しフリップチップ接続されることにより、半導体
チップ２１は配線基板２２に搭載される。配線基板２２
は例えばガラス繊維入りエポキシ樹脂製であり、半導体
装置全体の製品コストの低減を図ることができる。なお
配線基板２２の材料はガラス繊維入りエポキシ樹脂以外
にも他の材質よりなる樹脂製基板を用いることは可能で
あり、またフレキシブル・プリント基板の適用も考えら
れる。この配線基板２２の下面には外部接続端子となる
ボール（半田ボール）２６が配設されている。また、配
線基板２２上面に形成された接続パターンと配線基板２
２下面に形成された半田ボール２６の接合部とは、配線
基板２２を上下に貫通するよう形成されたスルーホール
（図示せず）により電気的に接続された構成となってい
る。
て説明する。図４は、特開平９−１７８２７に記載の半
導体装置を示している。この半導体装置はＢＧＡ（Ball
GridArray）タイプの半導体装置であり、半導体チップ
２１、配線基板２２、リッド（キャップ）２３、及び充
填樹脂（アンダーフィル）２４等により構成されてい
る。半導体チップ２１は、その底面に複数の半田バンプ
２５が形成されており、この半田バンプ２５を配線基板
２２の上面に形成された接続パターン（図示せず）に半
田溶融しフリップチップ接続されることにより、半導体
チップ２１は配線基板２２に搭載される。配線基板２２
は例えばガラス繊維入りエポキシ樹脂製であり、半導体
装置全体の製品コストの低減を図ることができる。なお
配線基板２２の材料はガラス繊維入りエポキシ樹脂以外
にも他の材質よりなる樹脂製基板を用いることは可能で
あり、またフレキシブル・プリント基板の適用も考えら
れる。この配線基板２２の下面には外部接続端子となる
ボール（半田ボール）２６が配設されている。また、配
線基板２２上面に形成された接続パターンと配線基板２
２下面に形成された半田ボール２６の接合部とは、配線
基板２２を上下に貫通するよう形成されたスルーホール
（図示せず）により電気的に接続された構成となってい
る。
【０００３】またリッド２３は平板形状で配線基板２２
全体を覆うように配置されており、例えばアルミニウム
等の熱伝導性の高い金属材料により形成されている。リ
ッド２３が配線基板２２と同程度の大きさとしているの
は、リッド２３の上面に実装基板搭載後接着剤などを用
いて搭載される放熱器やヒートシンク（ともに図示せ
ず）の接着面積を大きく取ることや品名表示の面積を広
く取ることが目的である。このリッド２３と半導体チッ
プ２１との間にはペースト材２７が介装された構成とな
っている。リッド２３は、半導体チップ２１で発生する
熱を放熱する放熱板としても機能するため、より広い放
熱領域を設けられるように配線基板２２全体を覆うよう
に配置される。ペースト材２７は、金属フィラー（例え
ば銀）入り樹脂ペースト、非金属系フィラー（例えばシ
リコン）入り樹脂ペースト、又はろう材（例えば半田）
等の比較的熱伝導性が良く強い接着力を有する材料を用
いる。なお、スティフナ２８は配線基板２２とリッド２
３の間に装着し各々と接着固定することで、リッド２３
の機械的安定性を高める役割を有している。このスティ
フナ２８は、配線基板２２、リッド２３のいずれかと予
め一体化させておいても良い。次に充填樹脂（アンダー
フィル）２４は例えば熱硬化性のプラスチックであるエ
ポキシ樹脂であり、このアンダーフィル２４により半導
体チップ２１は封止され、半田バンプ２５に加わる応力
をより広い面積で受けることが可能となり、半田バンプ
２５に加わる応力の緩和が可能となる。
全体を覆うように配置されており、例えばアルミニウム
等の熱伝導性の高い金属材料により形成されている。リ
ッド２３が配線基板２２と同程度の大きさとしているの
は、リッド２３の上面に実装基板搭載後接着剤などを用
いて搭載される放熱器やヒートシンク（ともに図示せ
ず）の接着面積を大きく取ることや品名表示の面積を広
く取ることが目的である。このリッド２３と半導体チッ
プ２１との間にはペースト材２７が介装された構成とな
っている。リッド２３は、半導体チップ２１で発生する
熱を放熱する放熱板としても機能するため、より広い放
熱領域を設けられるように配線基板２２全体を覆うよう
に配置される。ペースト材２７は、金属フィラー（例え
ば銀）入り樹脂ペースト、非金属系フィラー（例えばシ
リコン）入り樹脂ペースト、又はろう材（例えば半田）
等の比較的熱伝導性が良く強い接着力を有する材料を用
いる。なお、スティフナ２８は配線基板２２とリッド２
３の間に装着し各々と接着固定することで、リッド２３
の機械的安定性を高める役割を有している。このスティ
フナ２８は、配線基板２２、リッド２３のいずれかと予
め一体化させておいても良い。次に充填樹脂（アンダー
フィル）２４は例えば熱硬化性のプラスチックであるエ
ポキシ樹脂であり、このアンダーフィル２４により半導
体チップ２１は封止され、半田バンプ２５に加わる応力
をより広い面積で受けることが可能となり、半田バンプ
２５に加わる応力の緩和が可能となる。
【０００４】
【発明が解決しようとする課題】上述の従来例では、配
線基板と半導体チップの熱膨張係数が大きく異なる（５
倍程度）場合、半導体チップと配線基板間にアンダーフ
ィルを施すことで、配線基板と半導体チップ間に設けた
バンプに加わる熱的および機械的応力を低減しようとし
ている。しかし、アンダーフィルを施すことで半導体チ
ップによる配線基板への応力は増加することになり、半
導体チップの面積が大きくなると過度の応力が配線基板
に加わり著しく変形してしまう。その理由は、半導体チ
ップの剛性（弾性）が他の材料と比較し非常に大きく半
導体チップは変形しづらいため、配線基板側が変形する
ことで熱応力等を緩和するためである。さらにリッドを
半導体チップ上に搭載するとリッドも半導体チップの応
力で変形しスティフナを介して接合されている配線基板
もリッドに追随するように変形してしまう。そして、従
来例のように、リッドが配線基盤全体を覆うようにステ
ィフナを介して半導体チップに接合され、しかも、半導
体チップの外側面とスティフナの内側面との間の隙間が
大きいと、リッドの変形による配線基盤の変形は増大す
る。このように配線基板は半導体チップとリッドという
二つの要素で複雑に変形してしまうため実装性の低下を
招くという問題点があった。また、変形が複雑なため局
所的な応力集中なども生じ易く信頼性の低下を招くとい
う問題点があった。さらにリッドを大きくすることで放
熱性が得られるようにしてあるが、前述のようにリッド
は変形してしまうためヒートシンクの接合を行なう接着
剤の厚みむらを生じ易く十分な効果が得られないという
問題があった。
線基板と半導体チップの熱膨張係数が大きく異なる（５
倍程度）場合、半導体チップと配線基板間にアンダーフ
ィルを施すことで、配線基板と半導体チップ間に設けた
バンプに加わる熱的および機械的応力を低減しようとし
ている。しかし、アンダーフィルを施すことで半導体チ
ップによる配線基板への応力は増加することになり、半
導体チップの面積が大きくなると過度の応力が配線基板
に加わり著しく変形してしまう。その理由は、半導体チ
ップの剛性（弾性）が他の材料と比較し非常に大きく半
導体チップは変形しづらいため、配線基板側が変形する
ことで熱応力等を緩和するためである。さらにリッドを
半導体チップ上に搭載するとリッドも半導体チップの応
力で変形しスティフナを介して接合されている配線基板
もリッドに追随するように変形してしまう。そして、従
来例のように、リッドが配線基盤全体を覆うようにステ
ィフナを介して半導体チップに接合され、しかも、半導
体チップの外側面とスティフナの内側面との間の隙間が
大きいと、リッドの変形による配線基盤の変形は増大す
る。このように配線基板は半導体チップとリッドという
二つの要素で複雑に変形してしまうため実装性の低下を
招くという問題点があった。また、変形が複雑なため局
所的な応力集中なども生じ易く信頼性の低下を招くとい
う問題点があった。さらにリッドを大きくすることで放
熱性が得られるようにしてあるが、前述のようにリッド
は変形してしまうためヒートシンクの接合を行なう接着
剤の厚みむらを生じ易く十分な効果が得られないという
問題があった。
【０００５】本発明のフリップチップパッケージは、配
線基板の変形を低減し、接続するバンプに加わる応力と
半導体チップそのものに加わる応力を低減する構造を提
供するものであり、これにより半導体装置全体の実装性
などの信頼性向上を目的としたものである。
線基板の変形を低減し、接続するバンプに加わる応力と
半導体チップそのものに加わる応力を低減する構造を提
供するものであり、これにより半導体装置全体の実装性
などの信頼性向上を目的としたものである。
【０００６】
【課題を解決するための手段】本発明のフリップチップ
パッケージにおいては、半導体チップが、半導体チップ
の底面に形成された半田バンプを介して配線基板上にフ
リップチップ接続され、この半導体チップの上面に接着
されたリッドが、スティフナを介して配線基板に接続さ
れており、このリッドの外側縁が、配線基板の外側縁と
半導体チップの外側縁間の中間位置よりも半導体チップ
側寄りに位置している構成になっている。
パッケージにおいては、半導体チップが、半導体チップ
の底面に形成された半田バンプを介して配線基板上にフ
リップチップ接続され、この半導体チップの上面に接着
されたリッドが、スティフナを介して配線基板に接続さ
れており、このリッドの外側縁が、配線基板の外側縁と
半導体チップの外側縁間の中間位置よりも半導体チップ
側寄りに位置している構成になっている。
【０００７】そして、スティフナ内に形成される開口部
の内側寸法は、半導体チップの外形寸法の１．２倍を越
えない寸法になっており、リッドの外形寸法は、配線基
板の外形寸法の０．７倍以下になっている。リッドの構
成材料は主としてガラス繊維入りエポキシ樹脂であり、
リッド及びスティフナの主成分としては、銅を用いるこ
とができる。
の内側寸法は、半導体チップの外形寸法の１．２倍を越
えない寸法になっており、リッドの外形寸法は、配線基
板の外形寸法の０．７倍以下になっている。リッドの構
成材料は主としてガラス繊維入りエポキシ樹脂であり、
リッド及びスティフナの主成分としては、銅を用いるこ
とができる。
【０００８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施の形
態を示す断面図である。本図を参照すると、この実施の
形態はＢＧＡ（Ball Grid Array）タイプのフリップチ
ップパッケージによる半導体装置であり、大略すると半
導体チップ１、配線基板２、リッド３、スティフナ４及
び充填樹脂（アンダーフィル）５、半田バンプ６等によ
り構成される。シリコンを主成分とする半導体チップ１
は、その底面に複数の半田バンプ６が形成されており、
この半田バンプ６を配線基板２の上面に形成された接続
パターンに半田溶融によるフリップチップ接続すること
により、半導体チップ１は配線基板２に搭載される。こ
のとき半田バンプ６は比較的高融点の材質とすること
で、実装基板へ搭載する際の加熱などでの再溶融を防止
できる。また配線基板２の上面には前述した半導体チッ
プ１に形成された半田バンプ６が接合される接続パター
ンが形成されると共に、その裏面には接続パッドが形成
され、外部接続端子となるボール（半田ボール）７が配
設されている。
て図面を参照して説明する。図１は本発明の一実施の形
態を示す断面図である。本図を参照すると、この実施の
形態はＢＧＡ（Ball Grid Array）タイプのフリップチ
ップパッケージによる半導体装置であり、大略すると半
導体チップ１、配線基板２、リッド３、スティフナ４及
び充填樹脂（アンダーフィル）５、半田バンプ６等によ
り構成される。シリコンを主成分とする半導体チップ１
は、その底面に複数の半田バンプ６が形成されており、
この半田バンプ６を配線基板２の上面に形成された接続
パターンに半田溶融によるフリップチップ接続すること
により、半導体チップ１は配線基板２に搭載される。こ
のとき半田バンプ６は比較的高融点の材質とすること
で、実装基板へ搭載する際の加熱などでの再溶融を防止
できる。また配線基板２の上面には前述した半導体チッ
プ１に形成された半田バンプ６が接合される接続パター
ンが形成されると共に、その裏面には接続パッドが形成
され、外部接続端子となるボール（半田ボール）７が配
設されている。
【０００９】また、配線基板２上面の半田バンプ６の接
続パターンと裏面の半田ボール７が配設される接続パッ
ドとは、配線基板２を上下に貫通するよう形成されたス
ルーホール（図示せず）により電気的に接続された構成
となっている。次に、リッド３は配線基板２と同一か熱
膨張係数、弾性率が同等の特性を有する材料により形成
されている。リッド３は半導体チップ１の上部に位置し
ており、半導体チップ１の全面を覆いスティフナ４と接
着する部分までの大きさで配線基板２より小さい寸法と
なっている。またリッド３は配線基板２と熱膨張係数が
比較的近く熱伝導性が良好な金属で形成され、半導体チ
ップ１との間にはペースト材８が介装された構成となっ
ている。
続パターンと裏面の半田ボール７が配設される接続パッ
ドとは、配線基板２を上下に貫通するよう形成されたス
ルーホール（図示せず）により電気的に接続された構成
となっている。次に、リッド３は配線基板２と同一か熱
膨張係数、弾性率が同等の特性を有する材料により形成
されている。リッド３は半導体チップ１の上部に位置し
ており、半導体チップ１の全面を覆いスティフナ４と接
着する部分までの大きさで配線基板２より小さい寸法と
なっている。またリッド３は配線基板２と熱膨張係数が
比較的近く熱伝導性が良好な金属で形成され、半導体チ
ップ１との間にはペースト材８が介装された構成となっ
ている。
【００１０】このペースト材８はリッド３と半導体チッ
プ１とを熱的にかつ機械的に接続させる機能を有するも
のであり、金属フィラー入り樹脂ペースト、非金属系フ
ィラー入り樹脂ペースト、又はろう材等を用いることで
熱伝導性と機械保持性の両立が可能である。スティフナ
４は、その内側面が半導体チップの外側面に接近して配
線基板２とリッド３の間に装着し各々と接着固定するこ
とで、リッド３の機械的安定性を高める役割を有してい
る。このスティフナ４は、配線基板２、リッド３のいず
れかと予め一体化させておいても良い。次にアンダーフ
ィル５は例えば熱硬化性樹脂であり、このアンダーフィ
ル５により半導体チップ１は封止され、半田バンプ６に
加わる応力をより広い面積で受けることが可能となり、
半田バンプ６に加わる応力の緩和が可能となる。
プ１とを熱的にかつ機械的に接続させる機能を有するも
のであり、金属フィラー入り樹脂ペースト、非金属系フ
ィラー入り樹脂ペースト、又はろう材等を用いることで
熱伝導性と機械保持性の両立が可能である。スティフナ
４は、その内側面が半導体チップの外側面に接近して配
線基板２とリッド３の間に装着し各々と接着固定するこ
とで、リッド３の機械的安定性を高める役割を有してい
る。このスティフナ４は、配線基板２、リッド３のいず
れかと予め一体化させておいても良い。次にアンダーフ
ィル５は例えば熱硬化性樹脂であり、このアンダーフィ
ル５により半導体チップ１は封止され、半田バンプ６に
加わる応力をより広い面積で受けることが可能となり、
半田バンプ６に加わる応力の緩和が可能となる。
【００１１】このように、本発明のフリップチップパッ
ケージでは、半導体チップの外側面とスティフナの開口
部の内側面間の隙間を狭くして配線基板をリッドとステ
ィフナで固定することにより、リッドと配線基板の熱膨
張係数の違いにより生じる配線基板の反りを低減する。
またこの様な構造にすることで半導体チップから配線基
板が受ける応力範囲を限定することにより半導体チップ
や半田バンプに加わる応力を低減することができる。
ケージでは、半導体チップの外側面とスティフナの開口
部の内側面間の隙間を狭くして配線基板をリッドとステ
ィフナで固定することにより、リッドと配線基板の熱膨
張係数の違いにより生じる配線基板の反りを低減する。
またこの様な構造にすることで半導体チップから配線基
板が受ける応力範囲を限定することにより半導体チップ
や半田バンプに加わる応力を低減することができる。
【００１２】
【実施例】次に、実施例について本願のフリップチップ
パッケージをより詳細に説明する。図１は本発明の一実
施例を示す断面図であり本図を参照すると、本発明の実
施例はＢＧＡ（Ball Grid Array）タイプのフリップチ
ップパッケージによる半導体装置であり、大略すると半
導体チップ１、配線基板２、リッド３、スティフナ４及
び充填樹脂（アンダーフィル）５、半田バンプ６等によ
り構成されている。半導体チップ１は、その底面に複数
の半田バンプ６が形成されている。
パッケージをより詳細に説明する。図１は本発明の一実
施例を示す断面図であり本図を参照すると、本発明の実
施例はＢＧＡ（Ball Grid Array）タイプのフリップチ
ップパッケージによる半導体装置であり、大略すると半
導体チップ１、配線基板２、リッド３、スティフナ４及
び充填樹脂（アンダーフィル）５、半田バンプ６等によ
り構成されている。半導体チップ１は、その底面に複数
の半田バンプ６が形成されている。
【００１３】この半田バンプ６を、ガラスエポキシなど
の有機絶縁材料を主成分とした配線基板２の上面に形成
された接続パターンに半田溶融によるフリップチップ接
続することにより、半導体チップ１は配線基板２に搭載
される。このとき半田バンプ６は鉛を９０％以上含有す
る比較的高融点の半田とすることで、実装基板へ搭載す
る際の加熱などでの再溶融を防止できる。また配線基板
２の上面には前述した半導体チップ１に形成された半田
バンプ６が接合される接続パターンが形成されると共
に、その裏面には接続パッドが形成され、外部接続端子
となるボール（半田ボール）７が配設されている。半田
ボール７は半田バンプ６より低融点の材料、具体的には
鉛錫共晶合金を用いる。また、配線基板２上面の半田バ
ンプ６の接続パターンと、半田ボール７を配設する接続
パッドとは、配線基板２を上下に貫通するよう形成され
たスルーホール（図示せず）により電気的に接続された
構成となっている。
の有機絶縁材料を主成分とした配線基板２の上面に形成
された接続パターンに半田溶融によるフリップチップ接
続することにより、半導体チップ１は配線基板２に搭載
される。このとき半田バンプ６は鉛を９０％以上含有す
る比較的高融点の半田とすることで、実装基板へ搭載す
る際の加熱などでの再溶融を防止できる。また配線基板
２の上面には前述した半導体チップ１に形成された半田
バンプ６が接合される接続パターンが形成されると共
に、その裏面には接続パッドが形成され、外部接続端子
となるボール（半田ボール）７が配設されている。半田
ボール７は半田バンプ６より低融点の材料、具体的には
鉛錫共晶合金を用いる。また、配線基板２上面の半田バ
ンプ６の接続パターンと、半田ボール７を配設する接続
パッドとは、配線基板２を上下に貫通するよう形成され
たスルーホール（図示せず）により電気的に接続された
構成となっている。
【００１４】次にリッド３は半導体チップ１の上部に位
置しており、半導体チップ１の全面を覆いスティフナ４
と接着する部分までの大きさで配線基板２より小さい寸
法となっている。またリッド３は配線基板２と熱膨張係
数が比較的近く熱伝導性が良好な金属例えば銅を主成分
とする材料から形成され、半導体チップ１との間にはペ
ースト材８が介装された構成となっている。このペース
ト材８はリッド３と半導体チップ１とを熱的にかつ機械
的に接続させる機能を有するものであり、銀シリコーン
樹脂などの金属フィラー入り樹脂ペーストのほか非金属
系フィラー入り樹脂ペースト、又は共晶鉛錫などのろう
材を用いることで熱伝導性と機械保持性の両立が可能で
ある。
置しており、半導体チップ１の全面を覆いスティフナ４
と接着する部分までの大きさで配線基板２より小さい寸
法となっている。またリッド３は配線基板２と熱膨張係
数が比較的近く熱伝導性が良好な金属例えば銅を主成分
とする材料から形成され、半導体チップ１との間にはペ
ースト材８が介装された構成となっている。このペース
ト材８はリッド３と半導体チップ１とを熱的にかつ機械
的に接続させる機能を有するものであり、銀シリコーン
樹脂などの金属フィラー入り樹脂ペーストのほか非金属
系フィラー入り樹脂ペースト、又は共晶鉛錫などのろう
材を用いることで熱伝導性と機械保持性の両立が可能で
ある。
【００１５】スティフナ４は配線基板２とリッド３の間
に装着されて各々と接着固定されることにより、リッド
３の機械的安定性を高める役割を有しており、配線基板
２、リッド３のいずれかと予め一体化させておいても良
い。スティフナ４は概ねリッド３と同一の素材を用いる
ことがおおく、銅を主成分とする材料を用いることがで
きる。次にアンダーフィル５は例えばエポキシ樹脂など
の熱硬化性樹脂であり、このアンダーフィル５により半
導体チップ１は封止され、半田バンプ６に加わる応力を
より広い面積で受けることが可能となり、半田バンプ６
に加わる応力の緩和が可能となる。
に装着されて各々と接着固定されることにより、リッド
３の機械的安定性を高める役割を有しており、配線基板
２、リッド３のいずれかと予め一体化させておいても良
い。スティフナ４は概ねリッド３と同一の素材を用いる
ことがおおく、銅を主成分とする材料を用いることがで
きる。次にアンダーフィル５は例えばエポキシ樹脂など
の熱硬化性樹脂であり、このアンダーフィル５により半
導体チップ１は封止され、半田バンプ６に加わる応力を
より広い面積で受けることが可能となり、半田バンプ６
に加わる応力の緩和が可能となる。
【００１６】このような構造において、半導体チップ
１、配線基板２、リッド３、スティフナ４の寸法間に一
定の規則を設けることにより半導体チップ１や半田バン
プ６に加わる応力を低減し配線基板２の変形（反り）を
小さくすることができる。図１に示すように、半導体チ
ップ１の寸法をＡ、配線基板２の寸法をＢ、リッド３の
寸法をＣ、スティフナ４の開口寸法をＤとした場合、Ｄ
／Ａ＝１．２以下、Ｃ／Ｂ＝０．７以下としたときに配
線基板２の変形量は最小となり、半導体チップ１と半田
バンプ６に加わる応力も小さくすることが可能である。
１、配線基板２、リッド３、スティフナ４の寸法間に一
定の規則を設けることにより半導体チップ１や半田バン
プ６に加わる応力を低減し配線基板２の変形（反り）を
小さくすることができる。図１に示すように、半導体チ
ップ１の寸法をＡ、配線基板２の寸法をＢ、リッド３の
寸法をＣ、スティフナ４の開口寸法をＤとした場合、Ｄ
／Ａ＝１．２以下、Ｃ／Ｂ＝０．７以下としたときに配
線基板２の変形量は最小となり、半導体チップ１と半田
バンプ６に加わる応力も小さくすることが可能である。
【００１７】半導体チップ１の大きさが１５ｍｍ平方、
厚さ０．７ｍｍ、配線基板２の大きさが４０ｍｍ平方、
厚さ１．５ｍｍの場合において、リッド３（厚さ０．５
ｍｍ）、スティフナ４（開口部）の大きさを変化させた
ときの各部応力、配線基板２の反りを数値解析した結果
を表−１に示す。ちなみにリッド３の厚さは０．５ｍ
ｍ、スティフナ４の接着幅は５ｍｍで一定とした。
厚さ０．７ｍｍ、配線基板２の大きさが４０ｍｍ平方、
厚さ１．５ｍｍの場合において、リッド３（厚さ０．５
ｍｍ）、スティフナ４（開口部）の大きさを変化させた
ときの各部応力、配線基板２の反りを数値解析した結果
を表−１に示す。ちなみにリッド３の厚さは０．５ｍ
ｍ、スティフナ４の接着幅は５ｍｍで一定とした。
【００１８】
【表１】 表−１から分かるようにリッド３、スティフナ４開口部
を小さくすることで各部応力は小さくすることが可能だ
が、先に述べた寸法比率より大きな場合では低減効果は
殆どなくなる。しかし配線基板２の反りは寸法比率に近
づくほど小さくすることが可能であることが分かる。以
上のように本実施例を適用することで半田バンプ６、半
導体チップ１の応力を低減しつつ配線基板２の反りを小
さくすることが可能となる。また、リッド３の反りも極
めて小さくすることが可能で実用上反りを考慮しなくて
も良いレベルまで低減可能である。
を小さくすることで各部応力は小さくすることが可能だ
が、先に述べた寸法比率より大きな場合では低減効果は
殆どなくなる。しかし配線基板２の反りは寸法比率に近
づくほど小さくすることが可能であることが分かる。以
上のように本実施例を適用することで半田バンプ６、半
導体チップ１の応力を低減しつつ配線基板２の反りを小
さくすることが可能となる。また、リッド３の反りも極
めて小さくすることが可能で実用上反りを考慮しなくて
も良いレベルまで低減可能である。
【００１９】本発明のフリップチップパッケージでは、
リッドとスティフナ開口部の寸法を配線基板、半導体チ
ップの寸法と一定の比率に入るように設計することで、
配線基板が半導体チップから受ける応力が及ぼす範囲を
限定し、かつリッドを小さくすることで、リッドから受
ける応力も小さくすることができる。これによって半導
体チップ、半田バンプに加わる応力を小さくし配線基板
の反りを抑制するものである。
リッドとスティフナ開口部の寸法を配線基板、半導体チ
ップの寸法と一定の比率に入るように設計することで、
配線基板が半導体チップから受ける応力が及ぼす範囲を
限定し、かつリッドを小さくすることで、リッドから受
ける応力も小さくすることができる。これによって半導
体チップ、半田バンプに加わる応力を小さくし配線基板
の反りを抑制するものである。
【００２０】次に、本発明の第二の実施例について図面
を用いて説明する。図３は本発明の第二実施例のフリッ
プチップパッケージの断面図である。本実施例では半導
体チップ１０の上面に設置したリッド１１の断面形状を
凸型に加工したものである。リッド１１の形状を凸型に
することで、半導体チップ１０との接合部分の厚みを十
分とることでさらにリッド１１の平坦性を向上させるこ
とが可能であり、リッド１１上面に接続するヒートシン
ク１２を固定する接着剤１３の厚みを一定に保つことが
可能になるのでより精度の高い熱設計が可能になる。
を用いて説明する。図３は本発明の第二実施例のフリッ
プチップパッケージの断面図である。本実施例では半導
体チップ１０の上面に設置したリッド１１の断面形状を
凸型に加工したものである。リッド１１の形状を凸型に
することで、半導体チップ１０との接合部分の厚みを十
分とることでさらにリッド１１の平坦性を向上させるこ
とが可能であり、リッド１１上面に接続するヒートシン
ク１２を固定する接着剤１３の厚みを一定に保つことが
可能になるのでより精度の高い熱設計が可能になる。
【００２１】
【発明の効果】以上説明したように、本発明のフリップ
チップパッケージにおいては、半導体チップに形成する
バンプの対向面に接着されるリッドと半導体チップと配
線基板間に装着するスティフナの寸法を、半導体チップ
と配線基板の寸法に合わせて一定値以下の規定を設ける
ことにより、半導体チップと配線基板やリッドとの熱膨
張係数の差により生じる応力を抑制し、配線基板やリッ
ドの反りを低減することができる。
チップパッケージにおいては、半導体チップに形成する
バンプの対向面に接着されるリッドと半導体チップと配
線基板間に装着するスティフナの寸法を、半導体チップ
と配線基板の寸法に合わせて一定値以下の規定を設ける
ことにより、半導体チップと配線基板やリッドとの熱膨
張係数の差により生じる応力を抑制し、配線基板やリッ
ドの反りを低減することができる。
【図１】本発明のフリップチップパッケージの一実施例
の断面構造図。
の断面構造図。
【図２】図１のフリップチップパッケージの平面図。
【図３】本発明の第二の実施例を示すフリップチップパ
ッケージの断面構造図。
ッケージの断面構造図。
【図４】従来例のフリップチップパッケージの断面構造
図。
図。
１、１０、２１ 半導体チップ ２、２２ 配線基板 ３、１１、２３ リッド ４、１４、２８ スティフナ ５、２４ アンダーフィル（充填樹脂） ６、２５ 半田バンプ ７、２６ 半田ボール ８、１８、２７ ペースト材 １２ ヒートシンク １３ 接着剤
Claims (5)
- 【請求項１】 半導体チップが、該半導体チップの底面
に形成された半田バンプを介して配線基板上にフリップ
チップ接続され、該半導体チップの上面に接着されたリ
ッドが、スティフナを介して該配線基板に接合されてい
るフリップチップパッケージにおいて、 該リッドが、その外側が、該配線基板の外側と半導体チ
ップの外側の中間位置より半導体チップ側寄りに位置し
て接合されていることを特徴とするフリップチップパッ
ケージ。 - 【請求項２】 スティフナの開口寸法が半導体チップの
外形寸法の１．２倍以下である請求項１記載のフリップ
チップパッケージ。 - 【請求項３】 リッドの外形寸法が配線基板の外形寸法
の０．７倍以下である請求項１又は２記載のフリップチ
ップパッケージ。 - 【請求項４】 リッドの主構成材がガラス繊維入りエポ
キシ樹脂である請求項１記載のフリップチップパッケー
ジ。 - 【請求項５】 リッド及びスティフナの主成分が銅であ
る請求項１又は２記載のフリップチップパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29104399A JP3367554B2 (ja) | 1999-10-13 | 1999-10-13 | フリップチップパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29104399A JP3367554B2 (ja) | 1999-10-13 | 1999-10-13 | フリップチップパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110926A true JP2001110926A (ja) | 2001-04-20 |
| JP3367554B2 JP3367554B2 (ja) | 2003-01-14 |
Family
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|---|---|---|---|
| JP29104399A Expired - Fee Related JP3367554B2 (ja) | 1999-10-13 | 1999-10-13 | フリップチップパッケージ |
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| JP (1) | JP3367554B2 (ja) |
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| JP2003051568A (ja) * | 2001-08-08 | 2003-02-21 | Nec Corp | 半導体装置 |
| JP2003347354A (ja) * | 2002-05-28 | 2003-12-05 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置及び半導体装置ユニット |
| US6703704B1 (en) | 2002-09-25 | 2004-03-09 | International Business Machines Corporation | Stress reducing stiffener ring |
| JP2005217003A (ja) * | 2004-01-28 | 2005-08-11 | Kyocera Corp | 半導体素子収納用パッケージ |
| JP2006319266A (ja) * | 2005-05-16 | 2006-11-24 | Toshiba Corp | 半導体装置 |
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| JP2007519224A (ja) * | 2003-10-10 | 2007-07-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置及びキャリア基板 |
| JP2007299887A (ja) * | 2006-04-28 | 2007-11-15 | Toppan Printing Co Ltd | 半導体集積回路素子搭載用基板および半導体装置 |
| WO2008105069A1 (ja) * | 2007-02-27 | 2008-09-04 | Fujitsu Limited | プリント基板ユニットおよび半導体パッケージ |
| KR100887032B1 (ko) | 2001-07-30 | 2009-03-04 | 히다찌 플라즈마 디스플레이 가부시키가이샤 | Ｉｃ 칩의 실장 구조 및 디스플레이 장치 |
| JP2010129810A (ja) * | 2008-11-28 | 2010-06-10 | Fujitsu Ltd | 半導体素子搭載用基板及び半導体装置 |
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| JP2011049310A (ja) * | 2009-08-26 | 2011-03-10 | Kyocera Chemical Corp | 電子部品用中空パッケージならびに電子部品用中空パッケージの製造方法 |
| CN102593082A (zh) * | 2007-02-27 | 2012-07-18 | 富士通株式会社 | 印刷基板单元和半导体封装 |
| US8519529B2 (en) | 2010-01-12 | 2013-08-27 | Renesas Electronics Corporation | Semiconductor package with lid bonded on wiring board and method of manufacturing the same |
| WO2023127725A1 (ja) * | 2021-12-28 | 2023-07-06 | 京セラ株式会社 | スティフナ付き配線基板 |
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|---|---|---|---|---|
| US8008133B2 (en) | 2008-02-11 | 2011-08-30 | Globalfoundries Inc. | Chip package with channel stiffener frame |
| US8313984B2 (en) | 2008-03-19 | 2012-11-20 | Ati Technologies Ulc | Die substrate with reinforcement structure |
| US7923850B2 (en) | 2008-08-26 | 2011-04-12 | Advanced Micro Devices, Inc. | Semiconductor chip with solder joint protection ring |
| US9867282B2 (en) | 2013-08-16 | 2018-01-09 | Ati Technologies Ulc | Circuit board with corner hollows |
-
1999
- 1999-10-13 JP JP29104399A patent/JP3367554B2/ja not_active Expired - Fee Related
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| US9831166B2 (en) | 2005-04-19 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device |
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| US8018066B2 (en) | 2005-04-19 | 2011-09-13 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8822269B2 (en) | 2005-04-19 | 2014-09-02 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9576890B2 (en) | 2005-04-19 | 2017-02-21 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US8575757B2 (en) | 2005-04-19 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9496153B2 (en) | 2005-04-19 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9299681B2 (en) | 2005-04-19 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing |
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| WO2023127725A1 (ja) * | 2021-12-28 | 2023-07-06 | 京セラ株式会社 | スティフナ付き配線基板 |
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