JP3983146B2 - 多層配線基板の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電子部品が搭載されるパッケージ基板に適した多層配線基板の製造方法に関し、詳細には、コア基板を有さず、ビルドアップ層の一方の主表面上に金属支持枠体が形成されてなる多層配線基板の製造方法に関する。
【0002】
【従来の技術】
近年、デジタル製品の高速化は目覚しい遍歴で加速しており、それに伴い、デジタル製品に用いられるパッケージ基板においても、搭載するLSIやICチップあるいはチップコンデンサなどの電子部品の高集積化および高密度化を図るために、小型化や接続端子数(ピン数)の多ピン化が進められている。このことは、パッケージ基板における配線密度も、高密度化することを意味する。そこで、このようなパッケージ基板の配線密度の高密度化を可能とする製造方法として、近年注目されているものに、ビルドアップ法がある。これは、コア基板上に、樹脂材からなる層間絶縁体膜を用いて絶縁体層を積層形成し、その上に配線層を形成することで多層化がなされ、最終的にビルドアップ層とする方法である。コア基板上にビルドアップ層を形成した配線基板については、例えば、特開H11−233937号公報、特開H11−289025号公報にて提案されている。
【0003】
上記ビルドアップ法を用いて形成されるビルドアップ層においては、高密度配線化が可能とされるが、現況において、もはや上記デジタル製品の高速化の要請速度に追随できない側面がある。それは、ビルドアップ層の機械的強度を補償する部材であるコア基板に関する。該コア基板をパッケージ基板に組み入れることを前提とすると、このコア基板の形成領域相当分が、パッケージ基板の高密配線化を図る際、設計上使用できない領域であるために、パッケージ基板の更なる高密度配線化に対して足かせとなってしまう。また、デジタル製品の高速化を図るために、使用する電気信号の周波数もG(ギガ)Hz帯に突入し、さらなる高周波化がなされている。このように使用する電気信号が高周波化すると、パッケージ基板に搭載される電子部品の動作電源と電子部品とを繋ぐ配線がインダクタンスとして寄与するため、その配線長が無視できなくなる。つまり、コア基板の層厚が無視できなくなる。
【0004】
そこで、コア基板を形成することなく、高密度配線化を可能とするビルドアップ層の特質を生かした新しいタイプのパッケージ基板が提案されている。例えば、図5の模式図に示すようなものである。配線層110および絶縁体層90からなるビルドアップ層80が形成されており、コア基板を形成しないがためのビルドアップ層80の機械的強度の補償は、ビルドアップ層80の一方の主表面(図面上面)上に形成されてなる金属支持枠体70が担う。また、ビルドアップ層80の両主表面には、表面露出した形で配線層110に属する金属パッド層40、65が形成されてなる。そして、ビルドアップ層80において図面上面の主表面側に位置する金属パッド層65は、電子部品搭載のための接続端子の役割を担い、他方、図面下面の主表面側に位置する金属パッド層40は、例えば、マザーボードに搭載するための接続端子の役割を担う。このような、コア基板を有さず、ビルドアップ層を多層配線層として機能させるパッケージ基板を、本明細書においては、多層配線基板と総称する。なお、図5の模式図に示すような多層配線基板は、例えば、特開2002−26171号公報にて、提案されている。
【0005】
【特許文献1】
特開H11−233937号公報
【特許文献2】
特開H11−289025号公報
【特許文献3】
特開2002−26171号公報
【0006】
【発明が解決しようとする課題】
上述のような多層配線基板のタイプをパッケージ基板に採用することで、さらなる高密度配線化を図ることが可能とされる。しかしながら、次のような問題がある。ビルドアップ層の機械的強度を補償するために金属支持枠体が形成されてなるが、従来のコア基板のように、ビルドアップ層の層面内領域に対して全面被覆する形でないので、外力を受けた際、ビルドアップ層における配線層と絶縁体層との界面付近に応力が集中しやすくなる。図5の模式図を用いれば、表面が露出した金属パッド層においては、絶縁体層との接着面積が少ないがために、応力集中した際、特にクラック等の欠陥が発生しやすい領域となる。また、該領域は、製造過程においても応力が集中すると、クラック等の欠陥が発生しやすい領域となる。
【0007】
上記のように、ビルドアップ層における配線層と絶縁体層との界面近傍にクラック等の欠陥が発生すると、ビルドアップ層に求められる電気的特性などの品質を所望のものとできず、その欠陥が過大なものとなれば、不良品として取り扱われることになる。本発明は、かかる問題を考慮してなされたものである。すなわち本発明は、コア基板を有さず、ビルドアップ層を多層配線層とする多層配線基板を対象とし、そのビルドアップ層の電気的特性などの品質向上を含めて、該ビルドアップ層の製造に適した多層配線基板の製造方法を提供することを目的とする。
【0008】
上記課題を解決するための本発明の多層配線基板の製造方法は、金属支持板上に、該金属支持板に対向する裏面と該裏面と反対側の表面とを有する第一絶縁体層を形成する工程と、前記第一絶縁体層の表面上に、前記第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第一パッド層を形成する工程と、前記第一絶縁体層の表面上に、該第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第二絶縁体層を形成する工程と、その後、前記金属支持板の少なくとも一部を除去し、前記第一絶縁体層の裏面の少なくとも一部を露出させる工程と、前記金属支持板の少なくとも一部を除去する工程の後、前記第一絶縁体層に開口を設けて前記第一パッド層を露出する工程と、を有することを特徴とする。
【0009】
上記本発明の製造方法において第一に特質すべき特徴は、図4(a)の模式図に示すように、金属支持板2の第一主表面PF1の直上に、まず、ビルドアップ層の第一主表面側に位置する第一レジスト層となるべき、絶縁体層に属する第一絶縁体層3を形成し(第一絶縁体層形成工程)、その後に、該第一絶縁体層3の第一主表面PF2の所定位置に、配線層に属するとともに、金属パッド層となるべき第一金属パッド層4を形成する(第一金属パッド層形成工程)という点にある。従来の製造方法によると、図6(a)の模式図に示すように、金属支持板2’の第一主表面PF1と第一金属パッド層4’とが界面を形成する形で、第一金属パッド層4’および絶縁体層10を形成すると、図6(b)の模式図に示すように配線層11および絶縁体層10を順次形成することで多層化した後に、第一金属パッド層4’の金属支持板2’側の主表面が露出するように金属支持板2’の形成領域の一部(左図)又は全形成領域(右図)を除去する際、または、除去後において、製造工程において発生する外力が特に第一金属パッド層4’と絶縁体層10の界面に集中しやすくなる。そのため、図6(b)に示すF領域近傍にクラック等の欠陥が誘起されやすくなる。
【0010】
しかしながら、本発明においては、図4(a)のように、金属支持板の第一主表面の直上に第一絶縁体層を形成し、該第一絶縁体層の第一主表面の所定位置に第一金属パッド層を形成するので、上記したクラック等の欠陥が発生する不具合を効果的に抑制することが可能となる。図4(b)に示すように、第一金属パッド層4と界面を形成する新たな絶縁体層10が形成され、多層化がなされていくので、その後、第一金属パッド層4の金属支持板2側の主表面が露出するように、金属支持板2の形成領域の一部(左図)又は全形成領域(右図)を除去する際、または、除去後において、製造工程において発生する外力が特に第一金属パッド層4と絶縁体層10の界面に集中しやすくなることを緩和することができる。つまり、第一金属パッド層4の絶縁体層10(第一絶縁体層3も含む)との接着面積が、図6の第一金属パッド層4’に比べて大きく確保されているためである。なお、図4(b)の左図のように、金属支持板2の形成領域の一部を除去するのは、最終的に製造される多層配線基板における金属支持枠体に転用するためである。
【0011】
上記のように、第一絶縁体層形成工程にて形成される第一絶縁体層は、最終的に製造される多層配線基板においてレジスト層として機能する第一レジスト層となるべきものなので、製造効率の低下になるものではない。また、第一金属パッド層形成工程にて形成される第一金属パッド層は、最終的に製造される多層配線基板において、電子部品搭載のための接続端子、または、マザーボードなどに搭載するための接続端子の役割を担うものである。
【0012】
次に本発明の多層配線基板の製造方法においては、金属支持板に対してエッチング処理を施すエッチング工程を有し、該エッチング処理は、第一絶縁体層をエッチストップ層として用いる処理とされることを特徴とする。上記したように、金属支持板の形成領域の一部又は全形成領域を除去するかは別にして、金属支持板を除去する工程を必要とする。そこで、本発明においては、金属支持板の除去をエッチング処理にて行なう。金属支持板を除去する方法としては、平面研削盤などを用いた機械研削などでも行なうことができるが、平滑性よく簡便に金属支持板のみを選択的に除去するには、やはり化学的研磨、つまりエッチング処理にて行なうのがよい。また、機械研削を用いた場合、意図しない機械振動にて、絶縁体層と配線層との界面に応力が集中することも考えられるので、エッチング処理にて金属支持板を除去するのが好適であると言える。さらに、本発明においては、第一絶縁体層をエッチストップ層として用いることができる。よって、図6(b)のような場合には、第一金属パッド層4’の少なくとも金属支持板2’側の表層部と金属支持板2’とのそれぞれ材質を、エッチング選択性を考慮して材料選択する必要があるが、本発明によるとこのような問題はなく、例えば第一金属パッド層を同一材料からなる単一層とするとともに、金属支持板と同材料とすることもできる。つまり、金属支持板を選択的にエッチングするために、第一金属パッド層を、金属支持板側の表層部のみ金属支持板とのエッチング選択性を有する材料にて余分に形成した形で、構成させる必要がない。また、金属支持板と第一金属パッド層との材料の組み合わせの幅も大きくなる利点がある。つまり作業効率とともに作業利便性を高めることができる。
【0013】
上記のように、金属支持板に対する除去工程を、第一絶縁体層をエッチストップ層としてエッチング処理するエッチング工程とすることで、金属支持板の除去工程を簡便に行なうことができる。また、この場合、第一絶縁層は樹脂材を用いて形成されているので、基本的に樹脂材と金属とのエッチング選択性を考慮すればよいので、上記のような金属と金属とのエッチング選択性に関わる問題がない。そして、エッチングに使用するエッチングガス種またはエッチング液などを適宜選択することで、確実に金属支持板のみをエッチングすることが可能である。さらに、エッチング方法としては、ドライエッチング処理とウエットエッチング処理があるが、コスト面などから、特には、エッチング液を用いたウエットエッチングを採用することが望ましい。
【0014】
次に本発明の多層配線基板の製造方法においては、第一絶縁体層に対して穿孔処理を施し、該第一絶縁体層の所定位置を、第一金属パッド層の第一絶縁体層側の主表面が、該第一絶縁体層に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるように、開口する第一開口工程を有することを特徴とする。
【0015】
上述したように第一金属パッド層は、電子部品を搭載するため、または、マザーボードなどに搭載するための接続端子の役割を担うものである。そのため、少なくとも第一金属パッド層における第一絶縁値層側の表面の一部が表面露出するように、第一絶縁体層に対して穿孔処理を施し、該第一絶縁体層における所定位置、つまり第一金属パッドの形成位置に対応したそれぞれ位置を開口する工程を必要とする。この開口する工程にて開口させる形態は、図7の模式図の(a)、(b)のように大別することができる。図7(a)は、第一金属パッド層3の第一絶縁体層3側の主表面が、第一絶縁体層3に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなる形態である。一方、図7(b)は、第一金属パッド層3における第一絶縁体層3側の主表面の全領域が、表面露出した形の形態である。これら形態において、特には図7(a)に示すように、第一金属パッド層の第一主表面が、第一絶縁体層に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなる形態の方が、絶縁体層(第一絶縁体層も含む) と第一金属パッド層との接着面積を大きくとることができるので、製造工程上にて発生する外力に対する応力が、絶縁体層と第一金属パッド層との界面近傍に集中することを抑制することができる。つまり、絶縁体層と第一金属パッド層との界面近傍にクラックなどの欠陥が発生することを効果的に抑制することができる。また、最終的に製造された本発明の多層配線基板は、その後、電子部品の搭載や、マザーボードなどへの搭載がなされるものである。その際、第一金属パッド層はハンダバンプやハンダボールなどを介して接続端子の役割を担うので、このハンダバンプやハンダボール形成時、電子部品などの実装時、または実装後において、第一金属パッド層と絶縁体層との界面近傍には応力が特に集中することが懸念されるが、図7(a)のような形態とすることで、そのような不具合の発生も効果的に抑制することができる。即ち、上記のように第一開口工程を、第一絶縁体層に対して穿孔処理を施し、該第一絶縁体層の所定位置を、第一金属パッド層の第一絶縁体層側の主表面が、該第一絶縁体層に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるように、開口する工程とするのが望ましい。
【0016】
上記第一開口工程における第一絶縁体層に対する開口は、具体的には、ドライエッチングを用いて行うのが望ましい。ドライエッチングを用いることで、簡便に所望の開口径や開口形状に確実に仕上げることができる。ここでは、第一絶縁体層は、第一開口工程を行なう時には、すでに樹脂材からなる層間絶縁体膜を硬化処理させた状態であるので、例えば、該層間絶縁体膜を感光樹脂材から構成することで、ウエットエッチングの1つであるフォトバイア法にて開口し、さらに硬化処理を行うという方法を取ることができない。そこで、ここで用いるドライエッチングの具体的なものとしては、公知のレーザ加工、プラズマエッチング、イオンビームエッチングなどを挙げることができる。現況において、最も技術的に確立され、簡便に所望開口径や開口形状に確実に仕上げられる観点より、特にはレーザ加工を採用するのが望ましい。レーザ加工を用いる場合であれば、エキシマレーザ、炭酸ガスレーザ、YAG(Yittrium Aluminum Garnet)レーザなどの公知のレーザより適宜、開口する開口径や開口深さなどに応じる形で、それらのレーザ波長などを加味して選択されることになる。
【0017】
次に、本発明の多層配線基板の製造方法においては、ビルドアップ層の第一主表面側とは反対側の第二主表面側に位置する第二レジスト層となるべき、絶縁体層に属する第二絶縁体層を形成する第二絶縁体層形成工程と、
該第二絶縁体層形成工程に先立ち、第二絶縁体層の直下に位置し、配線層に属するとともに、金属パッド層となるべき第二金属パッド層を形成する第二金属パッド層形成工程と、
第二絶縁体層に対して穿孔処理を施し、該第二絶縁体層の所定位置を、第二金属パッド層の第二絶縁体層側の主表面が、該第二絶縁体層に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるように、開口する第二開口工程と、
を有することを特徴とする。
【0018】
上記した第一絶縁体層は、ビルドアップ層の第一主表面側に位置する第一レジスト層となるべきものとされる。そこで、ビルドアップ層の第一主表面側とは反対側の第二主表面側にも第二レジスト層を形成するものとし、該第二レジスト層となるべき、絶縁体層に属する第二絶縁体層を形成する(第二絶縁体層形成工程)。そして、該第二絶縁体層形成工程に先立ち、第二金属パッド層形成工程にて、第二絶縁体層の直下に位置し、配線層に属するとともに、金属パッド層となるべき第二金属パッド層を形成させておく。この第二金属パッド層もまた、上記第一金属パッド層と同様に、電子部品を搭載するため又はマザーボードなどに搭載するための接続端子の役割を担うものである。ただし、第一金属パッド層および第二金属パッド層の一方が、電子部品搭載のための接続端子の役割をなし、他方が、マザーボードなどに搭載するための接続端子の役割をなす。このように第二金属パッド層形成工程および第二絶縁体層形成工程にて第二金属パッド層および第二絶縁体層を形成し、そして第二開口工程にて、該第二絶縁体層に対して穿孔処理を施し、第二絶縁体層の所定位置を、第二金属パッド層の第二絶縁体層側の主表面が、該第二絶縁体層に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるように、開口する。
【0019】
上記のように第二開口工程を行なうことで、第二金属パッド層および第二絶縁体層の形態は図8の模式図に示すようなものとなる。つまり、図7(a)を用いて上述した第一金属パッド層および第一絶縁体層の形態と同様のものとなる。よって、絶縁体層10(第二絶縁体層5も含む) と第二金属パッド層6との接着面積を大きくとることができるので、製造工程上にて発生する外力に対する応力が、絶縁体層と第二金属パッド層6との界面近傍に集中することを抑制することができる。つまり、絶縁体層と第二金属パッド層との界面近傍にクラックなどの欠陥が発生することを効果的に抑制することができる。さらに、第二金属パッド層に対するハンダバンプやハンダボール形成時、電子部品実装やマザーボードなどへの実装時、または実装後において、第二金属パッド層と絶縁体層との界面近傍に発生しやすい応力集中を効果的に緩和させることができる。
【0020】
上記第二開口工程における開口の方法としては、上記したレーザ加工、プラズマエッチング、イオンビームエッチングなどのドライエッチングを用いた方法を採用してもよいが、次のような方法を用いることも可能である。まず、第二絶縁体層形成工程にて用いる層間絶縁体膜を感光樹脂材から構成し、第二絶縁体層形成工程においては硬化処理を行なわず、この未硬化状態を第二絶縁体層とみなす。そして、第二開口工程にて、該第二絶縁体層の所定位置に対して紫外線を照射し、露光、現像することにより開口する。つまり、公知のフォトバイア法を用いて開口する方法である。このフォトバイア法を用いた場合は、開口後または開口の際に第二絶縁体層に対する硬化処理を行なうことになる。
【0021】
通常、本発明の多層配線基板も含めてパッケージ基板においては、電子部品を搭載するための接続端子の端子間距離は、電子部品の接続端子間距離に起因して、マザーボードなどに搭載するための接続端子の端子間距離に比べて短い。そのため、電子部品を搭載するための接続端子の役割を担う金属パッド層のパッド面積つまりは主表面の面積は、マザーボードなどを搭載するための接続端子の役割を担う金属パッド層の主表面の面積に比べて小さく、それに応じて、主表面において開口される表面露出面積も小さいものとされる。この内容を踏まえて、本発明の多層配線基板の製造方法においては、第一開口工程にて形成される第一金属パッド層の露出領域は、第二開口工程にて形成される第二金属パッド層の露出領域に比べて小さいものとされ、かつ、第一開口工程は、ドライエッチングを用いて開口する工程とされることを特徴とする。ここで、ドライエッチングとしては、上記した公知のレーザ加工、プラズマエッチング、イオンビームエッチングなどを挙げることができる。この中でも上述同様の理由にて、特には、レーザ加工を採用するのが望ましい。
【0022】
上述のように第一開口工程にて、第一絶縁体層の所定位置を開口する方法としては、ドライエッチングを用いた方法が望ましい。また、具体的には、レーザ加工やプラズマエッチング、イオンビームエッチングを用いた開口方法は、フォトバイア法などに比べて、特に開口径の縮径化を図る必要がある場合に有効である。そこで、第一開口工程に形成される第一金属パッド層の露出領域は、第二開口工程にて形成される第二金属パッド層の露出領域に比べて小さいものとする。つまり、第一金属パッド層を電子部品搭載のための接続端子として用いることとする。そして、第一開口工程においては、フォトバイア法にて簡便に開口し、さらに層間絶縁体膜を硬化処理するという作業効率の向上に寄与する方法をとることができず、最善策の1つとしてドライエッチングを用いた方法を採用することになるので、でき得る限りドライエッチングを用いた方法の利点を生かすのがよい。そのため、第一金属パッド層を電子部品搭載のための接続端子とすることで、第一開口工程にて開口した際に形成される第一金属パッド層の露出領域を、電子部品における接続端子の端子距離の縮小化に特に応じる形で、形状よく形成することができる。
【0023】
上記のように、第一金属パッド層を、電子部品搭載のための接続端子として用いる場合、その第一絶縁体層側の主表面の大きさは、例えば2800μm2以上32000μm2以下とするのがよい。該主表面が略円形状とされる場合は、その直径を60μm以上200μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。この主表面の大きさの範囲は、現況の電子部品の端子間距離や設計上可能とされる大きさなどを考慮して決定される範囲である。そこで、該主表面の大きさが、32000μm2を超えると、第一金属パッド層間の最隣接距離を十分にとれず、電気的短絡が生じる場合が想定される。一方、2800μm2未満となると、第一開口工程にて第一金属パッド層の主表面に対して十分に第一絶縁体層にて被覆される被覆領域を確保できない場合が想定される。また、このように第一金属パッド層における第一絶縁体層側の主表面の大きさを限定した場合、第一開口工程にて形成される第一金属パッド層の露出領域の大きさは、1900μm2以上26000μm2以下とするのがよい。該露出領域が略円形状とされる場合は、その直径を50μm以上180μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。この露出領域の大きさが、26000μm2を超えると、第一開口工程にて第一金属パッド層の主表面に対して十分に第一絶縁体層にて被覆される被覆領域を確保できない場合がある。一方、1900μm2未満となると、第一開口工程にて開口すべき開口径が過度に小さいものとなり、レーザの焦点深度などに起因して、簡便に開口深さを確保できない場合があり、作業効率の低下を招く。
【0024】
また、第二金属パッド層を、マザーボードなどに搭載するための接続端子として用いる場合、その第二絶縁体層側の主表面の大きさは、例えば、49000μm2以上600000μm2以下とするのがよい。該主表面が略円形状とされる場合は、その直径を250μm以上870μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。この主表面の大きさの範囲も、現況のマザーボードなど、多層薄膜配線基板を搭載する側の端子間距離や設計上可能とされる大きさなどを考慮して決定される範囲である。そこで、該主表面の大きさが、600000μm2を超えると、第二金属パッド層間の最隣接距離を十分にとれず、電気的短絡が生じる場合が想定される。一方、49000μm2未満となると、第二開口工程にて第二金属パッド層の主表面に対して十分に第二絶縁体層にて被覆される被覆領域を確保できない場合が想定される。また、このように第二金属パッド層における第二絶縁体層側の主表面の大きさを限定した場合、第二開口工程にて形成される第二金属パッド層の露出領域の大きさは、30000μm2以上400000μm2以下とするのがよい。該露出領域が略円形状とされる場合は、その直径を200μm以上710μm以下とする範囲に対応する(但し、円面積に用いる全ての数値は有効数字2桁とし、それらの四捨五入の数値範囲を含有するものとしている)。該露出領域の大きさが、400000μm2を超えると、第二開口工程にて第二金属パッド層の主表面に対して十分に第二絶縁体層にて被覆される被覆領域を確保できない場合がある。一方、30000μm2未満となると、第一開口工程にて開口すべき開口径が過度に小さいものとなり、フォトビア法を用いた場合は勿論、レーザを用いた場合においても、簡便に開口深さを確保できない場合があり、作業効率の低下を招く。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態について述べる。
図1は本発明に係わる多層配線基板の製造方法の基本的な実施形態を説明するものである。工程▲1▼にて、金属支持板2の第一主表面PF1の直上に層間絶縁体膜をラミネート(貼り合わせ)して硬化処理を施すことで、第一絶縁体層3(例えば厚さ30μm)を形成する(第一絶縁体層形成工程)。ここで、金属支持板2を形成する金属材料としては、Cu、Cu合金、SUS(JIS規格)、Fe−Ni合金、Al、Al合金、インバー、インバー合金などを用いることができる。第一絶縁体層3を形成するために用いる層間絶縁体膜としては、感光性樹脂や熱硬化性樹脂を用いた公知のものであればよいが、第一絶縁体層3を開口する工程である第一開口工程(後述)を特にレーザを用いて行なうことを考慮すると、層間絶縁膜としては熱硬化性樹脂を用いるのがよい。また、この熱硬化性樹脂としては、例えば、ポリイミド系樹脂やエポキシ系樹脂を挙げることができる。次に工程▲1▼に示すように、第一絶縁体層3の第一主表面PF2の所定位置に第一金属パッド層4(例えば厚さ15μm)がCuメッキにより形成されている。
【0026】
次に工程▲2▼に示すように、第一金属パッド層4の上層に、層間絶縁体膜をラミネートし硬化処理を施すことで絶縁体層10(例えば厚さ30μm)を形成する。そして、該絶縁体層10の表面の所定位置にCuメッキにより配線層11(例えば厚さ15μm)を形成する。また、絶縁体層10の所定位置に例えばレーザを用いて穿孔し、Cuメッキにより配線層11に属するビア導体を形成することで、絶縁体層10の表面に形成された配線層11と第一金属パッド層とは層間接続がなされる。このようにして順次、絶縁体層10および配線層11を形成して多層化することにより工程▲2▼に示す積層体を形成する。また、該積層体における最表層は、本実施形態においては、第二絶縁体層形成工程にて形成する第二絶縁体層5(例えば厚さ30μm)とし、その直下には第二金属パッド層6(例えば厚さ15μm)を第二金属パッド層形成工程にて形成するものとする。
【0027】
次に、工程▲3▼にて、第二絶縁体層5の所定位置を、レーザを用いて穿孔し、第二金属パッド層6の第二絶縁体層5側の主表面が、第二絶縁体層5に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるようにする(第二開口工程)。また、この第二開口工程は、レーザを用いずフォトビア法を用いても行なうことができる。その場合、工程▲2▼において第二絶縁体層5は、少なくと感光性樹脂とされる層間樹脂材を用いて、かつ硬化処理を行なわいこととする。そして、工程▲3▼にて、マスク処理を施した第二絶縁体層5の所定位置に、紫外線を照射し露光、現像することで、第二金属パッド層6の第二絶縁体層5側の主表面が、第二絶縁体層5に被覆される被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるようにすることができる。また、フォトビア法を用いた場合は、第二絶縁体層5を穿孔した後、またはその際に硬化処理を行なうことになる。
【0028】
次に工程▲4▼にて、金属支持板2を、エッチング液を用いたウエットエッチングにて、選択的にエッチング除去する(エッチング工程)。この際、第一絶縁体層3は、エッチストップ層として機能する。尚、第二絶縁体層5の表面に図示しないエッチレジストを形成し、第二金属パッド層6をエッチング液から保護する。また、このエッチング工程に使用されるエッチング液は、金属支持板2と第一絶縁体層3とのそれぞれ材料間にてエッチング選択比が異なるもの、特には大きいものを適宜用いればよい。
【0029】
次に工程▲5▼にて、第一絶縁体層3の所定位置を、レーザを用いて穿孔し、第一金属パッド層4の第一絶縁体層3側の主表面が、第一絶縁体層3に被覆された被覆領域と、該被覆領域を除く領域は表面露出した形の露出領域とからなるにする(第一開口工程)。そして、この第一開口工程の後、第一金属パッド層4および第二金属パッド層6の露出領域の表面に図示しない無電解Ni−PメッキおよびAuメッキを施す。このようにして配線層11(第一金属パッド層4および第二金属パッド層5を含む)と絶縁体層10(第一絶縁体層3および第二絶縁体層5を含む)とを有するビルドアップ層50が形成される。
【0030】
本実施形態においては、第二絶縁体層5を形成する形態としており、第二絶縁体層5は、ビルドアップ層50においてレジスト層の機能を果たす第二レジスト層とされる。他方、第一絶縁体層3は、第一レジスト層とされる。また、第一金属パッド層4および第二金属パッド層6の一方は、電子部品搭載のための接続端子の役割を担い、他方がマザーボードや他の配線基板に搭載するための接続端子の役割を担うことになる。そこで、本実施形態においては、第二金属パッド層6を電子部品搭載のための接続端子を担うものとし、工程▲6▼にて第二絶縁体層5の所定の位置に金属支持枠体7を形成する。金属支持枠体7の金属材料としては、Cu、Cu合金、SUS(JIS規格)、Fe−Ni合金、Al、Al合金、インバー、インバー合金などを用いることができる。
【0031】
上記のような工程を経て多層配線基板1を作製することができる。この多層配線基板1はパッケージ基板として用いるものなので、例えば、第二金属パッド層6は、ハンダバンプを介して電子部品と電気的接続をなすものとなり、第一金属パッド層4は、ハンダボールを介してマザーボードや他の配線基板と電気的接続をなすものとなる。
【0032】
ここで、多層配線基板1の絶縁体層10においては、第一絶縁体層3のみを熱硬化性樹脂を用いて形成し、他の絶縁体層10は感光性樹脂を用いて形成してもよいし、絶縁体層10全てを、熱硬化性樹脂を用いて形成することもできる。また、第一金属パッド層4を電子部品搭載のための接続端子の役割を担うようにしてもよい。その場合は、図1の工程▲5▼に図示されるビルドアップ層50の配線パターンの形成形態および形成形状が、図面上にて上下反転するように、工程▲2▼にて配線層10および絶縁体層11を形成すればよい。このように、図1を用いて説明した上記本発明の一実施形態に、本発明は限定されるのではなく、請求項の記載に基づく技術的範囲を逸脱しない限り、種々の変形ないし改良を付加することができる。そこで、本発明に係わる他の実施形態の代表的なものを以下に説明する。
【0033】
図2は、本発明に係わる多層配線基板の製造方法の第二実施形態を説明するものである。ここでは、第一金属パッド層4を電子部品搭載のための接続端子の役割を担うものとする。工程▲3▼までは、図1と同様の方法にて行なうことができるので説明は省略する。ただし、工程▲2▼における配線層11の配線パターンの形成形態および形成形状が図1のものと図面上、上下反転するように絶縁体層10および配線層11を形成したものとしてある。そして、工程▲4▼にて、金属支持板2をエッチング処理するエッチング工程を行なうわけであるが、この際、マスク処理を施し、金属支持板2の形成領域の一部を除去する。ただし、エッチング工程にて残存する金属支持板2が、第一金属パッド層4の層厚方向への直下投影領域にまたがらないようにする。
【0034】
次に、工程▲5▼において、図1の工程▲5▼と同様の方法にて第一絶縁体層3の所定位置を穿孔し開口する(第一開口工程)。そして、第一金属パッド層4および第二金属パッド層6の露出領域の表面に図示しない無電解Ni−PメッキおよびAuメッキを施す。このようにして配線層11(第一金属パッド層4および第二金属パッド層5を含む)と絶縁体層10(第一絶縁体層3および第二絶縁体層5を含む)とを有するビルドアップ層50が形成される。そして、工程▲4▼におけるエッチング工程にて残存させた金属支持板2を、図1の工程▲6▼にて形成する金属支持枠体7として兼用させる。その結果、図2においては、工程▲5▼にてビルドアップ層50を形成することで、多層配線基板1が形成されることになる。
【0035】
図3は、本発明に係わる多層配線基板の製造方法の第三実施形態を説明するものである。工程▲1▼および▲2▼は、図1におけるものと同様の方法にて行なうことができるので省略する。但し、工程▲2▼における第二絶縁体層5は、感光性樹脂を用いた層間絶縁体膜が硬化処理されず未硬化の状態とする。そして、工程▲3▼にて、図示される第二絶縁体層5のパターンとなるように、紫外線照射による露光、現像を用いてパターンニング処理する。そして、パターンニング処理の際、またはその後、硬化処理させる。工程▲3▼の後の工程は、図1と同様の方法にて行なうことができ、工程▲6▼にて多層配線基板1が形成される。この図3の実施形態では、第一金属パッド層4が、電子部品搭載のための接続端子の役割を担う。
【0036】
図3の多層配線基板1においては、第二金属パッド層6の第二絶縁体層5側の主表面が、第二絶縁体層5にて被覆されない形態とされる。製造工程上において発生する外力に起因する応力は、製造工程の流れをみれば、第一金属パッド層4と第一絶縁体層4との界面に集中する確率が一番高いと言える。そのため、工程▲1▼にて、金属支持板2の主表面上に、第一絶縁体層3、第一金属パッド層4の順に積層形成させている。そこで、工程▲1▼を必須とすれば、少なくとも本発明の所期の目的は達成される。
【0037】
【実施例】
以下、本発明の効果を確認するために行なった実験結果について説明する。
【0038】
(実施例)
上記した製造工程に従い、図2の▲5▼に示すような多層配線基板の製造を行った。そして、製造した多層配線基板の第一金属パット層(図2における第一金属パット層4に対応)の露出した主表面に、無電解Ni−PメッキおよびAuメッキを施すことにより形成されたメッキ層を介する形でハンダバンプを形成し、さらにその直上に電子部品(ICチップ)を搭載させた。また、第二金属パッド層(図2における第二金属パッド層6に対応)の表面露出した主表面に、無電解Ni−PメッキおよびAuメッキを施すことにより形成されたメッキ層を介する形でハンダボールを形成した。ただし、電子部品と多層配線基板との間にはアンダーフィル樹脂からなる絶縁性封止樹脂層が介挿されている。
(比較例)
上記実施例と同様の条件にて多層配線基板の製造を行った。ただし、比較例においては、図7(b)に示した模式図のように、第一金属パッド層および第二金属パッド層の主表面は、全領域が表面露出する形とした。
【0039】
上記のように製造した実施例および比較例の多層配線基板に対して、それぞれの断面をSEM(Scanning Electron Microscope:走査型電子顕微鏡)にて観察を行った。図9に実施例のものに対応する観察結果を、図10に比較例に対応する観察結果を示す。
【0040】
図9に示す観察結果より、実施例の多層配線基板においては、第一金属パッド層4と絶縁体層との界面および第二金属パッド層6と絶縁体層との界面にクラック等の発生は認められず、良好な多層配線基板であることが分かる。
【0041】
図10の上図は、第一金属パッド層4から第二金属パッド層6に渡る領域に対する観察結果であり、下図は、第一金属パッド層4近傍の拡大観察結果である。両図より、比較例の多層配線基板においては、第一金属パッド層4と絶縁体層との界面および第二金属パッド層6と絶縁体層との界面にクラックが発生していることが分かる。このことは、ハンダバンプ60やハンダボール62などの形成過程において、第一金属パッド層4と絶縁体層との界面や、第二金属パッド層6と絶縁体層との界面に過度の応力集中が発生したことに起因すると考えられる。
【0042】
上記実施例および比較例を用いた実験結果より、それぞれ第一金属パッド層および第二金属パッド層の主表面は、それぞれ第一絶縁体層および第二絶縁体層に被覆された被覆領域を有するように形成するのが特に望ましく、ハンダバンプやハンダボールなどの形成過程においてクラック発生を効果的に抑制させた多層配線基板とすることが可能であることが示された。
【0043】
なお、上記実施例および比較例の多層配線基板において、ハンダバンプ、ハンダボールなどを形成する前、つまり図2の▲5▼に示すような形態の状態で断面SEM観察を行ったが、ビルドアップ層にはクラックの発生は認められなかったことを確認している。このことは、少なくとも本発明に係わる請求項1に則って多層配線基板を製造することで、製造過程において発生するクラックは効果的に抑制できることを示している。
【図面の簡単な説明】
【図1】本発明による多層配線基板の製造方法の一実施形態を示す工程説明図。
【図2】本発明による多層配線基板の製造方法の第二実施形態を示す工程説明図。
【図3】本発明による多層配線基板の製造方法の第三実施形態を示す工程説明図。
【図4】本発明における第一絶縁体層の形成効果を説明するための模式図。
【図5】従来の多層配線基板の形態を説明するための模式図。
【図6】本発明における第一絶縁体層の形成効果を説明するための従来例を示す模式図。
【図7】本発明における第一絶縁体層と第一金属パッド層との形成形態を説明するための模式図。
【図8】本発明における第二絶縁体層と第二金属パッド層との形成形態を説明するための模式図。
【図9】実施例に係わるSEM観察図。
【図10】比較例に係わるSEM観察図。
【符号の説明】
1 多層配線基板
2 金属支持板
3 第一絶縁体層
4 第一金属パッド層
5 第二絶縁体層
6 第二金属パッド層
7 金属支持枠体
10 絶縁体層
11 配線層
50 ビルドアップ層
Claims (10)
- 金属支持板上に、該金属支持板に対向する裏面と該裏面と反対側の表面とを有する第一絶縁体層を形成する工程と、
前記第一絶縁体層の表面上に、前記第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第一パッド層を形成する工程と、
前記第一絶縁体層の表面上に、該第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第二絶縁体層を形成する工程と、
その後、前記金属支持板の少なくとも一部を除去し、前記第一絶縁体層の裏面の少なくとも一部を露出させる工程と、
前記金属支持板の少なくとも一部を除去する工程の後、前記第一絶縁体層に開口を設けて前記第一パッド層を露出する工程と、
を有することを特徴とするコアレス多層配線基板の製造方法。 - 金属支持板上に、該金属支持板に対向する裏面と該裏面と反対側の表面とを有する第一絶縁体層を形成する工程と、
前記第一絶縁体層の表面上に、前記第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第一パッド層を形成する工程と、
前記第一絶縁体層の表面上に、該第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第二絶縁体層を形成する工程と、
前記第二絶縁体層の表面上に、該第二絶縁体層の表面に対向する裏面と該裏面の反対側の面である表面とを有し、前記第一パッド層と電気的に接続する第二パッド層を形成する工程と、
前記第二絶縁体層の表面上に、該第二絶縁体層の表面に対向する裏面と該裏面の反対側の面である表面とを有する第三絶縁体層を形成する工程と、
前記第三絶縁体層に開口を設けて前記第二パッド層の表面を前記第三絶縁体層の表面側に露出する工程と、
その後、前記金属支持板の少なくとも一部を除去し、前記第一絶縁体層の裏面の少なくとも一部を露出させる工程と、
前記金属支持板の少なくとも一部を除去する工程の後、前記第一絶縁体層に開口を設けて前記第一パッド層を露出する工程と、
を有することを特徴とするコアレス多層配線基板の製造方法。 - 金属支持板上に、該金属支持板に対向する裏面と該裏面と反対側の表面とを有する第一絶縁体層を形成する工程と、
前記第一絶縁体層の表面上に、前記第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有し、該裏面の全面が前記第一絶縁体層の表面に覆われた第一パッド層を形成する工程と、
前記第一絶縁体層の表面上に、該第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第二絶縁体層を形成する工程と、
その後、前記金属支持板の少なくとも一部を除去して、前記第一絶縁体層の裏面の少なくとも一部を露出する工程と、
前記第一絶縁体層に開口を設けて前記第一パッド層を露出する工程と、
を有することを特徴とするコアレス多層配線基板の製造方法。 - 前記第一パッド層を形成する工程において前記第一パッド層が前記第一絶縁体層により前記金属支持板から絶縁されていることを特徴とする請求項3に記載のコアレス多層配線基板の製造方法。
- 金属支持板上に、該金属支持板に対向する裏面と該裏面と反対側の表面とを有する第一 絶縁体層を形成する工程と、
前記第一絶縁体層の表面上に、前記第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有し、該裏面の全面が前記第一絶縁体層の表面に覆われた第一パッド層を形成する工程と、
前記第一絶縁体層の表面上に、該第一絶縁体層の表面に対向する裏面と該裏面の反対側の表面とを有する第二絶縁体層を形成する工程と、
前記第二絶縁体層の表面上に、該第二絶縁体層の表面に対向する裏面と該裏面の反対側の面である表面とを有し、前記第一パッド層と電気的に接続する第二パッド層を形成する工程と、
前記第二絶縁体層の表面上に、該第二絶縁体層の表面に対向する裏面と該裏面の反対側の面である表面とを有する第三絶縁体層を形成する工程と、
前記第三絶縁体層に開口を設けて前記第二パッド層の表面を前記第三絶縁体層の表面側に露出する工程と、
その後、前記金属支持板の少なくとも一部を除去して、前記第一絶縁体層の裏面の少なくとも一部を露出する工程と、
前記第一絶縁体層に開口を設けて前記第一パッド層を露出する工程と、
を有することを特徴とするコアレス多層配線基板の製造方法。 - レーザ加工により前記第一絶縁体層に設けられる開口が形成されることを特徴とする請求項1ないし請求項5のいずれか1項に記載のコアレス多層配線基板の製造方法。
- 前記金属支持板の少なくとも一部を除去する工程において、該金属支持板の少なくとも一部を残し、前記第一絶縁体層の裏面に接合した金属支持枠を形成すること、を特徴とする請求項1ないし請求項6のいずれか1項に記載のコアレス多層配線基板の製造方法。
- 前記第一絶縁体層に開口を設ける工程において、前記第一パッド層の裏面の少なくとも一部が前記第一絶縁体層の裏面側に露出されることを特徴とする請求項1ないし請求項7のいずれか1項に記載のコアレス多層配線基板の製造方法。
- 前記第一絶縁体層が前記コアレス多層配線基板の一部であることを特徴とする請求項1ないし請求項8のいずれか1項に記載のコアレス多層配線基板の製造方法。
- 前記第一パッド層の裏面の一部が前記第一絶縁体層に覆われるように前記開口を形成することを特徴とする請求項1ないし請求項9のいずれか1項に記載のコアレス多層配線基板の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100923883B1 (ko) * | 2008-04-25 | 2009-10-28 | 대덕전자 주식회사 | 강도가 부가된 코어 리스 인쇄회로기판 제조 방법 |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4267903B2 (ja) * | 2002-11-29 | 2009-05-27 | 日本特殊陶業株式会社 | 多層配線基板の製造方法 |
JP4342367B2 (ja) * | 2004-04-09 | 2009-10-14 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
JP4342366B2 (ja) * | 2004-04-09 | 2009-10-14 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
JP4336605B2 (ja) * | 2004-04-09 | 2009-09-30 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
JP4335075B2 (ja) * | 2004-06-08 | 2009-09-30 | 株式会社伸光製作所 | 多層プリント配線基板およびその製造方法 |
JP3961537B2 (ja) * | 2004-07-07 | 2007-08-22 | 日本電気株式会社 | 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法 |
WO2007077735A1 (ja) * | 2006-01-06 | 2007-07-12 | Nec Corporation | 半導体搭載用配線基板、その製造方法、及び半導体パッケージ |
US7592710B2 (en) * | 2006-03-03 | 2009-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bond pad structure for wire bonding |
JP4171499B2 (ja) | 2006-04-10 | 2008-10-22 | 日立電線株式会社 | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 |
TWI295842B (en) * | 2006-04-19 | 2008-04-11 | Phoenix Prec Technology Corp | A method for manufacturing a coreless package substrate |
TWI296843B (en) * | 2006-04-19 | 2008-05-11 | Phoenix Prec Technology Corp | A method for manufacturing a coreless package substrate |
JP4930689B2 (ja) * | 2006-04-28 | 2012-05-16 | 凸版印刷株式会社 | 多層半導体パッケージの製造方法 |
JP4431123B2 (ja) | 2006-05-22 | 2010-03-10 | 日立電線株式会社 | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 |
KR100751663B1 (ko) | 2006-09-06 | 2007-08-23 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US7608538B2 (en) | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
US20080188037A1 (en) * | 2007-02-05 | 2008-08-07 | Bridge Semiconductor Corporation | Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier |
JP4983288B2 (ja) * | 2007-02-14 | 2012-07-25 | 富士通株式会社 | 多層配線基板およびその製造方法 |
TWI360205B (en) * | 2007-06-20 | 2012-03-11 | Princo Corp | Multi-layer substrate and manufacture method there |
JP5096855B2 (ja) * | 2007-09-27 | 2012-12-12 | 新光電気工業株式会社 | 配線基板の製造方法及び配線基板 |
CN101677067B (zh) * | 2008-09-19 | 2012-05-09 | 钰桥半导体股份有限公司 | 铜核层多层封装基板的制作方法 |
JP5284235B2 (ja) * | 2008-09-29 | 2013-09-11 | 日本特殊陶業株式会社 | 半導体パッケージ |
US8581423B2 (en) * | 2008-11-17 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double solid metal pad with reduced area |
JP2011138868A (ja) * | 2009-12-28 | 2011-07-14 | Ngk Spark Plug Co Ltd | 多層配線基板 |
JP2011138869A (ja) * | 2009-12-28 | 2011-07-14 | Ngk Spark Plug Co Ltd | 多層配線基板の製造方法及び多層配線基板 |
JP5566720B2 (ja) * | 2010-02-16 | 2014-08-06 | 日本特殊陶業株式会社 | 多層配線基板及びその製造方法 |
JP5610285B2 (ja) * | 2010-09-29 | 2014-10-22 | 本田技研工業株式会社 | 配線構造体及びそれを備えたジョイントボックス |
US9807874B2 (en) * | 2011-09-30 | 2017-10-31 | Kyocera Corporation | Wiring substrate, component embedded substrate, and package structure |
CN103582319B (zh) * | 2012-07-19 | 2016-10-19 | 景硕科技股份有限公司 | 线路积层板结构的制作方法 |
US9245846B2 (en) * | 2014-05-06 | 2016-01-26 | International Business Machines Corporation | Chip with programmable shelf life |
TWI545997B (zh) * | 2014-07-31 | 2016-08-11 | 恆勁科技股份有限公司 | 中介基板及其製法 |
CN105722299B (zh) | 2014-12-03 | 2018-08-31 | 恒劲科技股份有限公司 | 中介基板及其制法 |
US10455708B2 (en) | 2015-06-29 | 2019-10-22 | Samsung Electro-Mechanics Co., Ltd. | Multilayered substrate and method for manufacturing the same |
US9832866B2 (en) * | 2015-06-29 | 2017-11-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayered substrate and method of manufacturing the same |
CN104966709B (zh) | 2015-07-29 | 2017-11-03 | 恒劲科技股份有限公司 | 封装基板及其制作方法 |
US10361121B2 (en) * | 2016-05-13 | 2019-07-23 | Intel Corporation | Aluminum oxide for thermal management or adhesion |
US10002839B2 (en) * | 2016-08-29 | 2018-06-19 | Via Alliance Semiconductor Co., Ltd. | Electronic structure, and electronic structure array |
US9905519B1 (en) * | 2016-08-29 | 2018-02-27 | Via Alliance Semiconductor Co., Ltd. | Electronic structure process |
JP6693850B2 (ja) * | 2016-09-30 | 2020-05-13 | 新光電気工業株式会社 | キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法 |
WO2018116477A1 (ja) * | 2016-12-22 | 2018-06-28 | 三井金属鉱業株式会社 | 多層配線板の製造方法 |
TWI712344B (zh) * | 2017-08-18 | 2020-12-01 | 景碩科技股份有限公司 | 可做電性測試的多層電路板及其製法 |
TWI719241B (zh) | 2017-08-18 | 2021-02-21 | 景碩科技股份有限公司 | 可做電性測試的多層電路板及其製法 |
US11640934B2 (en) * | 2018-03-30 | 2023-05-02 | Intel Corporation | Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate |
JP7187821B2 (ja) * | 2018-05-29 | 2022-12-13 | Tdk株式会社 | プリント配線板およびその製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63229897A (ja) | 1987-03-19 | 1988-09-26 | 古河電気工業株式会社 | リジツド型多層プリント回路板の製造方法 |
JPH0575255A (ja) * | 1991-09-11 | 1993-03-26 | Hitachi Ltd | 混成基板とこれを搭載する回路モジユールおよびその製造方法 |
US5404044A (en) * | 1992-09-29 | 1995-04-04 | International Business Machines Corporation | Parallel process interposer (PPI) |
US5527741A (en) * | 1994-10-11 | 1996-06-18 | Martin Marietta Corporation | Fabrication and structures of circuit modules with flexible interconnect layers |
US5918153A (en) * | 1996-09-18 | 1999-06-29 | Sandia Corporation | High density electronic circuit and process for making |
JP3236785B2 (ja) * | 1996-09-27 | 2001-12-10 | 京セラ株式会社 | 積層セラミック基板の製造方法 |
JPH10209324A (ja) * | 1997-01-23 | 1998-08-07 | Kyocera Corp | 配線基板 |
JP3756655B2 (ja) | 1998-02-09 | 2006-03-15 | 日本特殊陶業株式会社 | ビルドアップ多層基板の製造方法 |
JPH11289025A (ja) | 1998-04-01 | 1999-10-19 | Ngk Spark Plug Co Ltd | ビルドアップ多層配線基板 |
JP3635219B2 (ja) * | 1999-03-11 | 2005-04-06 | 新光電気工業株式会社 | 半導体装置用多層基板及びその製造方法 |
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JP3213291B2 (ja) * | 1999-06-29 | 2001-10-02 | ソニーケミカル株式会社 | 多層基板及び半導体装置 |
JP3973340B2 (ja) | 1999-10-05 | 2007-09-12 | Necエレクトロニクス株式会社 | 半導体装置、配線基板、及び、それらの製造方法 |
JP2002009444A (ja) * | 2000-06-22 | 2002-01-11 | Hitachi Ltd | セラミック多層配線基板の構造 |
US6841862B2 (en) * | 2000-06-30 | 2005-01-11 | Nec Corporation | Semiconductor package board using a metal base |
JP4427874B2 (ja) | 2000-07-06 | 2010-03-10 | 住友ベークライト株式会社 | 多層配線板の製造方法および多層配線板 |
JP2003209366A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | フレキシブル多層配線基板およびその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100923883B1 (ko) * | 2008-04-25 | 2009-10-28 | 대덕전자 주식회사 | 강도가 부가된 코어 리스 인쇄회로기판 제조 방법 |
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