KR20040025538A - 다층 배선 기판 및 그 제조 방법 - Google Patents

다층 배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20040025538A
KR20040025538A KR1020030040239A KR20030040239A KR20040025538A KR 20040025538 A KR20040025538 A KR 20040025538A KR 1020030040239 A KR1020030040239 A KR 1020030040239A KR 20030040239 A KR20030040239 A KR 20030040239A KR 20040025538 A KR20040025538 A KR 20040025538A
Authority
KR
South Korea
Prior art keywords
layer
metal pad
insulator layer
main surface
pad layer
Prior art date
Application number
KR1020030040239A
Other languages
English (en)
Other versions
KR100516143B1 (ko
Inventor
가타게이이치로
혼다히로카즈
바바가즈히로
시모토다다노리
기크치가츠미
감베로크로
히라노사토시
미야모토신야
Original Assignee
니혼도꾸슈도교 가부시키가이샤
엔이씨 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니혼도꾸슈도교 가부시키가이샤, 엔이씨 일렉트로닉스 코포레이션 filed Critical 니혼도꾸슈도교 가부시키가이샤
Publication of KR20040025538A publication Critical patent/KR20040025538A/ko
Application granted granted Critical
Publication of KR100516143B1 publication Critical patent/KR100516143B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2018Presence of a frame in a printed circuit or printed circuit assembly
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0152Temporary metallic carrier, e.g. for transferring material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0376Etching temporary metallic carrier substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings

Abstract

본 발명은 다층 배선 기판을 제조하는 방법을 개시한다. 다층 배선 기판은 코어 기판이 없고, 절연체층 및 배선층을 포함하는 빌드업층을 포함한다. 빌드업층의 제 1 메인 표면 및 제 2 메인 표면 중의 하나는 금속 지지틀체로 형성된다. 다층 배선 기판의 제조 방법은, 절연체층에 포함되고 빌드업층의 제 1 메인 표면상에 위치하는 제 1 레지스트층이 되는 제 1 절연체층을 금속 지지판의 제 1 메인 표면에 형성하는 단계, 및 배선층에 포함되고 금속 패드층이 되는 제 1 금속 패드층을 제 1 절연체층의 제 1 메인 표면상의 주어진 위치에 형성하는 단계를 포함한다.

Description

다층 배선 기판 및 그 제조 방법 {Multilayer wiring substrate and method of producing the same}
본 발명은 전자 부품을 결합시킨 패키지 기판에 응용 가능한 다층 배선 기판 및 다층 배선 기판의 제조 방법에 관한 것이다.
좀 더 구체적으로, 본 발명은 코어 기판이 없고 빌드업층(build up layer)의 메인 표면 중의 하나에 형성된 금속 지지틀체(metal supporting frame body)를 갖는 다층 배선 기판의 제조 방법에 관한 것이다.
최근 디지털 제품의 속도는 점점 더 현저하게 증가하고 있다. 이러한 고속화 추세에 따라, 디지털 제품에 사용되는 패키지 기판은 패키지 기판에 장착되는 LSI(Large Scale Integration; 대규모 집적회로), IC(집적회로) 칩 및 칩 커패시터(chip capacitor)를 포함한 고밀도 전자 부품 뿐만 아니라 높은 집적화를 충족시키기 위해 증가된 수의 커넥터 터미널(pins)을 가지게 되며 크기는 점점 작아진다. 이는 패키지 기판의 높은 배선 밀도에 대한 요구를 의미한다.
높은 배선 밀도를 갖는 패키지 기판을 제조하기 위해, 최근 빌드업층 방법이 주목을 받고 있다. 수지 재질로 만들어진 층간 절연체 막(layer-to-layer insulator films)으로, 빌드업층 방법은 코어 기판상에 라미네이트된 절연체층을 형성한다. 그러면, 이렇게 라미네이트된 절연체층은 배선층과 겹쳐져서 다층 구조를 형성하고, 따라서 최종적으로 빌드업층을 형성한다.
일본 특허 공개공보 평성 11 (1999)-233937 (JP11-233937) 및 일본 특허 공개공보 평성 11 (1999)-289025 (JP11-289025)는 코어 기판 위에 빌드업층을 갖는배선 기판을 개시한다.
고밀도 배선을 일으키더라도, 상기 빌드업층 방법을 통해 형성된 빌드업층은 더 이상 상기 디지털 제품의 필요 속도룰 따라갈 수 없다. 이는 빌드업층의 기계적 강도를 보충하기 위한 부재인 코어 기판에 기인한 것이다.
좀 더 구체적으로 기술하면 다음과 같다:
케이스 1: 코어 기판이 패키지 기판에 장착된다면, 코어 기판을 형성함으로써 점유되는 공간(또는 영역)은 패키지 기판의 고밀도 배선에 대해서는 쓸모 없도록 디자인된다. 이러한 무용함이 패키지 기판의 훨씬 더 높은 고밀도 배선을 방해할 수 있다.
케이스 2: 디지털 제품의 증가된 속도를 위한 전기 신호는 G (기가) Hz 정도의 고주파수가 될 수 있다. 전기 신호의 고주파수로, (패키지 기판에 장착된 전자 부품의) 드라이브 소스 및 전자 부품을 연결하는 배선은 인덕턴스로서 기여할 수 있으므로, 배선 길이를 상당하게 한다. 다시 말해서, 코어 기판의 두께는 무시할 수 없게 된다.
코어 기판의 형성 없이, 고밀도 배선을 가능하게 하는 빌드업층의 특징을 갖는 새로운 타입의 패키지 기판이 제안되어 왔다.
도 5는 상기 특징을 갖는 새로운 타입의 패키지 기판을 도시한다. 배선층(110) 및 절연체층(90)을 포함하는 빌드업층(80)이 형성되어 있다. 기계적 강도를 위해 빌드업층(80)을 보충하기 위한 코어 기판은 도 5에 도시되어 있지 않다. 코어 기판을 대신하여, 빌드업층(80)의 메인 표면 중의 하나(도 5의 상부)에형성된 금속 지지틀체(70)가 빌드업층(80)의 기계적 강도를 보충한다. 빌드업층(80)의 메인 표면(도 5의 상부)이 제 2 금속 패드층(65)으로 형성되는 반면, 빌드업층(80)의 메인 표면(도 5의 하부)은 제 1 금속 패드층(40)으로 형성된다. 빌드업층(80)에 포함된 제 1 금속 패드층(40) 및 제 2 금속 패드층(65) 각각은 노출 표면을 갖는다. 상기에서, 빌드업층(80)의 메인 표면(도 5의 상부)상에 있는 제 2 금속 패드층(65)은 전자 부품을 장착시키기 위한 커넥터 터미널이 된다. 반면, 빌드업층(80)의 메인 표면(도 5의 하부)에 있는 제 1 금속 패드층(40)은, 예를 들어 마더 보드에 장착되는 커넥터 터미널이 된다.
이하 본 발명의 명세서에서, 다층 배선층으로서 빌드업층을 갖고 코어 기판을 갖지 않는 패키지 기판을 "다층 배선 기판"이라 한다.
일본 특허 공개공보 제 2002-26171 (JP2002-026171)호는 도 5에 도시된 것과 같은 다층 배선 기판을 개시한다.
패키지 기판용 다층 배선 기판(도 5의 모식도 참조)을 채택하면 비록 다음의 문제점을 남기기는 하지만, 훨씬 더 높은 고밀도 배선을 일으킬 수 있다.
도 5의 금속 지지틀체는 빌드업층의 기계적 강도를 보충하기 위해 형성된다. 일본 특허 공개공보 평성 제 11 (1999)-233937 (JP11-233937)호 및 일본 특허 공개공보 평성 제 11 (1999)-289025 (JP11-289025)호에 따른 코어 기판과는 달리, 도 5의 금속 지지틀체는 빌드업층의 전 영역을 코팅하지 않는다. 따라서, 외력을 가하면 빌드업층의 절연체층 및 배선층 사이의 인터페이스 부근 영역에 집중된 응력(stress)을 일으킬 것이다.
도 5의 모식도에 있어서, 노출 표면을 갖는 제 2 금속 패드층(65)은 절연체층(90)과 작은 접촉 면적을 가져서, 집중된 응력이 적용될 때 제 2 금속 패드층(65)에 장애(크랙 등을 포함하여)가 유발될 수 있다. 또한, 제조 과정에 있어서 빌드업층의 절연체층 및 배선층 사이의 인터페이스 부근 영역에 집중된 응력을 적용하면 크랙 등이 또한 유발될 수 있다.
상기에서 기술한 바와 같이, 빌드업층의 배선층 및 절연체층 사이의 인터페이스 부근 영역에서 발생한 크랙 등을 포함한 장애는 전기적 특성 등을 포함하여 빌드업층의 낮은 질의 원인이 될 수 있다. 장애가 커지면 결점이 있는 제품이 생산될 수 있다.
본 발명의 목적은 다층 배선층으로서 빌드업층을 갖고, 코어 기판이 없는 다층 배선 기판의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전기적 특성을 포함하여 다층 배선 기판의 빌드업층의 질을 개선하는 것이다.
본 발명의 또 다른 목적은 다층 배선 기판의 제조 방법을 빌드업층 제조에 적당하도록 하는 것이다.
본 발명의 또 다른 목적 및 특징을 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제 1 실시예에 따른 다층 배선 기판(1) 제조 방법의 단계를 도시한다.
도 2는 본 발명의 제 2 실시예에 따른 다층 배선 기판(1) 제조 방법의 단계를 도시한다.
도 3은 본 발명의 제 3 실시예에 따른 다층 배선 기판(1) 제조 방법의 단계를 도시한다.
도 4는 본 발명에 따른 제 1 절연체층(3)의 형성 효과를 설명하는 것으로,
도 4(a)는 제 1 절연체층(3)의 형성 방법의 제 1 특징을 도시하고,
도 4(b)-I는 금속 지지판(2)을 구성하는 영역이 부분적으로 제거된 것을 도시하며,
도 4(b)-II는 상기 금속 지지판(2)을 구성하는 영역이 거의 전부 제거된 것을 도시한다.
도 5는 관련 기술에 따른 다층 배선 기판(100)의 모식도이다.
도 6은 본 발명에 따른 도 4에서의 제 1 절연체층(3)과 비교하여 관련 기술에 따른 절연체층(10)의 형성 효과를 설명하는 것으로,
도 6(a)는 절연체층(10) 형성 방법의 특징을 도시하고,
도 6(b)-I는 금속 지지판(2')을 구성하는 영역이 부분적으로 제거된 것을 도시하며,
도 6(b)-II는 금속 지지판(2')을 구성하는 영역이 거의 전부 제거된 것을 도시한다.
도 7은 본 발명에 따른 제 1 절연체층(3) 및 제 1 금속 패드층(4)의 형성을 설명하는 것으로,
도 7(a)는 제 1 금속 패드층(4)의 제 1 절연체층(3) 일면에 있는 메인 표면(main surface)이 제 1 절연체층(3)으로 코팅된 코팅 영역 및 노출 표면을 갖는 노출 영역을 포함하는 것을 도시하는 모식도이고,
도 7(b)는 제 1 금속 패드층(4)의 제 1 절연체층(3) 일면에 있는 메인 표면이 거의 전부 노출된 것을 도시하는 모식도이다.
도 8은 본 발명에 따른 제 2 절연체층(5) 및 제 2 금속 패드층(6)의 형성을 설명한다.
도 9는 본 발명의 제 1 실시예에 따른 SEM(Scanning Electron Microscope; 주사형 전자 현미경) 관찰 결과를 도시한다.
도 10은 본 발명의 비교예에 따른 SEM 관찰 결과를 도시한다.
본 발명의 한 측면에 따르면, 다층 배선 기판의 제조 방법이 제공된다. 상기 다층 배선 기판은 코어 기판이 없으며 빌드업층으로 구성된다. 빌드업층은 절연체층 및 배선층으로 구성된다. 빌드업층의 제 1 메인 표면 및 제 2 메인 표면 중의 하나는 금속 지지틀체로 형성된다. 본 발명에 따른 제조 방법은:
i) 상기 절연체층에 포함되고, 빌드업층의 제 1 메인 표면상에 위치하는 제 1 레지스트 층(resist layer)이 되는 제 1 절연체층을, 실질적으로 금속 지지판의 제 1 메인 표면에 형성하는 단계, 및
ii) 상기 배선층에 포함되고 금속 패드층이 되는 제 1 금속 패드층을, 상기 제 1 절연체층의 제 1 메인 표면상의 주어진 위치에 형성하는 단계로 구성된다.
본 발명의 일 측면에 따라 다층 배선 기판을 형성하는 방법의 첫번째 특징은 도 4(a)의 모식도에 도시되어 있으며, 아래와 같이 기술될 수 있다.
<제 1 절연체층을 형성하기 위한 제 1 단계의 제 1 부단계>
실질적으로 금속 지지판의 제 1 메인 표면(PF1)상에, 절연체층에 포함되는 제 1 절연체층(3)이 형성된다. 제 1 절연체층(3)은 빌드업층의 제 1 메인 표면의 일측에 위치하는 제 1 레지스트 층이다.
<제 1 금속 패드층을 형성하기 위한 제 1 단계의 제 2 부단계>
그 다음, 배선층에 포함되는 제 1 금속 패드층(4)이 형성된다. 제 1 금속 패드층(4)은 제 1 절연체층(3)의 제 1 메인 표면(PF2)의 주어진 위치에 형성되는 금속 패드층이 된다.
도 6(a)의 모식도에 도시된 관련 기술에 의하면, 제 1 금속 패드층(4') 및 절연체층(10)은 (금속 지지판(2')의) 제 1 메인 표면(PF1)과 제 1 금속 패드층(4') 사이에 인터페이스가 형성되도록 성형된다.
이러한 구조로, 배선층(11) 및 절연체층(10)이 연속해서 형성되고, 따라서 도 6(b)-I 및 도 6(b)-II에 도시된 바와 같이 다층 구조가 형성된다.
그 다음, 도 6(b)-I의 모식도에 도시된 바와 같이, 금속 지지판(2')을 구성하는 영역은, 제 1 금속 패드층(4')의 금속 지지판(2')측 상의 메인 표면이 부분적으로 노출되는 방식으로 부분적으로 제거된다.
그렇지 않으면, 도 6(b)-II의 모식도에 도시된 바와 같이, 금속 지지판(2')을 구성하는 영역은 제 1 금속 패드층(4')의 금속 지지판(2')측의 메인 표면이 거의 완전히 노출되도록 거의 완전히 제거된다.
도 6(b)-I 및 도 6(b)-II 각각에 도시된 제조 과정의 제거 단계에서, 또는 도 6(b)-I 및 도 6(b)-II 각각에 도시된 제조 과정의 제거 단계 후에, 특히 제 1 금속 패드층(4')과 절연체층(10) 사이의 인터페이스에 외력이 집중됨으로써, 도 6(b)-I 및 도 6(b)-II 각각의 F 영역 부근의 영역에 크랙 등을 포함한 장애가 유발될 수 있다.
그러나, 본 발명에 따르면, 도 4(a)에 도시된 바와 같이, 제 1 절연체층(3)을 실질적으로 금속 지지판(2)의 제 1 메인 표면(PF1)에 형성하고, 제 1 금속 패드층(4)을 제 1 절연체층(3)의 제 1 메인 표면(PF2)의 주어진 위치에 형성하여 상술한 바와 같은 크랙 등의 장애를 효과적으로 방지할 수 있다. 도 4(b)-I 및 도4(b)-II에 도시된 바와 같이, 제 1 금속 패드층(4)과의 인터페이스를 정의하는 절연체층(10)이 다층 구조에 대하여 새롭게 형성된다.
그 다음, 도 4(b)-I의 모식도에 도시된 바와 같이, 금속 지지판(2)을 구성하는 영역은, 제 1 금속 패드층(4)의 금속 지지판(2)측 상의 메인 표면이 부분적으로 노출되도록 부분적으로 제거된다.
그렇지 않으면, 도 4(b)-II의 모식도에 도시된 바와 같이, 금속 지지판(2)을 구성하는 영역은, 제 1 금속 패드층(4)의 금속 지지판(2) 측 상의 메인 표면이 거의 완전히 노출되도록 거의 완전히 제거된다.
도 4(b)-I 및 도 4(b)-II 각각에 도시된 제조 과정의 제거 단계에서, 또는 도 4(b)-I 및 도 4(b)-II 각각에 도시된 제조 과정의 제거 단계 후에, 외력은 특히 제 1 금속 패드층(4)과 절연체층(10) 사이의 인터페이스에 덜 집중될 것이다. 다시 말하면, 외력의 집중이 완화될 수 있다.
상기 완화된 외력의 집중은 이하에서 좀 더 구체적으로 기술된다.
도 4(b)-I 및 도 4(b)-II에서 (제 1 절연체층(3)을 포함하는) 절연체층(10)과 접하는 제 1 금속 패드층(4) 영역은 도 6(b)-I 및 도 6(b)-II에서 절연체층(10)과 접하는 제 1 금속 패드층(4')의 영역 보다 더 넓게 확보될 수 있다.
상기에서, 도 4(b)-I에서 부분적으로 제거된 금속 지지판(2)을 구성하는 영역은 다층 배선 기판(최종 제품)의 금속 지지틀체를 위해 재사용될 것이다.
상술한 바와 같이, 제 1 절연체층을 형성하기 위한 제 1 단계의 제 1 부단계를 통해 형성되는 제 1 절연체층은 다층 배선 기판(최종 제품)의 레지스트 층이 되는 제 1 레지스트 층이 되고, 따라서 제조 효율에는 아무런 영향을 미치지 않는다. 반면, 제 1 금속 패드층을 형성하기 위한 제 1 단계의 제 2 부단계를 통해 형성되는 제 1 금속 패드층은 전자 부품을 장착하기 위한 {다층 배선 기판(최종 제품)의} 커넥터 터미널이 되거나, 또는 마더 보드 등에 장착되는 {다층 배선 기판(최종 제품)의} 커넥터 터미널이 된다.
<에칭(etching) 단계>
본 발명에 따른 다층 배선 기판의 제조 방법에 있어서, 금속 지지판은 에칭 처리를 위해 에칭 단계에 제공된다. 에칭 처리에 있어서, 제 1 절연체층은 에치 스탑층(etch stop layer)으로 사용된다. 상술한 바와 같이, 금속 지지판을 구성하는 영역은 부분적 제거 단계{도 4(b)-I} 또는 전체 제거 단계{도 4(b)-II}로 제공된다. 다시 말하면, 본 발명에 있어서, 금속 지지판의 제거 단계는 부분적으로든 전체로든 에칭 처리로 실시된다. 평면 연삭기(plane grinding machine)와 같은 기계적 연삭 또한 금속 지지판을 제거할 수 있다. 그러나 금속 지지판을 부드럽고, 편리하고, 선택적으로 제거하기 위해서는 화학적 연마(chemical polishing), 즉 에칭 처리가 바람직하다. 의도치 않은 진동을 일으키는 기계적 연삭은 절연체층과 배선층 사이의 인터페이스에 집중된 응력을 유발시킬 수 있다. 따라서, 에칭 처리가 금속 지지판을 제거하는데 바람직하다.
또한 본 발명에 따르면, 제 1 절연체층이 에치 스탑층으로 될 수 있다. 도 6(b)-I 및 도 6(b)-II에서, 적어도 다음의 물질들이 에칭 선택도(etching selectivity) 면에서 선택될 것이다:
1. 제 1 금속 패드층(4')의 금속 지지판(2')측 상의 표면층 재질, 및
2. 금속 지지판(2')의 재질.
그러나, 본 발명은 상기한 바의 에칭 선택도가 없다. 예를 들면, 제 1 금속 패드층은 하나의 재질로 이루어질 수 있고, 단일층으로 형성될 수 있다. 또한, 제 1 금속 패드층은 금속 지지판과 동일한 재질일 수 있다. 다시 말하면, 에칭 선택도 면에서, 본 발명은 제 1 금속 패드층에 대한 아래와 같은 요건을 필요치 않을 수 있다:
* 제 1 금속 패드층의 금속 지지판측 상의 적어도 표면층은 금속 지지판에 대응하는 에칭 선택도를 갖는 재질로 이루어진다.
또한, 본 발명에 따르면, 금속 지지판과 제 1 금속 패드층 간의 재질의 결합이 확장될 수 있어서, 일의 효율성과 작업의 편리함을 개선시킬 수 있다.
상술한 바와 같이, 금속 지지판(2)의 제거 단계는, 에치 스탑층으로서 제 1 절연체층(3)으로 에칭 처리하는 에칭 단계를 통하여 실행됨으로써, 금속 지지판(2)을 쉽게 제거할 수 있다. 또한 이 경우, 제 1 절연체층(3)은 수지 재질로 이루어진다. 이로써, 에칭 선택도는 도 6(b)-I 및 도 6(b)-II에 관하여 기술된 바와 같이 금속과 금속간 대신 기본적으로 수지 재질과 금속 사이에서 고려된다. 에칭 가스 및 에칭 액체의 유형을 적절히 선택하면 금속 지지판(2) 만을 확실하게 에치할 수 있다. 에칭 방법은 드라이 에칭(dry etching) 및 웨트 에칭(wet etching)을 포함한다. 그러나, 비용면에서 에칭 액체를 사용하는 웨트 에칭이 바람직하다.
본 발명에 따른 다층 배선 기판의 제조 방법에 있어서, 제 1 절연체층은 개방 처리에 제공된다. 제 1 절연체층은 제 1 절연체층의 주어진 위치를 개방시키기 위한 제 1 개방 단계에서, 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면이 제 1 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하도록 하는 방식으로 개방된다.
상술한 바와 같이, 제 1 금속 패드층은 전자 부품을 장착시키기 위한 커넥터 터미널 또는 마더 보드에 장착되는 커넥터 터미널이 된다. 따라서, 제 1 절연체층은 제 1 금속 패드층(4)의 제 1 절연체층 측의 표면의 적어도 일부가 노출되는 방식으로 개방 처리에 제공된다. 제 1 금속 패드층이 형성되는 위치에 대응하는 제 1 절연체층의 주어진 위치는 개방 단계에 제공되어야 한다. 개방 단계는 크게 도 7(a)에 도시된 것과 도 7(b)에 도시된 것으로 분류된다. 도 7(a)는 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면이 제 1 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함함을 도시하는 모식도이다. 반면, 도 7(b)는 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면이 거의 전부 노출된 것을 도시하는 모식도이다.
제 1 절연체층(3)으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하는 도 7(a)의 제 1 금속 패드층(4)의 제 1 메인 표면은, 도 7(b)의 제 1 금속 패드층(4)에 비하여, 제 1 금속 패드층(4)과 {제 1 절연체층(3)을 포함하여} 절연체층(10)의 더 큰 접촉 영역을 확보할 수 있다. 이로써, 도 7(a)의 제 1 금속 패드층(4)의 제 1 메인 표면은 (제조 과정에서 발생할 수 있는) 외력이 절연체층(10)과 제 1 금속 패드층(4) 사이의 인터페이스 부근 영역에 집중되는 것을 막을 수 있고, 따라서 절연체층(10)과 제 1 금속 패드층(4) 사이의 인터페이스 부근 영역에 크랙 등이 발생하는 것을 효과적으로 막을 수 있다. 그리하여, 본 발명에 따른 제조 방법을 통해 제조된 다층 배선 기판(최종 제품)은 전자 부품 등을 장착시키거나 마더 보드 등에 장착되기 위한 것이다.
이 경우, 제 1 금속 패드층(4)은 솔더 범프(solder bump), 솔더 볼(solder ball) 등을 통해 접촉 터미널이 될 수 있다. 따라서 응력은 아래와 같은 경우에 제 1 금속 패드층(4)과 절연체층(10) 사이의 인터페이스 부근 영역에 특히 발생될 수 있다:
1. 제 1 금속 패드층에 솔더 범프, 솔더 볼 등을 형성하는 과정 중,
2. 전자 부품 등을 장착하는 과정 중, 및
3. 전자 부품 등을 장착한 후.
그러나 도 7(a)의 구조에서, 상기 장애는 효과적으로 억제될 것이다.
요컨대, 제 1 절연체층을 개방하기 위한 제 1 개방 단계는 하기와 같은 것이 바람직하다:
* 제 1 절연체층의 주어진 위치는 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면이 제 1 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하도록 개방된다.
드라이 에칭은 상기 제 1 개방 단계에서 제 1 절연체층을 개방시키기 위해 바람직하게 사용되며, 따라서 개방이 쉽게 되고, 바람직한 지름 및 구성을 갖는 개방된 빈(void) 공간을 확실하게 마감할 수 있게 된다. 여기에서, 제 1 절연체층은제 1 개방 단계 전에 경화 처리(cure treatment)된 층간 절연체 막이다. 예를 들어 이하 단계들은 제 1 절연체층에 적용될 수 없다:
* 광 민감성 재질을 제 1 절연체층의 층간 절연체 막으로 사용한다. 웨트 에칭 방법인 포토-비아 형성법(photo-via forming method)에 의해 제 1 절연체층을 개방시킨다. 제 1 절연체층을 경화 처리 한다.
따라서, 여기서 사용된 드라이 에칭은 레이저 가공(laser machining), 플라즈마 에칭(plasma etching), 이온 빔 에칭(ion beam etching) 등과 같은 공지된 방법들을 포함한다. 현재 기술적으로 가장 확증된 방법으로서, 개방된 빈 공간의 지름 및 구성을 쉽게 마감하기 위해서, 레이저 가공이 바람직하다. 레이저의 파장 등에 비추어, 엑시머 레이저, 이산화탄소 레이저, YAG(Yttrium Aluminum Garnet) 레이저 등을 포함한 공지의 레이저가 개방된 빈 공간의 지름과 깊이에 대응하여 적절하게 선택되어야 한다.
본 발명에 따른 다층 배선 기판의 제조 방법은 또한 다음을 포함한다:
i) 절연체층에 포함되고, 상기 빌드업층의 제 1 메인 표면측 맞은편으로 빌드업층의 제 2 메인 표면 측에 위치하는 제 2 레지스트 층이 되는 제 2 절연체층을 형성하고;
ⅱ) 제 2 절연체층을 형성하는 단계 이전에, 배선층에 포함되고 금속 패드층이 되는 제 2 절연체층의 실질적으로 아래에 제 2 금속 패드층을 형성하고;
ⅲ) 제 2 절연체층을 개방 처리하고, 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면이 제 2 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출영역을 포함하도록 제 2 절연체층의 주어진 위치를 개방하는 제 2 개방 단계.
상술된 바와 같은 제 1 절연체층은 빌드업층의 제 1 메인 표면 측에 위치되는 제 1 레지스트층이 된다. 빌드업층의 제 1 메인 표면측 맞은편의 빌드업층의 제 2 메인 표면 측에는, 제 2 레지스트층이 또한 형성된다. 따라서, 제 2 레지스트층이 되는 제 2 절연체층이 형성된다 (제 2 절연체층의 형성 단계). 제 2 절연체층의 형성 단계 이전에, 배선층에 포함되고 금속 패드층이 되는 제 2 금속 패드층이 제 2 절연체층의 실질적으로 아래에 형성된다 (제 2 금속 패드층의 형성 단계). 제 1 금속 패드층처럼, 제 2 금속 패드층 역시 전자 부품을 장착하기 위한 커넥터 터미널 또는 마더 보드에 장착되기 위한 커넥터 터미널이 된다. 그러나, 상기에서 제 1 금속 패드층과 제 2 금속 패드층 중 하나가 전자 부품을 장착시키기 위한 것인 반면, 제 1 금속 패드층과 제 2 금속 패드층 중의 또 다른 하나는 마더 보드에 장착된다.
제 2 금속 패드층의 형성 단계를 통한 제 2 금속 패드층의 형성 및 제 2 절연체층의 형성 단계를 통한 제 2 절연체층의 형성은 상기에 기술되어 있다. 그러면, 제 2 절연체층을 개방하는 이어지는 제 2 개방 단계는, 제 2 절연체층의 주어진 위치를, 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면이 제 2 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하도록 할 수 있다.
상술된 바와 같이 제 2 개방 단계를 실행함으로써, 제 2 금속 패드층(6) 및 제 2 절연체층(5)은, 제 1 금속 패드층(4) 및 제 1 절연체층(3)이 도 7(a)의 모식도에서와 같이 형성되는 것처럼, 도 8의 모식도에 도시된 바와 같이 형성된다. 요컨대, 제 2 절연체층(5)을 포함하는 절연체층(10)의 제 2 금속 패드층(6)과의 접촉 영역이 넓게 확보될 수 있으므로, (제조 과정에서 유발될 수 있는) 외력이 절연체층(10)과 제 2 금속 패드층(6) 사이의 인터페이스 부근 영역에 집중하는 것을 막을 수 있고, 또한 크랙 등이 절연체층(10)과 제 2 금속 패드층(6) 사이의 인터페이스 부근 영역에 발생되는 것을 효과적으로 막을 수 있다.
상기에서 응력은, 아래를 포함하는 경우에 특히 제 2 금속 패드층과 절연체층 사이의 인터페이스 부근 영역에 발생될 수 있다:
1. 제 2 금속 패드층에 솔더 범프, 솔더 볼 등을 형성하는 과정 중,
2. 전자 부품 등을 제 2 금속 패드층에 장착시키는 과정 중,
3. 전자 부품 등을 제 2 금속 패드층에 장착시킨 후,
4. 제 2 금속 패드층이 마더 보드 등에 장착되는 과정 중,
5. 제 2 금속 패드층이 마더 보드 등에 장착된 후.
그러나, 도 8의 구성에 의해 상기 장애는 효과적으로 억제될 수 있다.
(레이저 가공, 플라즈마 에칭, 이온 빔 에칭 등을 포함하는) 드라이 에칭이 상기 제 2 개방 단계에서 제 2 절연체층을 개방시키는데 사용될 수 있다. 그러나, 하기의 방법 또한 드라이 에칭에 적용할 수 있다:
우선, 제 2 절연체층의 형성 단계에 제공된 제 2 절연체층이 광 민감성 재질로 된 층간 절연체막을 포함하도록 한다. 제 2 절연체층의 형성 단계에서, 경화 처리는 생략된다. 다시 말하면, 경화 처리를 하지 않은 층간 절연체 막(광 민감성 재질)은 제 2 절연체층으로 간주된다. 제 2 개방 단계에서, 제 2 절연체층의 주어진위치에 자외선을 조사, 노출 및 전개하면 공지된 포토-비아 형성법으로 빈 공간을 개방시킬 수 있다. 포토-비아 형성법의 사용은 제 2 절연체층의 개방 단계에서 또는 제 2 절연체층의 개방 이후에 제 2 절연체층에 경화 처리하는 것을 포함한다.
본 발명에 따른 다층 배선 기판을 포함하는 패키지 기판은 아래 두개의 터미널간 거리를 정의한다:
1. 거리 A는 다층 배선 기판에 전자 부품을 장착시키기 위한 커넥터 터미널들 사이에서 정의됨.
2. 거리 B는 마더 보드에 다층 배선 기판을 장착시키기 위한 커넥터 터미널들 사이에서 정의됨.
보통 거리 A는 전자 부품의 커넥터 터미널들 간의 거리에 기인하여 거리 B 보다 짧다. 따라서, 전자 부품측 금속 패드층의 패드 영역(메인 표면)은 마더 보드측 금속 패드층의 패드 영역(메인 표면) 보다 작다. 따라서, 전자 부품측 금속 패드층의 메인 표면상의 개방되고 노출된 영역은 마더 보드측 금속 패드층의 메인 표면상의 개방되고 노출된 영역 보다 작다.
상기 내용을 요약하면, 본 발명에 따른 다층 배선 기판의 제조 방법에 있어서, 제 1 개방 단계를 통해 형성된 제 1 금속 패드층의 노출 영역은 제 2 개방 단계를 통해 형성된 제 2 금속 패드층의 노출 영역 보다 작다. 또한, 제 1 개방 단계는 드라이 에칭을 사용한다. 상기에서 드라이 에칭은 레이저 가공, 플라즈마 에칭, 이온 빔 에칭 등을 포함하는 공지된 에칭을 포함한다. 상기 에칭 중에서, 레이저 가공이 상기한 바와 같은 이유로 바람직한데, 즉 (다시 말해서) 기술적으로 가장확증된 방법으로서, 또한 개방된 빈 공간의 지름과 구성을 쉽게 마감하는데 바람직하다.
상술한 바와 같이, 제 1 개방 단계에서, 드라이 에칭은 제 1 절연체층의 주어진 위치를 개방시키기에 바람직하다. 좀 더 구체적으로, 레이저 가공, 플라즈마 가공, 이온 빔 에칭을 이용한 개방 방법이, 특히 개방된 지름의 크기를 줄이기 위한 포토-비아 형성법 보다 더 효율적이다. 여기에서, 제 1 개방 단계를 통해 형성된 제 1 금속 패드층의 노출 영역은 제 2 개방 단계를 통한 제 2 금속 패드층의 노출 영역 보다 작기 때문에, 전자 부품을 장착시키기 위한 커넥터 터미널을 위하여 제 1 금속 패드층을 사용한다. 또한 제 1 개방 단계는, 개방을 용이하게 하여 층간 절연체 막의 경화 처리를 실행함으로써 작업의 효율성 개선에 기여할 수 있는 포토-비아 형성법을 이용할 수 없다. 결과적으로, 제 1 개방 단계는 드라이 에칭의 좋은 점을 가능한 한 많이 획득하는 방법으로 드라이 에칭을 이용한다. 따라서, 전자 부품을 장착시키기 위한 커넥터 터미널에 대하여 제 1 금속 패드층을 사용하면, 전자 부품들의 터미널간 거리가 감소함에 따라, 제 1 절연체층을 개방시키는 제 1 개방 단계에서 제 1 금속 패드층의 적절히 노출된 영역을 형성할 수 있다.
전자 부품을 장착하기 위한 커넥터 터미널 용으로 사용되는 제 1 금속 패드층은, 바람직하게 2,800 ㎛2~ 32,000 ㎛2범위의, 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면을 갖는다. 그러나, 실질적으로 원으로 성형된 제 1 금속 패드층의 메인 표면은 60 ㎛ ~ 200 ㎛ 범위의 지름을 가질 수 있다 (원 면적을 계산하기위해 모든 숫자는 두 자리 유효 숫자로 표현되고, 반올림 후의 숫자 범위를 포함한다). 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면은 디자인 제한 뿐만 아니라 해당 전자 부품의 터미널 간 거리에 비추어 결정되어야 한다. 32,000 ㎛2이상의 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면은 제 1 금속 패드층들 간의 불충분한 최소 거리의 원인이 될 수 있으므로, 가능한 전기 단락(electric short circuit)을 유발시킬 수 있다. 한편, 2,800 ㎛2이하의 제 1 금속 패드층의 제 1 절연체층 측의 메인 표면은 제 1 개방 단계에서, 제 1 절연체층으로 코팅된 (제 1 금속 패드층의) 코팅 영역을 충분히 확보할 수 없을 것이다.
제 1 금속 패드층의 제 1 절연체층 측의 메인 표면이 상기와 같이 한정됨으로써, 제 1 개방 단계 이후에 노출된 제 1 금속 패드층의 노출 영역은 1,900 ㎛2~ 26,000 ㎛2범위가 바람직하다. 그러나, 실질적으로 원으로 성형된 노출 영역의 경우, 노출 영역의 지름의 범위는 50 ㎛ ~ 180 ㎛ 가 바람직하다 (원 면적 계산을 위해 모든 숫자는 두 자리의 유효 숫자로 표현되고, 반올림한 후의 숫자 범위를 포함한다).
26,000 ㎛2이상의 제 1 금속 패드층의 노출 영역은 제 1 개방 단계에서, 제 1 절연체층으로 코팅된 (제 1 금속 패드층의) 코팅 영역을 확보할 수 없을 것이다.
한편, 1,900 ㎛2이하의 제 1 금속 패드층의 노출 영역은 제 1 개방 단계에서 제 1 절연체층의 너무 작은 빈 지름에 대해 책임이 있을 수 있다. 이로써 빈 공간깊이를 용이하게 확보하는 것은 레이저의 초점 깊이로 인해 이루어질 수 없을 것이며, 따라서 작업 효율성이 감소된다.
마더 보드 등에 장착될 커넥터 터미널 용으로 사용되는 제 2 금속 패드층은 바람직하게 49,000 ㎛2~ 600,000 ㎛2범위의 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면을 갖는다. 그러나, 실질적으로 원으로 성형된 제 2 금속 패드층의 메인 표면은 250 ㎛ ~ 870 ㎛ 범위의 지름을 갖는다 (원 면적 계산을 위해 모든 숫자는 두 자리의 유효 숫자로 표현되고, 반올림한 후의 숫자 범위를 포함한다). 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면은 해당 마더 보드의 디자인 제한, 즉 다층 배선 기판이 장착되는 측면 뿐만 아니라 터미널간 거리에 비추어 결정되어야 한다. 600,000 ㎛2이상의 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면은 제 2 금속 패드층들 간의 불충분한 최소 거리에 대해 책임이 있을 수 있고, 따라서 가능한 전기 단락을 일으킨다. 한편, 49,000 ㎛2이하의 제 2 금속 패드층의 제 2 절연체층 측의 메인 표면은, 제 2 개방 단계에서, 제 2 절연체층으로 코팅된 (제 2 금속 패드층의) 코팅 영역을 충분히 확보할 수 없을 것이다.
제 2 금속 패드층의 제 2 절연체층 측의 메인 표면이 상기와 같이 한정되어, 제 2 개방 단계 후에 노출된 제 2 금속 패드층의 노출 영역은 바람직하게 30,000 ㎛2~ 400,000 ㎛2범위이다. 그러나, 실질적으로 원으로 성형된 노출 영역의 경우, 노출 영역의 지름은 바람직하게 200 ㎛ ~ 710 ㎛ 범위이다 (원 면적 계산을 위해모든 숫자는 두 자리의 유효 숫자로 표현되고, 반올림한 후의 숫자 범위를 포함한다).
400,000 ㎛2이상의 제 2 금속 패드층의 노출 영역은, 제 2 개방 단계에서, 제 2 절연체층으로 코팅된 (제 2 금속 패드층의) 코팅 영역을 확보할 수 없다.
한편, 30,000 ㎛2이하의 제 2 금속 패드층의 노출 영역은 제 2 개방 단계에서 제 2 절연체층의 너무 작은 빈 지름에 대하여 책임이 있을 수 있다. 이로써, 빈 공간 깊이를 용이하게 확보하는 것은 레이저(포토-비아 형성법을 의미하는 것은 아님)로도 이루어질 수 없을 것이며, 따라서 작업 효율성이 저하된다.
[실시예]
이하 본 발명의 바람직한 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
이해를 돕기 위해, 이하 명세서는 왼쪽, 오른쪽, 상부, 하부, 전방, 후방 등과 같은 다양한 방향 용어를 포함할 것이다. 그러나, 그러한 용어들은 대응하는 부품 요소의 도면(들)과 관련하여서만 이해되어야 한다.
(제 1 실시예)
본 발명의 제 1 실시예(기본 실시예)에 따라 다층 배선 기판(1)의 제조 방법이 도 1에 도시된 바와 같이 제공된다.
<제 1 단계>
{제 1 절연체층을 형성하는 제 1 단계의 제 1 부단계}
실질적으로 금속 지지판(2)의 제 1 메인 표면(PF1)에 층간 절연체 막이 라이네이트되어 (함께 부착되어) 경화 처리 됨으로써, (일정 두께, 예를 들면 30 ㎛를 갖는) 제 1 절연체층(3)을 형성하게 된다.
상기에서, 금속 지지판(2)을 형성하기 위해 사용되는 재료는 Cu, Cu 합금, (JIS(일본 산업 기준)에 따른) SUS, Fe-Ni 합금, Al, Al 합금, 인바(invar), 인바 합금 등을 포함한다. 제 1 절연체층(3)을 형성하기 위한 층간 절연체 막은 광민감성 수지, 열경화성 수지 등을 포함하는 공지의 재질로 만들어지는 것이 바람직하다. 그러나, 제 1 절연체층(3)을 개방하기 위해 특히 레이저를 사용하는 후술하는 제 1 개방 단계에 비추어, 열경화성 수지가 제 1 절연체층(3)을 형성하기 위해 더 바람직하다.
또한, 열경화성 수지는 예를 들면, 폴리이미드 유도체 또는 에폭시 유도체를 포함한다.
{제 1 금속 패드층을 형성하는 제 1 단계의 제 2 부단계}
제 1 단계에서 도시된 바와 같이, 그 다음, (일정 두께, 예를 들면 15 ㎛를 갖는) 제 1 금속 패드층(4)은 제 1 절연체층(3)의 제 1 메인 표면(PF2)의 주어진 위치에 Cu 도금에 의해 형성된다.
<제 2 단계>
그 다음, 제 1 금속 패드층(4)에 층간 절연체 막이 라미네이트 되어 경화처리 됨으로써, (일정 두께, 예를 들면 30 ㎛를 갖는) 절연체층(10)을 형성하게 된다. 그 다음, (일정 두께, 예를 들면 15 ㎛를 갖는) 배선층(11)이 절연체층(10) 표면의 주어진 위치에 Cu 도금에 의해 형성된다. 또한, 절연체층(10)의 주어진 위치를 (예를 들면 레이저로) 개방시키면, Cu 도금에 의해 배선층(11)에 포함되는 비아 컨덕터(via conductor)를 형성하게 된다. 비아 컨덕터가 형성된 후에, 배선층(11) 및 제 1 금속 패드층(4)은 절연체층(10)에 층간 커플링을 형성할 수 있다. 그 뒤에 연속적으로 마찬가지로 형성한 다음, 다층 구조에 대한 절연체층(10) 및 배선층(11)은 도 1의 제 2 단계에 도시된 것처럼 라미네이트된 몸체를 형성한다.
{제 2 절연체층을 형성하는 제 2 단계의 제 2 부단계}
이렇게 얻어진 라미네이트된 몸체는 (일정 두께, 예를 들면 30 ㎛를 갖는) 제 2 절연체층(5)이 되는 가장 바깥쪽(위쪽) 층을 갖는데, 이는 제 1 실시예에 따라 제 2 절연체층(5)을 형성하는 제 2 단계의 제 2 부단계에서 형성된다.
{제 2 금속 패드층을 형성하는 제 2 단계의 제 1 부단계}
실질적으로 제 2 절연체층(5) 아래에, 제 2 금속 패드층(6)을 형성하기 위한 제 2 단계의 제 1 부단계에서 형성될 (일정 두께, 예를 들면 15 ㎛를 갖는) 제 2 금속 패드층(6)이 형성된다.
<제 3 단계>
그 다음, 하기에 기술되는 제 2 개방 단계에서 레이저로 제 2 절연체층(5)의 주어진 위치를 개방시킨다:
제 2 개방 단계: 제 2 금속 패드층(6)의 제 2 절연체층(5) 측의 메인 표면이 제 2 절연체층(5)으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하는 구조를 형성한다.
포토-비아 형성법은 제 2 개방 단계에서 레이저를 대체할 수 있다. 그러나, 이 경우 포토-비아 형성법은, 적어도 광 민감성 재질로 만들어진 층간 수지를 이용하여 제 2 단계의 경화 처리를 생략하게 된다. 제 3 단계에서, 마스크 처리 후의 제 2 절연체층(5)은 자외선으로 조사, 노출 및 전개됨으로써, 제 2 개방 단계 이후에 상기 구조(즉, 제 2 금속 패드층(6)의 제 2 절연체층(5) 측의 메인 표면이 제 2 절연체층(5)으로 코팅된 코팅 영역 및 노출 표면을 갖는 노출 영역을 포함하는 구조)를 형성할 수 있다. 또한 포토-비아 형성법의 사용은, 제 2 절연체층(5)을 개방시킨 후 또는 제 2 절연체층(5)을 개방시키는 과정에서, 제 2 절연체층(5)을 경화 처리한다.
<제 4 단계>
금속 지지판(2)은 금속 지지판(2)을 웨트 에칭(에칭 액체)으로 선택적으로 에칭(제거)하기 위해 에칭 처리(에칭 단계)된다. 에칭 단계에서, 제 1 절연체층(3)은 에치 스탑층이 된다. 상기에서, 에칭 레지스트(도 1에 도시되지 않음)는 제 2 절연체층(5)의 표면에 형성되어, 에칭 액체로부터 제 2 금속 패드층(6)을 보호한다.
에칭 단계용 에칭 액체는 금속 지지판(2)의 재질과 제 1 절연체층(3)의 재질 사이에서 다른 선택도를 갖는다. 에칭 단계에 사용하기에는 더 큰 에칭 선택도가 바람직하다.
<제 5 단계>
그 다음, 이하 기술되는 제 1 개방 단계에서, 레이저로 제 1 절연체층(3)의주어진 위치를 개방시킨다:
제 1 개방 단계: 제 1 금속 패드층(4)의 제 1 절연체층(3) 측의 메인 표면이 제 1 절연체층(3)으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하는 구조를 형성한다.
제 1 개방 단계 후에, 제 1 금속 패드층(4) 및 제 2 금속 패드층(6) 각각의 노출 영역은 비전해 Ni-P 도금(도 1에 도시되지 않음) 및 Au 도금(도 1에 도시되지 않음) 되어, (제 1 금속 패드층(4) 및 제 2 금속 패드층(6)을 포함하는) 배선층(11) 및 (제 1 절연체층(3) 및 제 2 절연체층(5)을 포함하는) 절연체층(10)을 포함하는 빌드업층(50)을 형성한다.
제 1 실시예에 따라, 제 2 절연체층(5)이 형성된다. 제 2 절연체층(5)은 빌드업층(50)의 제 2 레지스트 층이 된다. 반면, 제 1 절연체층(3)은 제 1 레지스트 층이 된다. 또한, 제 1 금속 패드층(4) 및 제 2 금속 패드층(6) 중의 하나는 전자 부품을 장착시키기 위한 커넥터 터미널인 반면, 제 1 금속 패드층(4) 및 제 2 금속 패드층(6) 중의 다른 하나는 마더 보드 또는 다른 배선 기판에 장착되는 커넥터 터미널이다.
<제 6 단계>
제 1 실시예에 따라, 제 2 금속 패드층(6)은 전자 부품을 장착시키기 위한 커넥터 터미널로 사용된다.
금속 지지틀체(7)는 제 2 절연체층(5)의 주어진 위치에 형성된다. 금속 지지틀체(7)는 Cu, Cu 합금, (JIS(일본 산업 기준)에 따른) SUS, Fe-Ni 합금, Al, Al합금, 인바, 인바 합금 등을 포함하는 금속 재질로 이루어진다.
다층 배선 기판(1)은 상기 제 1 단계, 제 2 단계, 제 3 단계, 제 4 단계, 제 5 단계 및 제 6 단계에서 형성될 수 있다. 이렇게 형성된 다층 배선 기판(1)은 패키지 기판으로 사용된다. 따라서, 제 1 금속 패드층(4)은 솔더 볼을 통하여 마더 보드 및 다른 배선 기판에 전기적으로 연결되는 반면, 제 2 금속 패드층(6)은 솔더 범프를 통하여 전자 부품에 전기적으로 연결된다.
상기에서, 다층 배선 기판(1)의 절연체층(10)은 하기 재질을 갖도록 한다:
1. 제 1 절연체층(3)은 열경화성 수지로 이루어지는 반면, 절연체층(10)의 또 다른 부분은 광 민감성 수지로 이루어진다.
2. 절연체층(10)은 거의 전부 열경화성 수지로 이루어진다.
또한, 제 1 금속 패드층(4)은 전자 부품을 장착하기 위한 커넥터 터미널이 되도록 만들어질 수 있다. 이 경우, 도 1의 제 2 단계에서 형성된 빌드업층(50)의 절연체층(10) 및 배선층(11)은 뒤집힌 구조 및 배선 패턴을 갖는다.
다층 배선 기판(1)의 제조 방법은 제 1 실시예에 따른 방법에 한정되지 않는다. 기술 범위가 본 발명의 청구범위의 기술 범위로부터 벗어나지 않는 한, 본 실시예의 수정 및 변형이 당업자에게 가능할 것이다.
이하, 본 발명의 또 다른 실시예가 기술된다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 다층 배선 기판(1)의 제조 방법이 도 2에 도시된 바와 같이 제공된다.
제 2 실시예에 따르면, 제 1 금속 패드층(4)은 전자 부품을 장착시키기 위한 커넥터 터미널이 된다. 제 1 실시예에 대한 설명과 실질적으로 유사하기 때문에, 제 2 실시예의 제 1 단계, 제 2 단계 및 제 3 단계에 대한 기술은 기본적으로 생략하겠다. 그러나, 제 2 실시예에 따른 도 2의 제 2 단계에서, 절연체층(10) 및 배선층(11)은 배선층(11)의 배선 패턴을 형성하는 방법 및 구성이 제 1 실시예에 따른 도 1의 제 2 단계에 대하여 뒤집혀지도록 형성된다.
<제 4 단계>
금속 지지판(2)은 금속 지지판(2)을 구성하는 영역이 부분적으로 제거될 수 있도록 실시되는 마스킹(masking) 처리로 에칭 단계(에칭 처리)에 제공된다. 그러나, 에칭 단계 이후의 금속 지지판(2)의 잔유물은 제 1 금속 패드층(4)의 하부 영역을 넘어설 수 없다. 좀 더 구체적으로, 상기 영역은 제 1 금속 패드층(4)의 두꺼운 부분으로부터 실질적으로 아래쪽으로 돌출된 영역으로 정의된다.
<제 5 단계>
그 다음, 제 1 실시예(제 1 개방 단계)에 따른 도 1의 제 5 단계에서 개시된 것과 실질적으로 유사한 방법으로 제 1 절연체층(3)의 주어진 위치를 개방한다.
제 1 개방 단계 이후에, 제 1 금속 패드층(4) 및 제 2 금속 패드층(6) 각각의 노출 영역은 비전해 Ni-P 도금(도 2에 도시되지 않음) 및 Au 도금(도 2에 도시되지 않음)이 제공되고, 따라서 (제 1 금속 패드층(4) 및 제 2 금속 패드층(6)을 포함하는) 배선층(11) 및 (제 1 절연체층(3) 및 제 2 절연체층(5)을 포함하는) 절연체층(10)을 포함하는 빌드업층(50)을 형성한다.
도 2의 제 4 단계의 에칭 단계 이후에 금속 지지판(2)의 잔여물은 보통 제 1 실시예에 따른 도 1의 제 6 단계에서 형성된 것과 같은 금속 지지틀체(7)로서 사용된다. 결과적으로 빌드업층(50)이 형성되고, 따라서 다층 배선 기판(1)이 형성된다.
(제 3 실시예)
본 발명의 제 3 실시예에 따른 다층 배선 기판(1)의 제조 방법이 도 3에 도시된 바와 같이 제공된다.
제 1 실시예에 대한 기재와 실질적으로 유사하기 때문에, 제 3 실시예의 제 1 단계 및 제 2 단계는 기본적으로 생략하겠다. 그러나, 제 3 실시예에 따른 도 3의 제 2 단계에서, 제 2 절연체층(5)은 경화되지 않은, 즉 경화 처리 되지 않은 (광 민감성 수지로 된) 층간 절연체 막을 갖는다.
<제 3 단계>
제 2 절연체층(5)은 자외선으로 조사, 노출 및 전개하면서 패턴 처리되어, 도 3의 제 3 단계에 도시된 패턴으로 형성된다. 패턴 처리 과정 또는 그 이후에, 제 2 절연체층(5)은 경화 처리에 제공된다.
그 다음, 제 3 실시예에 따른 도 3의 제 4 단계, 제 5 단계 및 제 6 단계는 제 1 실시예에 따른 도 1의 그것들과 실질적으로 유사하며, 그렇게 해서 도 3의 제 6 단계에서 다층 배선 기판(1)이 형성된다. 여기서, 제 1 금속 패드층(4)은 전자 부품을 장착시키기 위한 커넥터 터미널이 된다.
제 3 실시예에 따른 도 3의 다층 배선 기판(1)에서, 제 2 금속 패드층(6)의제 2 절연체층(5) 측의 메인 표면은 제 2 절연체층(5)으로 코팅되지 않는다. 제조 단계에서의 외력으로 인한 응력은, 제조 흐름에 비추어, 대부분 아마도 제 1 금속 패드층(4)과 제 1 절연체층(3) 사이의 인터페이스에 집중될 것이다. 이러한 이유로, 제 1 절연체층(3) 및 제 1 금속 패드층(4)은 도 3의 제 1 단계에서 금속 지지판(2)의 메인 표면에 연속적으로 라미네이트 된다. 요컨대, 제 1 단계가 도 3에서 확보된다면, 적어도 본 발명의 초기 목적은 달성된다.
<예제>
아래에 기재된 내용은 본 발명에 따른 다층 배선 기판(1)의 제조 방법의 효과를 확인하기 위한 실험 결과이다.
(예제 1)
제 2 실시예에 따른 다층 배선 기판의 제조 방법에 따라, 도 2의 제 5 단계에 도시된 바와 같이 다층 배선 기판이 제조된다. 이렇게 제조된 다층 배선 기판의 {도 2의 제 1 금속 패드층(4)에 해당하는} 제 1 금속 패드층의 노출된 메인 표면은 비전해질 Ni-P 도금 및 Au 도금에 제공됨으로써, 비전해질 도금층들을 통해 제 1 금속 패드층의 메인 표면에 솔더 범프가 형성된다. 그 다음, 전자 부품(IC 칩)이 솔더 범프에 장착된다.
반면, 이렇게 제조된 다층 배선 기판의 {도 2의 제 2 금속 패드층(6)에 해당하는} 제 2 금속 패드층의 노출된 메인 표면은 비전해질 Ni-P 도금 및 Au 도금에 제공되고, 따라서 비전해질 도금층들을 통해 제 2 금속 패드층의 메인 표면에 솔더 볼이 형성된다.
언더 필(under fill) 수지(61)로 만들어진 절연체 밀봉 수지층(insulator seal resin layer)이 전자 부품과 다층 배선 기판 사이에 삽입된다.
(비교예)
상기 예제 1에 따른 조건과 실질적으로 유사한 조건에서 다층 배선 기판이 제조되었다. 그러나, 본 비교예에서 제 1 금속 패드층 및 제 2 금속 패드층 각각의 메인 표면은 제 1 금속 패드층(4)을 나타내는 도 7(b)에 도시된 것처럼 거의 전부 노출된다.
상술한 바와 같은 예제 1과 비교예에 따라 제조된 다층 배선 기판은 횡단면 관찰을 위해 SEM(주사형 전자 현미경)에 제공되었다. 도 9는 예제 1의 관찰 결과를 도시하고, 도 10은 비교예의 관찰 결과를 도시한다.
도 9로부터, 예제 1의 다층 배선 기판은 제 1 금속 패드층(4)과 절연체층 사이의 인터페이스 또는 제 2 금속 패드층(6)과 절연체층 사이의 인터페이스에 크랙 등이 없음을 도시하며, 따라서 다층 배선 기판이 우수함을 나타낸다.
도 10(a)은 제 1 금속 패드층(4)부터 제 2 금속 패드층(6)까지의 영역에 대한 실험 결과를 도시한다. 도 10(b)은 제 1 금속 패드층(4) 부근 영역의 확대도를 도시한다. 도 10(a)과 도 10(b)를 결합하면, 비교예의 다층 배선 기판은 제 1 금속 패드층(4)과 절연체층 사이의 인터페이스 및 제 2 금속 패드층(6)과 절연체층 사이의 인터페이스에 크랙을 나타낸다. 크랙은 제 1 금속 패드층(4)과 절연체층 사이의 인터페이스 및 제 2 금속 패드층(6)과 절연체층 사이의 인터페이스에 발생하는 과다한 응력 집중으로 인해 발생하는 것 같다.
상술한 바와 같은 예제 1과 비교예의 결과를 요약하면, 제 1 금속 패드층과 제 2 금속 패드층 각각의 메인 표면은 바람직하게 각각의 제 1 절연체층과 제 2 절연체층 중의 하나로 코팅되고, 따라서 크랙을 갖는 다층 배선 기판이 솔더 범프(60) 또는 솔더 볼(62)의 형성시 형성하는 것으로부터 효과적으로 억제된다.
예제 1 및 비교예의 다층 배선 기판의 제조 방법에 있어서, 솔더 범프(60) 또는 솔더 볼(62)이 형성되기 전에는(다시 말하면, 도 2의 제 5단계에서), (횡단면 관찰을 위한) SEM에 의해 빌드업층상의 어떠한 크랙도 발견되지 않는다. 상기 크랙이 없는 상태는, 본 발명의 특허청구범위 제 1 항에 청구된 다층 배선 기판의 제조 방법이 제조 단계에서 크랙이 발생하는 것을 효과적으로 억제할 수 있다는 것을 입증한다.
본 출원은 일본 특허 출원 제 P2002-270225 호(2002. 9. 17자 출원)에 기초한다. 우선권 주장의 기초가 되는 일본 특허 출원 제 P2002-270225 호의 전체 내용은 오역이나 생략 부분에 대한 보호를 위해 참고로 여기에 포함된다.
본 발명의 기술 범위는 이하 첨부된 청구항에 따라 정의된다.
상기한 바와 같이 본 발명에 의하면, 코어 기판이 없으며 빌드업층을 다층 배선층으로 하는 다층 배선 기판에 있어서, 그 빌드업층의 전기적 특성 등의 품질 향상을 도모하고, 이 빌드업층의 제조에 적합한 다층 배선 기판의 제조방법을 제공할 수 있게 된다.

Claims (20)

  1. 코어 기판이 없으며 빌드업층으로 구성되는 다층 배선 기판으로서, 상기 빌드업층은 절연체층 및 배선층으로 구성되고, 상기 빌드업층의 제 1 메인 표면 및 제 2 메인 표면 중의 하나는 금속 지지틀체로 형성되는 다층 배선 기판의 제조 방법으로서,
    i) 상기 절연체층에 포함되고, 상기 빌드업층의 상기 제 1 메인 표면 측에 위치하는 제 1 레지스트층이 되는 제 1 절연체층을, 실질적으로 금속 지지판의 제 1 메인 표면에 형성하는 단계, 및
    ii) 상기 배선층에 포함되고 금속 패드층이 되는 제 1 금속 패드층을, 상기 제 1 절연체층의 제 1 메인 표면상의 주어진 위치에 형성하는 단계로 구성되는 다층 배선 기판의 제조 방법.
  2. 청구항 1에 있어서,
    상기 금속 지지판은 에칭 처리를 실행하기 위한 에칭 단계에 제공되고, 상기 에칭 처리는 상기 제 1 절연체층을 에치 스탑층으로 사용하는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제 1 절연체층을 개방 처리하고, 상기 제 1 금속 패드층의 상기 제 1 절연체층 측의 메인 표면이 상기 제 1 절연체층으로 코팅된 코팅 영역 및 노출 표면을 갖는 노출 영역을 포함하도록 상기 제 1 절연체층의 주어진 위치를 개방시키는, 제 1 개방 단계로 더 구성되는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  4. 청구항 3에 있어서,
    상기 제 1 개방 단계는 드라이 에칭을 사용하는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제 1 개방 단계의 상기 드라이 에칭은 레이저 가공인 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  6. 청구항 3에 있어서,
    i) 상기 절연체층에 포함되고, 상기 빌드업층의 상기 제 1 메인 표면측 맞은편으로 상기 빌드업층의 상기 제 2 메인 표면 측에 위치하는 제 2 레지스트 층이 되는 제 2 절연체층을 형성하고;
    ii) 상기 제 2 절연체층을 형성하는 단계 이전에, 상기 배선층에 포함되고 상기 금속 패드층이 되는 제 2 금속 패드층을, 상기 제 2 절연체층의 실질적으로 아래에 형성하고;
    iii) 상기 제 2 절연체층을 개방 처리하고, 상기 제 2 금속 패드층의 상기 제 2 절연체층 측의 메인 표면이 상기 제 2 절연체층으로 코팅된 코팅 영역 및 노출된 표면을 갖는 노출 영역을 포함하도록 상기 제 2 절연체층의 주어진 위치를 개방하는 제 2 개방 단계로 더 구성되는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  7. 청구항 6에 있어서,
    상기 제 1 개방 단계를 통해 형성된 상기 제 1 금속 패드층의 상기 노출 영역은 상기 제 2 개방 단계를 통해 형성된 상기 제 2 금속 패드층의 노출 영역 보다 작고, 상기 제 1 개방 단계는 드라이 에칭을 사용하는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  8. 청구항 7에 있어서,
    상기 제 1 개방 단계의 상기 드라이 에칭은 레이저 가공인 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  9. 청구항 7에 있어서,
    상기 제 1 금속 패드층의 상기 제 1 절연체층 측의 메인 표면은 2,800 ㎛2~ 32,000 ㎛2범위이고, 상기 제 1 개방 단계 이후에 노출되는 상기 제 1 금속 패드층의 상기 노출 영역은 1,900 ㎛2~ 26,000 ㎛2범위인 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  10. 청구항 7에 있어서,
    상기 제 2 금속 패드층의 상기 제 2 절연체층 측의 메인 표면의 범위는 49,000 ㎛2~ 600,000 ㎛2이고, 상기 제 2 개방 단계 이후에 노출된 상기 제 2 금속 패드층의 상기 노출 영역의 범위는 30,000 ㎛2~ 400,000 ㎛2인 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  11. 청구항 7에 있어서,
    실질적으로 원으로 성형될 때 상기 제 1 금속 패드층의 상기 제 1 절연체층 측의 메인 표면은 60 ㎛ ~ 200 ㎛ 범위의 지름을 갖고, 실질적으로 원으로 성형되었을 때 상기 제 1 금속 패드층의 상기 노출 영역은 50 ㎛ ~ 180 ㎛ 범위의 지름을 갖는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  12. 청구항 7에 있어서,
    실질적으로 원으로 성형될 때 상기 제 2 금속 패드층의 상기 제 2 절연체층 측의 메인 표면은 250 ㎛ ~ 870 ㎛ 범위의 지름을 갖고, 실질적으로 원으로 성형될 때 상기 2 금속 패드층의 상기 노출 영역은 200 ㎛ ~ 710 ㎛ 범위의 지름을 갖는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  13. 청구항 2에 있어서,
    마스킹 처리로 상기 에칭 단계에 적용되는 상기 금속 지지판은 상기 금속 지지판을 구성하는 영역이 부분적으로 제거되도록 실행되고, 상기 에칭 단계 이후의 상기 금속 지지판의 잔유물은 상기 제 1 금속 패드층 하부의 영역을 넘어설 수 없고, 상기 영역은 상기 제 1 금속 패드층의 두꺼운 부분으로부터 실질적으로 아래쪽으로 돌출된 영역으로 정의되는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  14. 청구항 13에 있어서,
    상기 에칭 단계 이후의 상기 금속 지지판의 잔유물은 보통 상기 금속 지지틀체로 사용되는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  15. 청구항 1에 있어서,
    상기 제 1 절연체층을 형성하는 단계 및 상기 제 1 금속 패드층을 형성하는 단계는 연속적으로 실행되는 것을 특징으로 하는 다층 배선 기판의 제조 방법.
  16. 제 1 메인 표면 및 제 2 메인 표면 중의 하나가 금속 지지틀체로 형성된 빌드업층으로 구성되는, 코어 기판이 없는 다층 배선 기판으로서,
    상기 빌드업층은,
    i) 금속 지지판의 제 1 메인 표면에 실질적으로 형성되고, 상기 빌드업층의 상기 제 1 메인 표면 측에 위치하는 제 1 레지스트층이 되는 제 1 절연체층; 및
    ii) 상기 제 1 절연체층의 제 1 메인 표면의 주어진 위치에 형성되는 제 1 금속 패드층으로 구성되는 것을 특징으로 하는 다층 배선 기판.
  17. 청구항 16에 있어서,
    상기 빌드업층은
    i) 상기 빌드업층의 상기 제 1 메인 표면 측 맞은편의 상기 빌드업층의 상기 제 2 메인 표면 측에 위치하는 제 2 레지스트층이 되는 제 2 절연체층; 및
    ii) 상기 제 2 절연체층의 실질적으로 아래에 형성되는 제 2 금속 패드층으로 더 구성되는 것을 특징으로 하는 다층 배선 기판.
  18. 청구항 17에 있어서,
    상기 제 1 금속 패드층의 상기 제 1 절연체층 측의 메인 표면의 범위는 2,800 ㎛2~ 32,000 ㎛2이고, 제 1 개방 단계 이후에 노출된 상기 제 1 금속 패드층의 노출 영역의 범위는 1,900 ㎛2~ 26,000 ㎛2인 것을 특징으로 하는 다층 배선 기판.
  19. 청구항 17에 있어서,
    상기 제 2 금속 패드층의 상기 제 2 절연체층 측의 메인 표면의 범위는 49,000 ㎛2~ 600,000 ㎛2이고, 제 2 개방 단계 이후에 노출된 상기 제 2 금속 패드층의 노출 영역의 범위는 30,000 ㎛2~ 400,000 ㎛2인 것을 특징으로 하는 다층 배선 기판.
  20. 청구항 17에 있어서,
    실질적으로 원으로 성형될 때 상기 제 1 금속 패드층의 상기 제 1 절연체층 측의 메인 표면은 60 ㎛ ~ 200 ㎛ 범위의 지름을 갖고, 실질적으로 원으로 성형될 때 상기 제 1 금속 패드층의 노출 영역은 50 ㎛ ~ 180 ㎛ 범위의 지름을 갖고,
    실질적으로 원으로 성형될 때 상기 제 2 금속 패드층의 상기 제 2 절연체층 측의 메인 표면은 250 ㎛ ~ 870 ㎛ 범위의 지름을 갖고, 실질적으로 원으로 성형될 때 상기 제 2 금속 패드층의 노출 영역은 200 ㎛ ~ 710 ㎛ 범위의 지름을 갖는 것을 특징으로 하는 다층 배선 기판.
KR10-2003-0040239A 2002-09-17 2003-06-20 다층 배선 기판 및 그 제조 방법 KR100516143B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00270225 2002-09-17
JP2002270225A JP3983146B2 (ja) 2002-09-17 2002-09-17 多層配線基板の製造方法

Publications (2)

Publication Number Publication Date
KR20040025538A true KR20040025538A (ko) 2004-03-24
KR100516143B1 KR100516143B1 (ko) 2005-09-22

Family

ID=31986845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0040239A KR100516143B1 (ko) 2002-09-17 2003-06-20 다층 배선 기판 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7060604B2 (ko)
JP (1) JP3983146B2 (ko)
KR (1) KR100516143B1 (ko)
CN (2) CN1870259A (ko)
TW (1) TWI298006B (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4267903B2 (ja) * 2002-11-29 2009-05-27 日本特殊陶業株式会社 多層配線基板の製造方法
JP4336605B2 (ja) * 2004-04-09 2009-09-30 日本特殊陶業株式会社 配線基板の製造方法
JP4342367B2 (ja) * 2004-04-09 2009-10-14 日本特殊陶業株式会社 配線基板の製造方法
JP4342366B2 (ja) * 2004-04-09 2009-10-14 日本特殊陶業株式会社 配線基板の製造方法
JP4335075B2 (ja) * 2004-06-08 2009-09-30 株式会社伸光製作所 多層プリント配線基板およびその製造方法
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
CN101356641B (zh) * 2006-01-06 2011-05-18 日本电气株式会社 半导体搭载用布线基板、其制造方法及布线基板组件
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
JP4171499B2 (ja) 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
TWI296843B (en) * 2006-04-19 2008-05-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
JP4930689B2 (ja) * 2006-04-28 2012-05-16 凸版印刷株式会社 多層半導体パッケージの製造方法
JP4431123B2 (ja) 2006-05-22 2010-03-10 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
KR100751663B1 (ko) 2006-09-06 2007-08-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
US20080188037A1 (en) * 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
JP4983288B2 (ja) * 2007-02-14 2012-07-25 富士通株式会社 多層配線基板およびその製造方法
TWI360205B (en) * 2007-06-20 2012-03-11 Princo Corp Multi-layer substrate and manufacture method there
JP5096855B2 (ja) * 2007-09-27 2012-12-12 新光電気工業株式会社 配線基板の製造方法及び配線基板
KR100923883B1 (ko) * 2008-04-25 2009-10-28 대덕전자 주식회사 강도가 부가된 코어 리스 인쇄회로기판 제조 방법
CN101677067B (zh) * 2008-09-19 2012-05-09 钰桥半导体股份有限公司 铜核层多层封装基板的制作方法
JP5284235B2 (ja) * 2008-09-29 2013-09-11 日本特殊陶業株式会社 半導体パッケージ
US8581423B2 (en) 2008-11-17 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Double solid metal pad with reduced area
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5566720B2 (ja) * 2010-02-16 2014-08-06 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5610285B2 (ja) * 2010-09-29 2014-10-22 本田技研工業株式会社 配線構造体及びそれを備えたジョイントボックス
WO2013047848A1 (ja) * 2011-09-30 2013-04-04 京セラ株式会社 配線基板、部品内蔵基板および実装構造体
CN103582319B (zh) * 2012-07-19 2016-10-19 景硕科技股份有限公司 线路积层板结构的制作方法
US9245846B2 (en) * 2014-05-06 2016-01-26 International Business Machines Corporation Chip with programmable shelf life
TWI545997B (zh) * 2014-07-31 2016-08-11 恆勁科技股份有限公司 中介基板及其製法
CN105722299B (zh) * 2014-12-03 2018-08-31 恒劲科技股份有限公司 中介基板及其制法
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
CN104966709B (zh) * 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
US10361121B2 (en) * 2016-05-13 2019-07-23 Intel Corporation Aluminum oxide for thermal management or adhesion
US9905519B1 (en) * 2016-08-29 2018-02-27 Via Alliance Semiconductor Co., Ltd. Electronic structure process
US10002839B2 (en) * 2016-08-29 2018-06-19 Via Alliance Semiconductor Co., Ltd. Electronic structure, and electronic structure array
JP6693850B2 (ja) * 2016-09-30 2020-05-13 新光電気工業株式会社 キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法
US11071214B2 (en) 2016-12-22 2021-07-20 Mitsui Mining & Smelting Co., Ltd. Method for manufacturing multilayer wiring board
TWI719241B (zh) * 2017-08-18 2021-02-21 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
TWI712344B (zh) * 2017-08-18 2020-12-01 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
JP7187821B2 (ja) * 2018-05-29 2022-12-13 Tdk株式会社 プリント配線板およびその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63229897A (ja) 1987-03-19 1988-09-26 古河電気工業株式会社 リジツド型多層プリント回路板の製造方法
JPH0575255A (ja) * 1991-09-11 1993-03-26 Hitachi Ltd 混成基板とこれを搭載する回路モジユールおよびその製造方法
US5404044A (en) * 1992-09-29 1995-04-04 International Business Machines Corporation Parallel process interposer (PPI)
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5918153A (en) * 1996-09-18 1999-06-29 Sandia Corporation High density electronic circuit and process for making
JP3236785B2 (ja) * 1996-09-27 2001-12-10 京セラ株式会社 積層セラミック基板の製造方法
JPH10209324A (ja) * 1997-01-23 1998-08-07 Kyocera Corp 配線基板
JP3756655B2 (ja) 1998-02-09 2006-03-15 日本特殊陶業株式会社 ビルドアップ多層基板の製造方法
JPH11289025A (ja) 1998-04-01 1999-10-19 Ngk Spark Plug Co Ltd ビルドアップ多層配線基板
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
US6221693B1 (en) * 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置
JP3973340B2 (ja) 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2002009444A (ja) * 2000-06-22 2002-01-11 Hitachi Ltd セラミック多層配線基板の構造
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP4427874B2 (ja) 2000-07-06 2010-03-10 住友ベークライト株式会社 多層配線板の製造方法および多層配線板
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法

Also Published As

Publication number Publication date
TWI298006B (en) 2008-06-11
KR100516143B1 (ko) 2005-09-22
US20060189125A1 (en) 2006-08-24
CN1288947C (zh) 2006-12-06
CN1870259A (zh) 2006-11-29
TW200410613A (en) 2004-06-16
JP3983146B2 (ja) 2007-09-26
US20040053489A1 (en) 2004-03-18
US7060604B2 (en) 2006-06-13
US7233066B2 (en) 2007-06-19
JP2004111536A (ja) 2004-04-08
CN1484482A (zh) 2004-03-24

Similar Documents

Publication Publication Date Title
KR100516143B1 (ko) 다층 배선 기판 및 그 제조 방법
US7462555B2 (en) Ball grid array substrate having window and method of fabricating same
US7595228B2 (en) Method for manufacturing electronic component-mounted board
US7761982B2 (en) Method for manufacturing IC-embedded substrate
US7802361B2 (en) Method for manufacturing the BGA package board
US20060060558A1 (en) Method of fabricating package substrate using electroless nickel plating
US20080296056A1 (en) Printed circuit board, production method therefor, electronic-component carrier board using printed circuit board, and production method therefor
US11854920B2 (en) Embedded chip package and manufacturing method thereof
KR20080091709A (ko) 배선 기판 및 그 제조 방법
US20090288873A1 (en) Wiring board and method of manufacturing the same
KR101278426B1 (ko) 반도체 패키지 기판의 제조방법
KR20040001048A (ko) 인쇄회로기판의 미세회로패턴 제조방법
JP2005294285A (ja) 半導体モジュールおよびその製造方法
JP2002252436A (ja) 両面積層板およびその製造方法
JP2004095582A (ja) コア基板およびその製造方法
KR100619349B1 (ko) 인쇄회로기판의 회로패턴 형성방법
KR20190038016A (ko) 코일 부품 및 그의 제조방법
KR100335875B1 (ko) 범프 접합용 배선판, 상기 배선판을 이용하여 조립한 반도체 소자 및 범프 접합용 배선판의 제조 방법
JP4267903B2 (ja) 多層配線基板の製造方法
KR100632545B1 (ko) 신뢰성 향상을 위한 볼패드 형상을 구비한 볼 그리드어레이 기판의 제조방법
US10049935B2 (en) Integrated circuit package having pin up interconnect
US10553475B2 (en) Single layer integrated circuit package
KR20060098803A (ko) 기계적 연마를 통한 미세 회로를 구비한 인쇄회로기판의 제조 방법
JP2006128445A (ja) プリント配線板の製造方法
JP2001024314A (ja) 半田付け方法及びそれにより得られた実装基板

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee