KR20080091709A - 배선 기판 및 그 제조 방법 - Google Patents

배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20080091709A
KR20080091709A KR1020080031529A KR20080031529A KR20080091709A KR 20080091709 A KR20080091709 A KR 20080091709A KR 1020080031529 A KR1020080031529 A KR 1020080031529A KR 20080031529 A KR20080031529 A KR 20080031529A KR 20080091709 A KR20080091709 A KR 20080091709A
Authority
KR
South Korea
Prior art keywords
support plate
alignment mark
electrode pad
resin layer
wiring board
Prior art date
Application number
KR1020080031529A
Other languages
English (en)
Other versions
KR101474261B1 (ko
Inventor
고타로 고다니
준이치 나카무라
겐타로 가네코
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20080091709A publication Critical patent/KR20080091709A/ko
Application granted granted Critical
Publication of KR101474261B1 publication Critical patent/KR101474261B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4679—Aligning added circuit layers or via connections relative to previous circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09918—Optically detected marks used for aligning tool relative to the PCB, e.g. for mounting of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0346—Deburring, rounding, bevelling or smoothing conductor edges
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382—Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49224—Contact or terminal manufacturing with coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

배선 기판의 제조 방법에 있어서, 상기 방법은 (ⅰ) 지지판과 접하도록 복수의 도전 패턴들을 형성하는 단계; (ⅱ) 상기 복수의 도전 패턴들을 덮고 상기 지지판과 접하도록 수지층을 형성하는 단계; (ⅲ) 상기 복수의 도전 패턴들 중 적어도 하나에 접속하는 다른 도전 패턴을 형성하는 단계; 및 (ⅳ) 상기 지지판을 제거하는 단계를 포함한다. 상기 (ⅰ) 단계에서 상기 복수의 도전 패턴들 중 적어도 하나와 접하는 상기 지지판의 제1 영역은, 상기 (ⅱ) 단계에서 상기 수지층과 접하는 상기 지지판의 제2 영역과 표면 거칠기가 다르다.
Figure P1020080031529
배선 기판, 도전 패턴, 정렬 마크, 전극 패드, 표면 거칠기, 조화(粗化) 처리, 마스크, 평활화(平滑化) 처리

Description

배선 기판 및 그 제조 방법{WIRING BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전극 패드와 정렬 마크(alignment mark)를 갖는 배선 기판 및 상기 배선 기판의 제조 방법에 관한 것이다.
반도체 칩과 같은 부품들을 실장하는 배선 기판(전자 부품)의 다양한 구성들이 제안되어 왔다. 최근, 반도체 칩이 박형화, 소형화함에 따라 반도체 칩을 실장하는 배선 기판을 박형화, 소형화하여 제조하는 것에 대한 현저한 요구가 있어 왔다.
예를 들면, 상기 배선 기판을 박형화하여 형성하는 방법으로 소위 빌드업(build-up) 법이 알려져 있다. 빌드업 법에서는 에폭시 수지로 만들어진 빌드업 층(빌드업 수지)이 층간 절연층을 형성하기 위하여 코어 기판(core board) 위에 적층되어, 배선 기판을 제조한다.
상기 코어 기판은 수지 침투 가공재(prepreg) 등으로 만들어진다. 배선 기판의 제조 공정에 있어서, 코어 기판은 아직 경화되지 않은 부드러운 빌드업 층을 지지한다. 또한, 코어 기판은 빌드업 층이 경화되면서 배선 기판이 뒤틀리는 것을 억 제한다. 그러나, 상기 빌드업 법에 있어서, 코어 기판을 더욱 박형화하려고 할 때, 배선 기판의 기초가 되는 코어 기판의 두께에 있어서 문제가 있다.
빌드업 법에 있어서, 코어 기판을 더욱 박형화하기 위하여, 배선 기판(빌드업 층)을 지지하는 지지판 위에 배선 기판이 형성된 후 지지판을 제거하는 방법이 제안되어 왔다. (예, 일본국 특개 2005-5742호 공보 참조)
그러나, 금속으로 만들어진 지지판과 수지로 만들어진 빌드업 층 사이의 밀착력이 강하지 못하기 때문에, 밀착력을 향상시키기 위한 대책이 필요하다. 그러한 예로서, 금속 표면을 거칠게 하여 수지에 대한 밀착력을 향상시키는 방법이 검토되어 왔다.
그러나, 지지판이 거칠게 되면, 거칠게 된 표면의 상태가 배선 기판의 표면으로 전사(轉寫)된다. 예를 들어, 지지판과 접촉하게 되는 배선 기판의 표면에 정렬(위치 결정)용의 정렬 마크가 형성되면, 정렬 마크의 표면이 거칠게 된다. 따라서, 배선 기판의 위치 결정에 있어서 정렬 마크를 인식하는 것이 곤란해져 가공 정밀도의 신뢰성이 저하된다.
상기 과제를 해결하기 위해, 본 발명의 실시예들은 새롭고 유용한 배선 기판의 제조 방법과 배선 기판을 제공한다.
본 발명의 구체적인 과제는 배선 기판의 박형화를 가능하게 하고 정렬의 정밀도를 향상시키는 배선 기판의 제조 방법과 배선 기판을 제공하는 것이다.
본 발명의 1 이상의 형태에 의하면, 배선 기판의 제조 방법은 (ⅰ) 지지판과 접하도록 복수의 도전 패턴들을 형성하는 단계; (ⅱ) 상기 복수의 도전 패턴들을 덮고 상기 지지판과 접하도록 수지층을 형성하는 단계; (ⅲ) 상기 복수의 도전 패턴들 중 적어도 하나에 접속하는 다른 도전 패턴을 형성하는 단계; 및 (ⅳ) 상기 지지판을 제거하는 단계를 포함하고, 상기 (ⅰ) 단계에서 상기 복수의 도전 패턴들 중 적어도 하나와 접하는 상기 지지판의 제1 영역은, 상기 (ⅱ) 단계에서 상기 수지층과 접하는 상기 지지판의 제2 영역과 표면 거칠기가 다르다.
본 발명의 1 이상의 형태에 의하면, 배선 기판은 수지층; 정렬 마크; 및 전 극 패드를 포함하고, 상기 정렬 마크와 상기 전극 패드는 상기 수지층에 매설(埋設)되어 있고, 상기 정렬 마크와 상기 전극 패드의 한쪽 표면들은 수지층으로부터 노출되어 있으며, 상기 수지층의 노출면은 상기 정렬 마크와 상기 전극 패드 중 적어도 하나의 노출면과 거칠기가 다르다.
본 발명에 의하면, 배선 기판의 박형화를 가능하게 하고 정렬의 정밀도를 향상시키는 배선 기판의 제조 방법이 제공된다.
본 발명의 다른 형태들과 장점들은 이하의 설명, 도면, 및 청구항들로부터 명백할 것이다.
도 1은 종래 기술의 배선 기판(전자 부품)의 제조 방법을 나타내는 개략도이다. 도 1을 참조하면, 정렬 마크(도전 패턴(13))와 수지층(12)이 Cu와 같은 금속 재료로 이루어진 지지판(11) 위에 형성된 후, 지지판(11)이 에칭(etching) 등에 의해 제거되며, 그에 의해 배선 기판이 형성된다. 이러한 이유로, 지지판을 사용함에 의해 배선 기판을 제조함에 있어서 수지층의 뒤틀림을 억제하면서, 제조되는 배선 기판을 박형화할 수 있다. 본 도면에서는, 전극 패드와 배선 구조와 같은 구조체들은 도시하지 않았다.
그러나, 상기 제조 방법에서는 금속 재료로 이루어진 지지판(11)과 수지층(12)의 밀착력을 향상시키기 위하여 지지판(11)의 표면에 표면 거칠기를 크게 하기 위해 조화(粗化) 처리하는 경우가 있다. 이 경우, 지지판(11)의 표면 거칠기가 수지층(12)과 정렬 마크(13)와 같은 배선 기판 측에 전사(轉寫)된다.
예를 들어, 정렬 마크(13)의 표면이 거칠게 되고 표면 거칠기가 커질 때, 정렬 마크(13)를 인식하는 것이 곤란할 수 있다. 예를 들어, 지지판(11)이 제거된 후 땜납과 같은 접속부가 전극 패드(도시하지 않음) 위에 형성될 때, 정렬 마크를 인식하는 것이 곤란하고, 따라서 배선 기판의 가공 정밀도에서 문제가 발생한다.
본 발명에서는, 이하 설명하는 바와 같이, 정렬 마크와 접하게 되는 지지판의 영역이 수지층과 접하게 되는 지지판의 영역과 표면 거칠기에서 상이하다. 이러한 이유로, 수지층과 지지판의 밀착력을 확보하면서 정렬 마크의 표면 거칠기가 작아지고, 따라서 정렬 마크를 인식하는 것이 용이하다.
도 2는 본 발명에 의한 배선 기판(전자 부품)의 제조 방법을 나타내는 개략도이다. 상술한 부분들에 동일한 부호가 주어지며 그 설명은 생략한다. 도 2를 참조하면, 도면에 나타낸 바와 같이, 표면 거칠기에서 서로 다른 제1 영역(비조화(非粗化)면(11A))과 제2 영역(조화면(11B))이 Cu로 이루어진 지지판(11)의 배선 기판과 접하게 되는 표면에 형성된다.
예를 들어, 제1 영역(11A)은 일반적인 금속판(Cu판)의 표면 마무리 정도의 표면 거칠기(Ra)를 가지며, 그 표면 거칠기는 제2 영역(11B)보다 작고, 표면 거칠기를 나타내는 Ra는 100nm 이하이다. 제2 영역(11B)은 조화 처리에 의하여 형성되며, 그 표면 거칠기는 제1 영역(11A)보다 크고, 표면 거칠기를 나타내는 Ra는 200nm 내지 600nm 정도이다.
이러한 이유로, 매끄러운 제1 영역(11A)의 표면 상태가 정렬 마크(도전 패 턴(13))에 그대로 전사되므로, 정렬 마크(13)의 표면 거칠기는 작게 된다. 따라서, 지지판(11)을 제거한 후 정렬 마크를 인식하는 것이 용이하며, 그에 의하여 정렬의 정밀도가 향상된다.
또한, 큰 표면 거칠기를 갖는 제2 영역(조화면(11B))과 제2 영역(11B)에 접하게 되는 수지층(12) 사이의 밀착력이 향상되기 때문에, 배선 기판의 제조 공정에서 수지층(12)이 벗겨지는 것을 억제할 수 있다.
비록 도 2에 도시하지 않았지만, 정렬 마크와 동일 평면 위에 전극 패드(도전 패턴)가 형성되며, 상기 전극 패드에 접속된 비어 플러그(via plug)나 패턴 배선과 같은 도전 패턴이 형성된 후, 지지판(11)이 에칭에 의하여 제거된다. 정렬 마크와 전극 패드는 겸용(兼用)할 수 있고, 전극 패드를 사용하여 정렬이 수행될 수 있다.
또한, 전극 패드가 그 주변의 수지층(12)보다 매끄러울 때, 우수한 정렬을 행하는 것이 가능하다. 또한, 전극 패드를 정렬 마크처럼 사용함으로써, 정렬에 있어서 선명도가 향상된다. 칩이 실장되는 배선 기판의 표면에 정렬 마크와 전극 패드가 형성될 때, 칩을 실장함에 있어서 정밀도가 크게 향상된다.
상술한 바와 같이, 정렬에 있어서 높은 정밀도와 함께 용이하게 박형화된 배선 기판(전자 부품)을 제조하는 것이 가능하다.
표면 거칠기에 있어서 서로 다른 복수의 영역들을 지지판(11)에 형성할 때, 예를 들어, 1) 지지판의 표면에 정렬 마크나 전극 패드와 같은 도전 패턴을 형성한 후, 도전 패턴들을 마스크(mask)로 사용하여 지지판의 표면을 조화 처리하는 방법 (제1 방법)과, 2) 지지판의 전체 표면을 조화 처리하고, 표면을 덮는 마스크 패턴을 형성한 후, 마스크 패턴으로부터 노출된 조화 처리한 면을 평활화(平滑化) 처리하는 방법(제2 방법)이 있다.
이하, 상기 제1 방법과 제2 방법을 사용한 배선 기판의 제조 방법의 더욱 구체적인 예를 실시예 1과 실시예 2를 참조하여 차례로 설명한다.
(실시예 1)
도 3a 내지 도 3i는 본 발명의 실시예 1에 의한 배선 기판(전자 부품)의 제조 방법을 차례로 설명하는 도면들이다. 도면들에서는, 상술한 부분에 동일한 부호가 주어지며, 그 설명은 생략한다.(이하의 실시예들과 도면들에도 동일하게 적용된다.)
도 3a에 나타낸 공정에서는, 전해 도금법에 의해 Cu박(箔)으로 형성된 지지판(101) 위에 개구(102A, 102B)를 갖는 마스크 패턴(102)이 레지스트를 사용하는 포토리소그래피 법에 의하여 형성된다. 지지판의 표면(101A)은 일반적인 금속판 상태로 있고, 상기 표면은 100nm 이하의 Ra를 갖는 비조화면(제1 영역(101A))이다. 상기 지지판은 금속박(Cu박)으로 한정되지 않으며, 통상의 금속판이라면 상기 지지판으로 사용될 수 있다.
도 3b에 나타낸 공정에서는, 개구(102A, 102B)로부터 노출된 지지판(101)의 표면(제1 영역(101A))과 접하도록 정렬 마크(도전 패턴(103))와 전극 패드(도전 패턴(104))가 형성된다. 즉, 지지판(101) 위에서 표면 거칠기가 작은 제1 영역(비조화면(101A))에 정렬 마크(103)와 전극 패드(104)가 형성된다.
예를 들어, 정렬 마크(103)와 전극 패드(104)는 동일 평면 위에 형성되고, 동일 공정과 방법에 의하여 형성된다. 예를 들어, 정렬 마크(103)와 전극 패드(104)는 도전 재료로 이루어진 지지판(101)이 급전(給電) 경로로 사용되는 전해 도금법에 의해 형성된다. 또한, 정렬 마크(103)나 전극 패드(104)와 같은 도전 패턴은 Au층과 Ni층(Au층이 지지판(101)에 가깝다)의 적층 구조로 구성되지만, 그것에 한정되지는 않는다. 예를 들어, Au층, Ni층, 및 Cu층(Au층이 지지판(101)에 가깝다), 또는 Au층과 Cu층(Au층이 지지판(101)에 가깝다)의 적층 구조 등 다양한 구조들이 사용될 수 있다.
도 3c에 나타낸 공정에서는, 지지판(101) 위에 형성된 마스크 패턴(102)이 제거된다. 이 경우, 마스크 패턴(102)을 제거한 후, 예를 들어, 포름산 등의 유기산을 함유하는 화학 약품에 의하여 습식 처리가 행하여지고, 지지판(101)의 표면이 거칠게 되며, 제1 영역(101A) 중 정렬 마크(103)와 전극 패드(104)(도전 패턴)로 덮이지 않은 영역은 조화면(제2 영역(101B))이 된다. 즉, 정렬 마크(103)와 전극 패드(104)를 포함하는 도전 패턴을 마스크처럼 사용하는 습식 처리에 의하여 지지판(101)의 표면(제1 영역(101A))이 거칠게 된다. 이 경우, 제2 영역(101B)의 표면 거칠기 Ra는 200nm 내지 600nm (예를 들면, 400nm)인 것이 바람직하다.
도 3d에 나타낸 공정에서는, 예를 들어, 에폭시계의 수지층(빌드업 층(105))이 정렬 마크(103)와 전극 패드(104)를 덮고 지지판(101)의 조화면(제2 영역(101B))과 접촉하도록 형성된다. 전극 패드(104)에 도달하는 비어 홀(105A)이 예를 들어, 레이저에 의하여 수지층(105)에 형성된다.
도 3e에 나타낸 공정에서는, Cu 무전해 도금법에 의해 수지층(105)의 표면 에 시드층(seed layer(도시하지 않음))이 형성된 후, 레지스트 패턴(도시하지 않음)이 상기 시드층 위에 형성된다. 비어 홀은 비어 플러그(via plug)로 매설되며, 상기 비어 플러그와 접속된 패턴 배선을 포함하는 도전 패턴(별개의 도전 패턴(106))이 형성된다. 도전 패턴(106)을 형성한 후, 레지스트 패턴은 박리되고, 레지스트층을 박리하여 노출된 시드층은 에칭에 의하여 제거된다.
도 3f에 나타낸 공정에서는, 도 3d와 도 3e를 참조하여 설명한 공정들이 반복되어, 수지층(105) 위에 수지층(105)에 상당하는 수지층들(107, 109)을 순차로 적층하고, 도전 패턴(106)에 상당하는 도전 패턴들(108, 110)이 형성된다.
땜납 레지스트로 형성되고, 도전 패턴(110)의 일부가 노출되는 개구(111A)를 갖는 절연층(111)이 수지층(109) 위에 형성된다.
도 3g에 나타낸 공정에서는, 예를 들어, 화학 약품을 사용하는 습식 에칭에 의하여 Cu로 이루어진 지지판(101)이 제거된다. 이러한 방법으로, 배선 기판(전자 부품(100))이 형성될 수 있다.
상기 배선 기판(100)에서는, 정렬 마크(도전 패턴(103))가 지지판(101)의 비조화면인 제1 영역(101A)과 접하도록 형성되었기 때문에, 정렬 마크(103)의 표면은 매끄럽다. 예를 들어, 땜납과 같은 접속부가 전극 패드(104) 위에 형성되었을 때, 정렬의 정밀도가 향상된다. 게다가, 지지판(101)의 조화면인 제2 영역(101B)과 접하도록 수지층(105)이 형성되었기 때문에, 지지판(101)과 수지층(105)의 밀착력이 향상된다. 따라서, 배선 기판을 제조함에 있어서 수지층이 박리되는 것을 억제할 수 있고, 그래서, 높은 신뢰성으로 배선 기판을 제조하는 것이 가능하다. 정렬 마크와 전극 패드는 별도로 형성될 수 있으나, 복수의 전극 패드 중 적어도 한 부분은 정렬 마크로서 사용될 수 있다.(즉, 전극 패드와 정렬 마크 양쪽을 겸용한다)
반도체 칩과 같은 부품들을 실장하기 위하여 이하 설명하는 바와 같이 상기 배선 기판(100)에 접속부가 형성될 수 있다.
예를 들어, 도 3h에 나타낸 바와 같이 정렬 마크(103)를 사용하여 정렬이 수행된다. 그 다음, 예를 들어, 인쇄법(printing)에 의하여, 또는 땜납 볼(solder ball)을 옮기고 땜납을 리플로우(reflow)해서 땜납으로 이루어진 접속부(112)가 전극 패드(104) 위에 형성된다.
도 3i에 나타낸 공정에서는, 반도체 칩과 같은 부품(113)이 접속부(112)와 접속하도록 실장되고, 부품(113)과 수지층(105) 사이의 공간은 언더필(underfill)과 같은 수지 재료(114)로 매설될 수 있다.
부품(113)은 절연층(111)의 개구(111A)로부터 노출된 도전 패턴(110)과 접속하도록 실장될 수 있다. 지지판(101)은 배선 기판(100)에 부품(113)을 실장한 후 제거될 수 있다.
(실시예 2)
도 4a 내지 도 4e는 본 발명의 실시예 2에 의한 배선 기판(전자 부품)의 제조 방법을 차례로 설명하는 도면들이다.
도 4a에 나타낸 공정에서는, Cu 등의 금속으로 이루어진 지지판(201)의 표면에 포름산 등의 유기산을 함유한 화학 약품을 사용하는 습식 처리를 수행하여, 조 화면(제2 영역(201B))이 형성된다. 이 경우, 제2 영역(201B)의 표면 거칠기 Ra는 200nm 내지 600nm (예를 들어, 400nm)인 것이 바람직하다.
도 4b에 나타낸 공정에서는, 개구(202A, 202B)를 갖는 마스크 패턴(202)이 지지판(201)의 제2 영역(201B) 위에 형성된다.
도 4c에 나타낸 공정에서는, 상기 마스크 패턴(202)의 개구(202A, 202B)로부터 노출된 제2 영역(201B)이 비조화면(제1 영역(201A))을 형성하기 위하여, 예를 들어, 과황산나트륨(sodium persulfate) 등을 함유하는 화학 약품을 사용하는 습식 처리에 의해 매끄럽게 된다. 예를 들어, 제1 영역(201A)의 표면 거칠기 Ra는 100nm 이하인 것이 바람직하다.
도 4d에 나타낸 공정에서는, 개구(202A, 202B)로부터 노출된 지지판(201)의 표면(제1 영역(201A))과 접하도록 정렬 마크(203)와 전극 패드(204)가 형성된다. 즉, 상기 정렬 마크(203)와 전극 패드(204)는 지지판(201) 위에서 표면 거칠기가 작은 제1 영역(비조화면(201A))에 형성된다. 예를 들어, 실시예 1에 기재한 정렬 마크(103)와 전극 패드(104)의 경우와 같은 방법으로 정렬 마크(203)와 전극 패드(204)가 형성될 수 있다.
도 4e에 나타낸 공정에서는, 지지판(201) 위에 형성된 마스크 패턴(202)이 제거된다.
그 후, 실시예 1에 나타낸 바와 같이 수지층들(105, 107, 및 109), 절연층(111), 도전 패턴들(106, 108, 및 110), 및 필요에 따라 접속부(112)를 형성하기 위하여 실시예 1의 도 3d에 나타낸 공정 이후의 공정들과 동일한 공정들이 실시된 다. 그 다음에, 부품이 실장되고, 그에 의하여 배선 기판(전자 부품)을 제조한다.
본 실시예에서도, 실시예 1과 동일한 효과가 나타나며, 정렬 마크(203)의 표면이 매끄럽고, 정렬의 정밀도가 향상되고, 지지판(201)과 접하는 수지층이 박리되는 것이 방지된다.
(실시예 3)
상기 실시예 1과 실시예 2에서는, 정렬 마크와 전극 패드가 모두 비조화면에 대응하여 형성되지만, 본 발명은 그에 한정되지 않는다. 예를 들어, 정렬 마크와 전극 패드 중에서 적어도 정렬 마크는 비조화면에 대응하여 형성될 수 있고, 이하 설명하는 바와 같이, 전극 패드는 조화면에 대응하여 형성될 수 있다.
도 5a 내지 도 5g는 본 발명의 실시예 3에 의한 배선 기판(전자 부품)의 제조 방법을 나타내는 도면이다.
도 5a에 나타낸 공정에서는, Cu 등의 금속으로 이루어진 지지판(301)의 표면이 포름산 등의 유기산을 함유하는 화학 약품을 사용한 습식 처리를 받고, 조화면(제2 영역(301B))이 형성된다. 이 경우, 제2 영역(301B)의 표면 거칠기 Ra는 200nm 내지 600nm (예를 들어, 400nm)인 것이 바람직하다.
도 5b에 나타낸 공정에서는, 개구(302A)를 갖는 마스크 패턴(302)이 지지판(301)의 제2 영역(301B) 위에 형성된다.
도 5c에 나타낸 공정에서는, 비조화면(제1 영역(301A))을 형성하기 위해, 마스크 패턴(302)의 개구(302A)로부터 노출된 제2 영역(301B)이, 예를 들어, 과황산나트륨 등을 함유하는 화학 약품을 사용하는 습식 처리에 의하여 매끄럽게 된다. 예를 들어, 제1 영역(301A)의 표면 거칠기 Ra는 100nm 이하인 것이 바람직하다.
도 5d에 나타낸 공정에서는, 마스크 패턴(302)이 제거된다.
도 5e에 나타낸 공정에서는, 개구(320A, 320B)를 갖는 마스크 패턴(320)이 지지판(301) 위에 형성된다. 이 경우, 제1 영역(비조화면(301A))이 개구(320A)로부터 노출되고, 제2 영역(조화면(301B))이 개구(320B)로부터 노출된다. 즉, 개구(320A)가 도 5c에 나타낸 공정에서 형성된 개구(302A)에 대응하여 형성된다.
도 5f에 나타낸 공정에서는, 개구(320A, 320B)로부터 노출된 지지판(301)의 표면과 접하도록 정렬 마크(303)와 전극 패드(304)가 형성된다. 즉, 지지판(301)에서 표면 거칠기가 작은 제1 영역(비조화면(301A)) 위에 정렬 마크(303)가 형성되고, 지지판(301)에서 표면 거칠기가 큰 제2 영역(301B) 위에 전극 패드(304)가 형성된다. 예를 들어, 정렬 마크(303)와 전극 패드(304)는 실시예 1에서 설명한 정렬 마크(103)와 전극 패드(104)의 경우와 같은 방법으로 형성될 수 있다.
도 5g에 나타낸 공정에서는, 지지판(301) 위에 형성된 마스크 패턴(320)이 제거된다.
그 후, 실시예 1에 나타낸 바와 같이 수지층들(105, 107, 및 109), 절연층(111), 도전 패턴들(106, 108, 및 110), 및 필요에 따라 접속부(112)를 형성하기 위하여 실시예 1의 도 3d에 나타낸 공정 이후의 공정들과 동일한 공정들이 실시된다. 그 다음에, 부품이 실장되고, 그에 의하여 배선 기판(전자 부품)을 제조한다.
본 실시예에서도, 실시예 1과 동일한 효과가 나타나며, 정렬 마크(303)의 표면이 매끄럽고, 정렬의 정밀도가 향상되고, 지지판(301)과 접하는 수지층이 박리되 는 것이 방지된다.
본 실시예에서 설명한 바와 같이, 전극 패드가 반드시 정렬 마크와 동일한 표면 거칠기를 가져야 하는 것은 아니며, 수지층과 실질적으로 같은 표면 거칠기를 가질 수도 있다.
본 발명에 의하면, 배선 기판을 박형화할 수 있고 정렬의 정밀도를 향상시키는 배선 기판의 제조 방법을 제공하는 것이 가능하다.
이상, 본 발명의 바람직한 실시예들과 관련하여 설명했지만, 본 기술 분야의 당업자에게 본 발명으로부터 벗어나지 않는 한 다양한 변형과 변경이 가능함은 분명하다. 따라서, 첨부된 특허청구범위는 본 발명의 정신과 범위 내에 해당하는 모든 변형과 변경을 포함하는 것이 당연하다.
도 1은 종래의 전자 부품의 제조 방법의 개략도.
도 2는 본 발명에 의한 전자 부품의 제조 방법의 개략도.
도 3a는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#1).
도 3b는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#2).
도 3c는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#3).
도 3d는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#4).
도 3e는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#5).
도 3f는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#6).
도 3g는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#7).
도 3h는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#8).
도 3i는 실시예 1에 의한 전자 부품의 제조 방법을 나타내는 도(#9).
도 4a는 실시예 2에 의한 전자 부품의 제조 방법을 나타내는 도(#1).
도 4b는 실시예 2에 의한 전자 부품의 제조 방법을 나타내는 도(#2).
도 4c는 실시예 2에 의한 전자 부품의 제조 방법을 나타내는 도(#3).
도 4d는 실시예 2에 의한 전자 부품의 제조 방법을 나타내는 도(#4).
도 4e는 실시예 2에 의한 전자 부품의 제조 방법을 나타내는 도(#5).
도 5a는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#1).
도 5b는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#2).
도 5c는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#3).
도 5d는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#4).
도 5e는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#5).
도 5f는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#6).
도 5g는 실시예 3에 의한 전자 부품의 제조 방법을 나타내는 도(#7).
* 도면의 주요 부분에 대한 부호의 설명 *
100 전자 부품
101, 201, 301 지지판
101A, 201A, 301A 제1 영역(비조화면)
101B, 201B, 301B 제2 영역(조화면)
102, 202, 302, 320 마스크 패턴
103, 203, 303 정렬 마크
104, 204, 304 전극 패드
105, 107, 109 수지층
106, 108, 110 도전 패턴
111 절연층
112 접속부
113 실장 부품
114 언더필

Claims (8)

  1. (ⅰ) 지지판과 접하도록 복수의 도전 패턴들을 형성하는 단계;
    (ⅱ) 상기 복수의 도전 패턴들을 덮고 상기 지지판과 접하도록 수지층을 형성하는 단계;
    (ⅲ) 상기 복수의 도전 패턴들 중 적어도 하나에 접속하는 다른 도전 패턴을 형성하는 단계; 및
    (ⅳ) 상기 지지판을 제거하는 단계를 포함하고,
    상기 (ⅰ) 단계에서 상기 복수의 도전 패턴들 중 적어도 하나와 접하는 상기 지지판의 제1 영역은, 상기 (ⅱ) 단계에서 상기 수지층과 접하는 상기 지지판의 제2 영역과 표면 거칠기가 다른 것을 특징으로 하는 배선 기판의 제조 방법.
  2. 제 1 항에 있어서,
    (ⅴ) 상기 지지판의 표면을 거칠게 하기 위하여, 상기 복수의 도전 패턴들 중 적어도 하나를 마스크로 사용하여 상기 지지판의 상기 표면에 습식 처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  3. 제 1 항에 있어서,
    (ⅵ) 상기 지지판의 표면을 거칠게 하기 위하여 상기 지지판의 상기 표면에 습식 처리를 실시하는 단계; 및
    (ⅶ) 상기 지지판 위에 마스크 패턴을 형성하고 상기 마스크 패턴으로부터 노출된 상기 지지판의 상기 표면을 매끄럽게 하는 단계를 더 포함하고,
    상기 복수의 도전 패턴들 중 적어도 하나는 상기 마스크 패턴으로부터 노출된 상기 지지판의 매끄럽게 된 상기 표면에 형성되는 것을 특징으로 하는 배선 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 복수의 도전 패턴들은 상기 지지판이 급전(給電) 경로로 사용되는 전해 도금에 의해 형성되는 것을 특징으로 하는 배선 기판의 제조 방법.
  5. 제 1 항에 있어서,
    (ⅷ) 상기 복수의 도전 패턴 중 적어도 하나에 땜납으로 형성된 접속부를 형성하는 단계; 및
    (ⅸ) 상기 접속부와 접속하도록 전기 부품을 실장하는 단계를 더 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  6. 수지층;
    정렬 마크; 및
    전극 패드를 포함하고,
    상기 정렬 마크와 상기 전극 패드는 상기 수지층에 매설(埋設)되어 있고, 상 기 정렬 마크와 상기 전극 패드의 한쪽 표면들은 상기 수지층으로부터 노출되어 있으며,
    상기 수지층의 노출면은 상기 정렬 마크와 상기 전극 패드 중 적어도 하나의 노출면과 거칠기가 다른 것을 특징으로 하는 배선 기판.
  7. 제 6 항에 있어서,
    상기 정렬 마크와 상기 전극 패드 중 적어도 하나의 표면 거칠기가 상기 수지층의 표면 거칠기보다 작은 것을 특징으로 하는 배선 기판.
  8. 제 6 항에 있어서,
    상기 전극 패드가 정렬 마크로 사용되는 것을 특징으로 하는 배선 기판.
KR1020080031529A 2007-04-09 2008-04-04 배선 기판 및 그 제조 방법 KR101474261B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00101465 2007-04-09
JP2007101465A JP2008258520A (ja) 2007-04-09 2007-04-09 配線基板の製造方法及び配線基板

Publications (2)

Publication Number Publication Date
KR20080091709A true KR20080091709A (ko) 2008-10-14
KR101474261B1 KR101474261B1 (ko) 2014-12-18

Family

ID=39825957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031529A KR101474261B1 (ko) 2007-04-09 2008-04-04 배선 기판 및 그 제조 방법

Country Status (5)

Country Link
US (1) US7954234B2 (ko)
JP (1) JP2008258520A (ko)
KR (1) KR101474261B1 (ko)
CN (1) CN101286457B (ko)
TW (1) TWI413461B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133049B1 (ko) * 2010-07-22 2012-04-04 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101551898B1 (ko) 2007-10-05 2015-09-09 신꼬오덴기 고교 가부시키가이샤 배선 기판, 반도체 장치 및 이들의 제조 방법
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
US9049807B2 (en) * 2008-06-24 2015-06-02 Intel Corporation Processes of making pad-less interconnect for electrical coreless substrate
US8132321B2 (en) * 2008-08-13 2012-03-13 Unimicron Technology Corp. Method for making embedded circuit structure
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5350830B2 (ja) * 2009-02-16 2013-11-27 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5603600B2 (ja) 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US11127664B2 (en) 2011-10-31 2021-09-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
TWI489918B (zh) * 2012-11-23 2015-06-21 Subtron Technology Co Ltd 封裝載板
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法
JP6131135B2 (ja) * 2013-07-11 2017-05-17 新光電気工業株式会社 配線基板及びその製造方法
KR20160099381A (ko) * 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
JP2016207893A (ja) * 2015-04-24 2016-12-08 イビデン株式会社 プリント配線板およびその製造方法
US9685411B2 (en) * 2015-09-18 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit dies having alignment marks and methods of forming same
JP6773518B2 (ja) * 2016-10-24 2020-10-21 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
CN108012402B (zh) * 2016-11-02 2020-06-23 欣兴电子股份有限公司 线路板及其制作方法
JP7271081B2 (ja) * 2017-10-18 2023-05-11 日東電工株式会社 配線回路基板
US10170441B1 (en) * 2017-11-07 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
JP2019121771A (ja) * 2018-01-11 2019-07-22 イビデン株式会社 プリント配線板
KR102493591B1 (ko) * 2018-06-26 2023-01-31 교세라 가부시키가이샤 배선 기판
CN109524303B (zh) * 2018-11-23 2021-03-19 京东方科技集团股份有限公司 导电图形及其制作方法、显示基板、显示装置
WO2023243903A1 (ko) * 2022-06-17 2023-12-21 삼성전자주식회사 복합필름, 리지드 플렉서블 인쇄 회로 기판 및 이를 포함하는 전자 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60147192A (ja) * 1984-01-11 1985-08-03 株式会社日立製作所 プリント配線板の製造方法
US6036809A (en) * 1999-02-16 2000-03-14 International Business Machines Corporation Process for releasing a thin-film structure from a substrate
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
JP2003060356A (ja) 2001-08-09 2003-02-28 Ngk Spark Plug Co Ltd 多層プリント配線基板の製造方法
CN1224305C (zh) 2001-10-31 2005-10-19 新光电气工业株式会社 半导体器件用多层电路基板的制造方法
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP2003163459A (ja) * 2001-11-26 2003-06-06 Sony Corp 高周波回路ブロック体及びその製造方法、高周波モジュール装置及びその製造方法。
JP3956204B2 (ja) * 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法、積層樹脂配線基板用金属板
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP2006186321A (ja) * 2004-12-01 2006-07-13 Shinko Electric Ind Co Ltd 回路基板の製造方法及び電子部品実装構造体の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133049B1 (ko) * 2010-07-22 2012-04-04 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조방법

Also Published As

Publication number Publication date
US7954234B2 (en) 2011-06-07
CN101286457B (zh) 2012-05-09
US20080245549A1 (en) 2008-10-09
JP2008258520A (ja) 2008-10-23
CN101286457A (zh) 2008-10-15
KR101474261B1 (ko) 2014-12-18
TW200841781A (en) 2008-10-16
TWI413461B (zh) 2013-10-21

Similar Documents

Publication Publication Date Title
KR20080091709A (ko) 배선 기판 및 그 제조 방법
JP4800253B2 (ja) 配線基板の製造方法
TWI408780B (zh) 佈線板及其製造方法
US7802361B2 (en) Method for manufacturing the BGA package board
US8196296B2 (en) Method for manufacturing wiring board
US8866025B2 (en) Multilayer wiring board
KR20160026710A (ko) 배선 기판 및 배선 기판의 제조 방법
US20100261348A1 (en) Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad
US9572250B2 (en) Printed circuit board and method for manufacturing the same
KR20100038148A (ko) 배선 기판 및 그 제조 방법
US20090250260A1 (en) High density circuit board and manufacturing method thereof
KR20110012771A (ko) 인쇄회로기판 및 그 제조방법
US20200305289A1 (en) Flexible substrate and method for fabricating the same
US7772109B2 (en) Manufacturing method of multilayer wiring substrate
US20040106288A1 (en) Method for manufacturing circuit devices
US7045393B2 (en) Method for manufacturing circuit devices
KR20090037811A (ko) 배선 기판
US9398704B2 (en) Manufacturing method of metal structure of flexible multi-layer substrate
JP4192772B2 (ja) 半導体チップ搭載基板及びその製造方法、並びに半導体パッケージの製造方法
JP4256454B2 (ja) 配線基板の製造方法及び配線基板
KR100999515B1 (ko) 인쇄회로기판 제조방법
KR20060132182A (ko) 적층 패키지용 인쇄회로기판의 제조방법
US20240203935A1 (en) Method of embedding a bare die in a carrier laminate
JP2010087222A (ja) プリント配線板の製造方法及びプリント配線板
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181115

Year of fee payment: 5