JP2004095582A - コア基板およびその製造方法 - Google Patents
コア基板およびその製造方法 Download PDFInfo
- Publication number
- JP2004095582A JP2004095582A JP2002250640A JP2002250640A JP2004095582A JP 2004095582 A JP2004095582 A JP 2004095582A JP 2002250640 A JP2002250640 A JP 2002250640A JP 2002250640 A JP2002250640 A JP 2002250640A JP 2004095582 A JP2004095582 A JP 2004095582A
- Authority
- JP
- Japan
- Prior art keywords
- holes
- core substrate
- conductive paste
- hole
- core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】コア基板の両面のビルドアップ層を有効に使用した多層配線基板の製造を可能とするコア基板と、このようなコア基板を簡便に製造するための製造方法を提供する。
【解決手段】コア材の両面に厚み３〜８μｍの範囲の銅箔を備えた銅張積層板の銅箔表面に粗化処理を施し、レーザーを照射して内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホールを少なくとも一部に含む複数のスルーホールを穿設し、これらのスルーホール内に導電性ペーストを充填し、表面平滑処理を施した後、銅箔をエッチング除去し、電気絶縁性の接着剤層をコア基板の両面に設け、スルーホールの位置に対応するように複数の凸部を基材に突設してなる被覆部材を、凸部が接着剤層を貫通してスルーホール内の導電性ペースト中に挿入されるように接着剤層に圧着し、この被覆部材の不要な基材を除去して、スルーホールの開口部を閉塞するランド部を形成する。
【選択図】 図１
【解決手段】コア材の両面に厚み３〜８μｍの範囲の銅箔を備えた銅張積層板の銅箔表面に粗化処理を施し、レーザーを照射して内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホールを少なくとも一部に含む複数のスルーホールを穿設し、これらのスルーホール内に導電性ペーストを充填し、表面平滑処理を施した後、銅箔をエッチング除去し、電気絶縁性の接着剤層をコア基板の両面に設け、スルーホールの位置に対応するように複数の凸部を基材に突設してなる被覆部材を、凸部が接着剤層を貫通してスルーホール内の導電性ペースト中に挿入されるように接着剤層に圧着し、この被覆部材の不要な基材を除去して、スルーホールの開口部を閉塞するランド部を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、多層配線基板に使用するコア基板とその製造方法に係り、特に高密度配線がなされたビルドアップ層をコア基板の両面に備えた多層配線基板を可能とするコア基板と、このようなコア基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子は、ますます高集積化、高性能化の一途をたどってきており、その端子数の増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきた。しかし、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなって強度が低下するため、フォーミング等の後工程における外部端子のスキュー対応や、平坦性維持が難しくなり、実装に際しては、半導体パッケージの搭載精度の維持が難しくなるという問題があった。すなわち、ＱＦＰでも、更なる多端子化への対応は困難となっている。
【０００３】
これに対応するために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表される多層樹脂プリント基板をインターポーザとするパッケージが開発されてきた。このＢＧＡは、通常、両面基板の片面に半導体チップを搭載し、他方の面に球状の半田ボールを外部端子として備え、半導体チップの端子と外部端子（半田ボール）との導通をとったものであり、実装性の向上を図ったパッケージである。また、最近では、パッケージを持たないチップ（ベアチップ）を直接に多層配線基板上の実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていないので、多層配線基板上の配線とチップとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上するので、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００４】
上記のようなベアチップ実装法に対応できる多層配線基板は、通常、サブトラクティブ法等で作製した低密度配線を有する両面基板をコア基板とし、このコア基板の両面にビルドアップ法により高密度配線を形成して製造されている。図８は、従来のコア基板の製造方法の一例を示す工程図であり、まず、コア材５３の両面に銅箔５４ａを設けた銅張積層基板５２に、ドリルマシンを用いて機械的にスルーホール５８を形成する（図８Ａ）。次に、スルーホール５８内を洗浄し無電解めっきにより無電解銅５４ｂを形成してスルーホール５８内を導電化し、その後、電解銅めっきにより全面に所定の厚みで銅めっき層５４ｃを形成して、スルーホール５８内を電気的に接続させる（図８（Ｂ））。次いで、スルーホール５８内に導電性金属材料あるいは非導電性ペーストからなる充填部材５５を充填し、物理研磨による表面平滑処理を行う（図８（Ｃ））。その後、ドライフィルムレジストあるいは液状レジストにより成膜処理を行い、所定のパターン露光、現像を行ってレジストパターンを形成し、このレジストパターンをマスクとして銅めっき層５４ｃ、無電解銅５４ｂと銅箔５４ａをパターンエッチングすることにより、めっきスルーホール５４、所望の回路配線（図示せず）を形成して、コア基板５１が製造される（図８（Ｄ））。
【０００５】
図９は、上記のように製造されたコア基板５１の両面にビルドアップ法により高密度配線を形成して製造された多層配線基板の例を示す概略断面図である。図９に示される多層配線基板６０は、以下のように製造することができる。すなわち、コア基板５１の両面にガラスクロスエポキシ樹脂（プリプレグ）の絶縁層６１を形成し、炭酸ガスレーザー、もしくは、ＵＶ−ＹＡＧレーザーを用いてコア基板上のめっきスルーホール５４や回路配線の所望個所が露出するように小径の穴部を各絶縁層６１の所定位置に形成する。そして、洗浄後、穴部内に無電解めっきにより導電層を形成し、ドライフィルムレジストをラミネートして所定のパターン露光、現像を行うことによりレジストパターンを形成し、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきによりビア部６２を形成して１層目のビルドアップ層を形成する。この操作を繰り返して複数のビルドアップ層（図示例では、両面に各２層）を形成して多層配線基板６０が製造される。そして、半導体チップ搭載側の最表面のビルドアップ層には、必要な配線とともに、半導体チップ搭載用の接続パッド部６４が形成されている。このような多層配線基板６０では、半導体チップ搭載用の接続パッド部６４に半田等の金属バンプ８２を介して半導体チップ８１を搭載することができる。また、多層配線基板６０の裏面側には外部接続端子６５が設けられており、プリント配線板（マザーボード）に実装することができる。尚、図示例では、簡略化のために、めっきスルーホール数、半導体チップのバンプ数、回部接続端子数をそれぞれ４個としている。
【０００６】
【発明が解決しようとする課題】
しかしながら、めっきスルーホールを備えた従来のコア基板は、めっきスルーホールの径、ピッチが大きいため、半導体チップのピン数増加に伴う高密度化への対応が困難であるという問題がある。すなわち、めっきスルーホール形成におけるめっき工程で発生するマイグレーション（コア材５３中へのめっき液の染み出し）の点から、めっきスルーホールの狭ピッチ化には限界があり、半導体チップ搭載用の接続パッド部のピッチとめっきスルーホールのピッチの間に大きな開きを生じることが避けられない。このため、半導体チップ搭載用の接続パッド部からコア基板の各めっきスルーホールに接続するために、ビルドアップ層に微細配線を引き回すか、もしくは、ビルドアップ層の積層数を増す必要がある。上述の多層配線基板６０の例では、チップ搭載用の各接続パッド部６４からコア基板５１の各めっきスルーホール５４への接続用の配線引き回しのために、チップ搭載側に２層のビルドアップ層を必要である。一方、コア基板５１の裏面の２層のビルドアップ層は配線の引き回しが不要であり、外部接続端子６５への接続のためのビア部が形成されているのみである。しかし、多層配線基板６０のそり防止等のバランス維持作用をなすために、チップ搭載側と同等の２層のビルドアップ層をコア基板５１の裏面にも設ける必要がある。すなわち、従来の多層配線基板では、半導体チップ搭載用の接続パッド部からコア基板の各めっきスルーホールに接続するための配線の引き回しがコア基板のチップ搭載側のビルドアップ層に集中し、裏面のビルドアップ層の有効利用が難しく、多層配線基板の小型化、製造の簡易化に支障を来す要因の一つとなっている。このため、コア基板の両面のビルドアップ層を有効に使用した多層配線基板の実用化が望まれている。
本発明は、上記のような実情に鑑みてなされたものであり、コア基板の両面のビルドアップ層を有効に使用した多層配線基板の製造を可能とするコア基板と、このようなコア基板を簡便に製造するための製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板の両面に複数のビルドアップ層を備え、一方の面に半導体チップ搭載用の接続パッド部を有し、他方の面に外部接続端子を有する多層配線基板に使用するコア基板おいて、コア材と、該コア材の両面に形成された電気絶縁層とを備え、前記コア材は内部に導電性ペーストが充填されている複数のスルーホールを有し、該スルーホールの開口部は前記導電性ペーストと導通するランド部により閉塞され、該ランド部は前記電気絶縁層上に位置する基部と、該基部に突設され前記電気絶縁層を貫通してスルーホール内の前記導電性ペースト中に挿入される凸部とを有し、複数の前記スルーホールの少なくとも一部は内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるような構成とした。
本発明の好ましい態様として、前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲であるような構成とした。
本発明の好ましい態様として、前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるような構成とした。
また、本発明の好ましい態様として、前記導電性ペーストに含有される導電材は、金を表面にコートした銅粒子であるような構成とした。
【０００８】
本発明のコア基板の製造方法は、コア材の両面に厚み３〜８μｍの範囲の銅箔を備えた銅張積層板の前記銅箔表面に粗化処理を施し、その後、レーザーを照射して内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホールを少なくとも一部に含む複数のスルーホールを穿設する第１の工程、前記スルーホール内に導電性ペーストを充填し、その後、物理研磨により表面平滑処理を施す第２の工程、前記銅箔をエッチング除去した後、電気絶縁性の接着剤層を前記コア基板の両面に設け、前記スルーホールの位置に対応するように複数の凸部を基材に突設してなる被覆部材を、前記凸部が前記接着剤層を貫通して前記スルーホール内の導電性ペースト中に挿入されるように前記接着剤層に圧着する第３の工程、前記被覆部材上に所望のレジストパターンを形成し、該レジストパターンをマスクとしてエッチングにより前記被覆部材の不要な基材を除去して、基部に突設された凸部が前記スルーホール内に充填されている導電性ペースト中に挿入され接続された状態で前記スルーホールの開口部を閉塞するランド部を形成し、その後、前記レジストパターンを除去する第４の工程、を有するような構成とした。
【０００９】
本発明の好ましい態様として、前記第４の工程において、前記ランド部とともに所望の配線を同時形成するような構成とした。
本発明の好ましい態様として、前記コア材は、内部に配線を有するような構成とした。
本発明の好ましい態様として、前記レーザーは、炭酸ガスレーザーを用いるような構成とした。
本発明の好ましい態様として、前記導電性ペーストは、金を表面にコートした銅粒子からなる導電材を含有するような構成とした。
さらに、本発明の好ましい態様として、前記被覆部材は、金属板あるいは金属箔をハーフエッチングすることにより凸部を形成して作製したもの、または、金属板あるいは金属箔上にパターンめっきにより凸部を突設して作製したものであるような構成とした。
【００１０】
上記のように、コア基板は、導電性ペーストが充填されランド部により開口部を閉塞された内径が０．０５〜０．１５ｍｍの範囲のスルーホールを、０．２〜０．３ｍｍの範囲のピッチで備えるため、半導体チップ搭載面側のビルドアップ層の少なくとも１層に、半導体チップ搭載用の接続パッド部とランド部の一部とを接続するための配線を設け、外部接続端子側のビルドアップ層の少なくとも１層には、外部接続端子とランド部の一部とを接続するための配線を設け、必要な配線をコア基板の両面のビルドアップ層に振り分けることが可能となる。また、導電性ペースト中に挿入されている凸部によって、ランド部と導電性ペーストとの接続が確実なものとなる。さらに、製造方法の第２の工程にてスルーホール内に充填される導電性ペーストは、スルーホール間におけるマイグレーションを発生することがなく、スルーホールの狭ピッチ化を可能とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
コア基板
図１は、本発明のコア基板の一実施形態を示す部分縦断面図である。図１において、本発明のコア基板１は、コア材２と、コア材２の両面に設けられた電気絶縁層５と、コア材２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール３、および、ピッチＰ２で形成された内径ｄ２の複数のスルーホール７とを備えている。スルーホール３、スルーホール７の内部には、それぞれ導電性ペースト４が充填されており、スルーホール３の開口部３ａは、導電性ペースト４と導通する小径のランド部６により閉塞され、スルーホール７の開口部７ａは、導電性ペースト４と導通する大径のランド部８により閉塞されている。
【００１２】
本発明では、上記のランド部６，８が、図２に示されるように、それぞれ基部６ａ，８ａと、この基部６ａ，８ａに突設された凸部６ｂ，８ｂとからなり、ランド部の基部６ａ，８ａは電気絶縁層５上に位置し、凸部６ｂ，８ｂが電気絶縁層５を貫通してスルーホール３，７内の導電性ペースト４中に挿入されていることを特徴としている。また、上記のスルーホール３，７のうち、小径のスルーホール３の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、ピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲であることを特徴としている。また、大径のスルーホール７の内径ｄ２は０．２５〜０．３５ｍｍの範囲、ピッチＰ２は０．４〜０．６ｍｍの範囲とすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール３を２個、ピッチＰ２で形成された内径ｄ２のスルーホール７を２個、それぞれ図示しているが、ピッチＰ１で形成されるスルーホール３の個数およびコア基板１における形成部位、ピッチＰ２で形成されるスルーホール７の個数およびコア基板１における形成部位、および、複数のスルーホール３が形成される部位と複数のスルーホール７が形成される部位との位置関係等は、適宜設定することができる。
【００１３】
図３は、本発明のコア基板の他の実施形態を示す部分縦断面図である。図３において、本発明のコア基板１１は、コア材１２と、このコア材１２の両面に設けられた電気絶縁層１５と、コア材１２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール１３、および、ピッチＰ２で形成された内径ｄ１の複数のスルーホール１７とを備えている。スルーホール１３、スルーホール１７の内部には、それぞれ導電性ペースト１４が充填されており、スルーホール１３の開口部１３ａは、導電性ペースト１４と導通するランド部１６により閉塞され、スルーホール１７の開口部１７ａも、導電性ペースト１４と導通するランド部１６により閉塞されている。
上記のランド部１６も上記のランド部６，８と同様に、基部１６ａと、この基部１６ａに突設され電気絶縁層１５を貫通してスルーホール１３，１７内の導電性ペースト１４中に挿入されている凸部１６ｂとからなっている。また、上記のスルーホール１３，１７の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、スルーホール１３のピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲であり、形成ピッチの大きいスルーホール１７のピッチＰ２は０．４〜０．６ｍｍの範囲とすることができる。
【００１４】
また、コア基板１１は、電気絶縁層１５上に所望の配線１９を備えており、このような配線１９のラインアンドスペースは、２５μｍ／２５μｍ〜５０μｍ／５０μｍ程度の範囲とすることができる。上述のコア基板１においても、コア基板１１と同様に、電気絶縁層５上に所望の配線を備えるものとすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール１３を２個、ピッチＰ２で形成された内径ｄ１のスルーホール１７を２個、それぞれ図示しているが、ピッチＰ１で形成されるスルーホール１３の個数およびコア基板１１における形成部位、ピッチＰ２で形成されるスルーホール１７の個数およびコア基板１１における形成部位、および、複数のスルーホール１３が形成される部位と複数のスルーホール１７が形成される部位との位置関係等は、適宜設定することができる。
【００１５】
図４は、本発明のコア基板の他の実施形態を示す部分縦断面図である。図４において、本発明のコア基板２１は、コア材２２と、このコア材２２の両面に設けられた電気絶縁層２５と、コア材２２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール２３を備えており、スルーホール２３の内部には導電性ペースト２４が充填され、スルーホール２３の開口部２３ａは、導電性ペースト２４と導通するランド部２６により閉塞されている。
上記のランド部２６も上記のランド部６，８と同様に、基部２６ａと、この基部２６ａに突設され電気絶縁層２５を貫通してスルーホール２３内の導電性ペースト２４中に挿入されている凸部２６ｂとからなっている。また、上記のスルーホール２３の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、スルーホール２３のピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲である。
【００１６】
このコア基板２１においても、上述のコア基板１１と同様に、電気絶縁層２５上に所望の配線を備えるものとすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール２３を４個図示しているが、ピッチＰ１で形成されるスルーホール２３の個数およびコア基板２１における形成部位、および、複数のスルーホール２３が形成されている部位の数等は、適宜設定することができる。
【００１７】
上記のようなコア基板１，１１，２１を構成するコア材２，１２，２２は、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維で強化したコア材等、従来公知の材料を使用することができる。このようなコア材２，１２，２２の厚みは、０．２〜０．８ｍｍの範囲で適宜設定することができる。また、コア材２，１２，２２は、内部に１層、あるいは、２層以上の配線を有するものであってもよく、これらの配線は必要に応じて、上記のスルーホールに充填される導電性ペースト４，１４，２４を介して他の配線や後述するビルドアップ層との導通をとることができる。
また、コア材２，１２，２２に形成するスルーホールのうち、スルーホール３，１３，２３について、内径ｄ１が０．０５ｍｍ未満であると、コア材の穴あけ加工が困難になるとともに、導電性ペーストの充填も難しくなり、一方、内径ｄ１が０．１５ｍｍを超えると、配置すべきスルーホールのピッチが大きくなり好ましくない。また、スルーホール３，１３，２３のピッチが０．３ｍｍを超えると、半導体チップのバンプのピッチ（多層配線基板の接続パッド部のピッチ）との差が大きくなり、本発明の効果が得られず好ましくない。
【００１８】
コア基板１，１１，２１を構成する導電性ペースト４，１４，２４は、粒子形状の導電材をペースト中に含有したものであり、導電材としては、銀、金、銅、亜鉛等の金属粒子、銀を表面にコートした銅粒子、はんだ（Ｓｎ−Ａｇ−Ｃｕ系）等の複合金属粒子等を使用することができる。このような導電材の粒径は、２〜８μｍ程度とすることが好ましい。また、ペーストを構成するためのバインダー樹脂としては、エポキシ樹脂等を使用することができる。導電性ペースト中の導電材の含有量は、８０〜９５重量％、好ましくは８５〜９０重量％の範囲とすることができる。
【００１９】
コア基板１，１１，２１を構成する電気絶縁層５，１５，２５は、ランド部６，１６，２６を固着するとともに、各ランド部間を電気的に独立させるものであり、電気絶縁性を有する接着性樹脂、例えば、シリカ含有エポキシ樹脂フィルム等、あるいは、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したプリプレグを用いて形成することができる。このような電気絶縁層５，１５，２５の厚みは、１０〜６０μｍ程度とすることが好ましい。
【００２０】
コア基板１，１１，２１を構成するランド部６，１６，２６およびランド部８は、スルーホール３，１３，１７，２３およびスルーホール７の開口部を閉塞するとともに、コア基板上に形成されるビルドアップ層の各配線等との接続パッドとなるものである。このようなランド部は、上述のように、基部と、この基部に突設され電気絶縁層を貫通してスルーホール内の導電性ペースト中に挿入される凸部とからなっている。これにより、導電性ペーストに体積収縮等が生じてもランド部と導電性ペーストとの接続が確実になされることになる。
【００２１】
ランド部の基部は、隣接するランド部との間に３０μｍ以上の距離が保てるような大きさ、形状とすることができる。また、ランド部の凸部は、電気絶縁層を貫通してスルーホール内の導電性ペースト中に確実に挿入できる長さ、太さとする必要があり、電気絶縁層の厚み、スルーホールの内径等を考慮して設定することができる。例えば、上記のランド部６，１６，２６の場合、凸部６ｂ、１６ｂ、２６ｂは、長さ３０〜１００μｍ、太さ５０〜１００μｍ程度とし、導電性ペースト中への挿入深さは２０〜４０μｍ程度とすることができる。このようなランド部は、銅、銅合金、４２％Ｎｉ含有鉄合金等の導電材料により形成することができる。尚、上述のコア基板表面に形成する配線を、上記のランド部を含むようなものとして設計することもできる。
【００２２】
このようなコア基板を用いた多層配線基板の例を、コア基板１を例として、図５に示す。図５において、多層配線基板４１は、コア基板１の両面に各１層のビルドアップ層４２，４３を備えている。このビルドアップ層４２，４３は、絶縁層４４ａ，４４ｂの所望部位に、コア基板１上のランド６，８や配線の所望個所（例示のコア基板１には配線は設けられていない）と接続されたビア部４５ａ，４５ｂが形成されているとともに、所定の配線４６ａ，４６ｂが形成されている。本発明のコア基板１は、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるスルーホール３を備え、このような狭ピッチのスルーホールは、半導体チップのバンプの形成ピッチとほぼ同一となっている。このため、半導体チップ搭載側のランド部６に形成されたビルドアップ層４２のビア部４５ａに、配線を介することなく、半導体チップ搭載用の接続パッド部４７ａを直接設けることができる。そして、形成ピッチの大きいスルーホール７を閉塞するランド部８は、ビルドアップ層４２の配線４６ａを介して接続パッド部４７ａと接続することができる。そして、接続パッド部４７ａに半田等の金属バンプ８２を介して半導体チップ８１を搭載することができる。
【００２３】
一方、外部接続端子側のビルドアップ層４３には、複数の外部接続端子４８が形成されており、この外部接続端子４８を介して多層配線基板４１はプリント配線板（マザーボード）に実装可能となっている。したがって、外部接続端子４８のピッチは、コア基板１のスルーホール３のピッチよりも大きなものとなっている。そこで、スルーホール３を閉塞するランド部６は、外部接続端子側のビルドアップ層４３に形成した配線４６ｂを介して所定の外部接続端子４８に接続することができる。また、形成ピッチの大きいスルーホール７を閉塞するランド部８は、配線を介することなく、ビア部４５ｂにより直接外部接続端子４８に接続することができる。
【００２４】
このように、本発明のコア基板１を使用することにより、半導体チップ搭載用の接続パッド部４７ａの一部は、配線４６ａを介することなくビア部４５ａを介して直接ランド部６と接続することができ、他の接続パッド部４７ａについてのみ、ランド部８との接続のための配線４６ａを半導体チップ搭載面側のビルドアップ層４２に形成すればよく、一方、外部接続端子側の複数のランド部６のピッチは、外部接続端子４８のピッチよりも小さいものの、外部接続端子側のビルドアップ層４３に形成した配線４６ｂにより外部接続端子４８に接続することができる。これにより、必要な配線をコア基板の両面のビルドアップ層に振り分け、半導体チップ搭載面側のビルドアップ層への配線集中を防止することができる。
【００２５】
コア基板の製造方法
次に、本発明のコア基板の製造方法を図面を参照しながら説明する。
図６および図７は、上述のコア基板１を例とした本発明のコア基板の製造方法の一実施形態を示す工程図である。
【００２６】
［第１の工程］
本実施形態では、第１の工程において、コア材２の両面に厚み５〜１０μｍの範囲の銅箔３１を備えた銅張積層板３０を準備する（図６（Ａ））。銅箔３１の厚みが５μｍ未満であると、後述するレーザーによるスルーホール形成におけるコア材を保護する作用が不十分となり、スルーホールの形成精度が低下する。また、銅箔３１の厚みが１０μｍを超えると、後述するレーザーによるスルーホール形成に要するレーザーのパワーが大きくなり、作業効率が低下し好ましくない。銅張積層板３０を構成するコア材２は、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したコア材等、従来公知の材料を使用することができる。このようなコア材２の厚みは、０．２〜０．８ｍｍの範囲で適宜設定することができる。また、コア材２は内部に１層、あるいは、２層以上の配線を有するものであってもよい。
【００２７】
次に、銅箔３１表面に粗化処理を施し、その後、所定箇所にレーザーを照射して、内径ｄ１のスルーホール３をピッチＰ１で形成し、また、内径ｄ２のスルーホール７をピッチＰ２で形成する（図６（Ｂ））。銅箔３１の粗化処理は、銅箔３１に照射されたレーザーの反射を防止し、レーザーのパワーを所定箇所に集中させて加工効率を向上させることを目的とするものであり、黒化還元処理、物理的研磨等により粗化処理を施すことができる。また、使用するレーザーは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を挙げることができ、この中で特に炭酸ガスレーザーが好ましい。このようなレーザーにより穿設されたスルーホール３は、内径ｄ１が０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、ピッチＰ１が０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲とする。また、大径のスルーホール７は、内径ｄ２を０．２５〜０．３５ｍｍの範囲、ピッチＰ２を０．４〜０．６ｍｍの範囲とすることができる。
【００２８】
［第２の工程］
次に、第２の工程において、スルーホール３およびスルーホール７内に導電性ペースト４を充填し（図６（Ｃ））、その後、物理研磨により表面平滑処理を施す（図６（Ｄ））。導電性ペーストは、上述の導電性ペーストを使用することができ、スクリーン印刷法、ノズル噴出し法、ディスペンス法等によりスルーホール３およびスルーホール７内に充填することができる。
【００２９】
スルーホール３，７内に充填した導電性ペーストに硬化処理を施した後、銅張積層板の表面に硬化突出した導電性ペーストの表面を研磨して、露出している導電性ペースト表面と銅箔表面とが同一面となるように表面平滑処理を施す。物理研磨による表面平滑処理としては、バフ研磨、旋盤研磨等の処理方法を挙げることができる。
本発明では、従来のめっきスルーホール形成と異なり、スルーホール内に導電性ペーストを充填して表裏の導通をとるため、スルーホール間のマイグレーション発生がなく、ピッチＰ１が０．２〜０．３ｍｍのような狭ピッチであっても、各スルーホール間の電気的独立が確保できる。
【００３０】
［第３の工程］
次いで、第３の工程において、銅箔３１をエッチング除去し（図６（Ｅ））、その後、コア材２および導電性ペースト４を覆うように電気絶縁性の接着剤層５′を形成する（図７（Ａ））。銅箔３１のエッチング除去は、例えば、塩化第二鉄系のエッチング液を用いて行うことができる。また、接着剤層５′は、後述する被覆部材３２を固着するとともに、最終形態のコア基板１では電気絶縁層５となって各ランド部間を電気的に独立させるものである。このような接着剤層５′は、電気絶縁性を有する接着性樹脂、例えば、シリカフィラー含有エポキシ樹脂等、あるいは、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したプリプレグを用いて形成することができる。
【００３１】
次に、上記のスルーホール３，７の形成位置に対応するように複数の凸部３２ｂ、３２ｃを基材３２ａの一方の面に突設した被覆部材３２を準備し、この被覆部材３２を上記の接着剤層５′に圧着する（図７（Ｂ））。これにより、被覆部材３２の凸部３２ｂは接着剤層５′を貫通して、スルーホール３内に充填されている導電性ペースト４中に挿入され、また、凸部３２ｃは接着剤層５′を貫通して、スルーホール７内に充填されている導電性ペースト４中に挿入された状態となる。
【００３２】
上記の被覆部材３２は、銅、銅合金、４２％ニッケル含有鉄合金等の金属板あるいは金属箔をハーフエッチングすることにより凸部３２ｂ，３２ｃを形成して作製することができる。また、上記の金属板あるいは金属箔上にパターンめっきにより凸部３２ｂ，３２ｃを突設して作製することもできる。被覆部材３２の基材３２ａの厚みは、後述する除去工程での作業性、ランド部とともに配線を同時形成する場合の配線厚み等を考慮して設定することができ、例えば、１０〜２５μｍ程度とすることができる。また、凸部３２ｂ，３２ｃは、接着剤層５′を貫通してスルーホール３，７内の導電性ペースト４中に確実に挿入される長さ、太さとする必要があり、接着剤層５′の厚み、スルーホールの内径等を考慮して設定することができ、導電性ペースト４中への挿入深さは、２０〜４０μｍ程度とすることができる。
尚、上述の被覆部材３２は、複数のスルーホール３および複数のスルーホール７を全て被覆するものであるが、所定の数のスルーホールに対応した被覆部材を複数用いることもできる。
【００３３】
［第４の工程］
次に、第４の工程において、ドライフィルムレジストあるいは液状レジストにより成膜処理を行い、所定のパターン露光、現像を行って、被覆部材３２上に所望のレジストパターン３４を形成する（図７（Ｃ））。次いで、レジストパターン３４をマスクとしてエッチングにより被覆部材３２の不要な基材３２ａを除去しする。これにより、基部６ａ，８ａに凸部６ｂ、８ｂが突設されたランド部６，８を形成し、その後、レジストパターン３４を除去して、本発明のコア基板１を得る（図７（Ｄ））。
【００３４】
上記のレジストパターン３４は、ランド部６，８の基部６ａ，８ａ形成用の被覆パターンとして、隣接するランド部との間に３０μｍ以上の距離が保てるような被覆パターンを備えるものとする。
尚、図３に示されるコア基板１１のように、表面に配線を有するコア基板を製造する場合には、ランド部形成用の被覆パターンと配線形成用の被覆パターンとを備えたレジストパターン３４を形成することにより、ランド部形成と配線形成を同時に行うことができる。形成する配線は、ラインアンドスペースが２５μｍ／２５μｍ〜５０μｍ／５０μｍ程度の微細配線とすることができる。
【００３５】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
第１の工程
ビスマレイミドトリアジン樹脂からなる厚み０．８ｍｍのコア材の両面に厚み１２μｍの銅箔を備えた銅張積層板を出発物質とし、この銅張積層板の銅箔に、塩化鉄系エッチング液を用いてスプレーエッチングを施し、銅箔の厚みを５μｍ程度まで肉薄化し、水洗、乾燥した。
【００３６】
次に、上記の肉薄銅箔を備えた銅張積層板の銅箔表面に、粗化処理液（メック（株）製 ＣＺ８１００）を用いて粗化処理を施し、２μｍ程度の凹凸形状を備えた粗面とし、水洗、乾燥した。その後、所定箇所に炭酸ガスレーザーを照射（パルス幅：５０μ秒、ショット数：２０ショット）して、内径０．１ｍｍのスルーホールを０．２５ｍｍピッチで形成した。その後、加工時の銅飛び散り等によるスルーホール周囲の汚染を除去する目的で、過水硫酸系のソフトエッチング剤（シプレー社製 プレポジットエッチ７４６Ｗ）を用いて表面処理した後、高圧スプレー水洗にて洗浄処理を施した。
【００３７】
第２の工程
次に、金を数Å程度の厚みでコーティングした銅粒子を含有する導電性ペースト（タツタ電線（株）製 ＡＥ１５６６）を、スクリーン印刷機（ニューロング社製）にて上記のスルーホール中に充填した。スクリーン印刷条件は下記の条件とした。
【００３８】
次に、スルーホール内に充填した導電性ペーストに硬化処理（８０℃、６０分間および１６０℃、６０分の２段階処理）を施した後、銅張積層板の表面に硬化突出した導電性ペーストの表面をハブ研磨機（石井表記（株）製）にて研磨して、露出している導電性ペースト表面と銅箔表面とが同一面となるように平坦化整面処理を施した。
【００３９】
第３の工程
次いで、第１の工程で使用した塩化鉄系エッチング液を用いて、銅箔をエッチング除去した。
次に、厚み０．１ｍｍの銅板に、ドライフィルムレジスト（旭化成（株）製 ＡＱ３０７６）をラミネートし、凸部形成用のフォトマスクを介して超高圧水銀灯を有するアライメント露光機にて露光（８０ｍＪ／ｃｍ２）した後、０．８％炭酸ナトリウムによるスプレー現像を行い、直径０．１ｍｍの被覆パターンを０．２５ｍｍピッチで備えたレジストパターンを形成した。次いで、上記のレジストパターンをマスクとして、塩化鉄系エッチング液を用いてスプレーエッチングにより銅板をハーフエッチングした。これにより、厚み０．０２ｍｍの基材上に高さ０．０８ｍｍ、直径約０．１ｍｍの凸部を上記のスルーホールの形成パターンと同様のパターンで備えた被覆部材を作製した。
【００４０】
次いで、コア材および導電性ペースト上の全面に、エポキシ系絶縁樹脂フィルム（味の素ファインテクノ（株）製 ＡＢＦ−ＳＨ）をラミネートして接着剤層とし、この接着剤層に、凸部が接着剤層を貫通してスルーホール層中に挿入されるように上記の被覆部材を重ね、熱プレス（１５０℃、４０分間）を行って積層した。
【００４１】
第４の工程
次に、被覆部材上にドライフィルムレジスト（旭化成（株）製 ＡＱ３０７６）をラミネートし、フォトマスクを介して超高圧水銀灯を有するアライメント露光機にて露光（８０ｍＪ／ｃｍ２）した後、０．８％炭酸ナトリウムによるスプレー現像を行い、ランド部の基部と回路配線とを形成するための被覆パターンを備えたレジストパターンを形成した。
次いで、上記のレジストパターンをマスクとして、塩化鉄系エッチング液を用いてスプレーエッチングにより、被覆部材の不要な基材を除去して、スルーホールの開口部を閉塞するランド部の基部と、回路配線を形成した。その後、４５℃の水酸化ナトリウム浴のスプレー処理によりレジストパターンを除去した。
【００４２】
これにより、内径０．１ｍｍ、ピッチ０．２５ｍｍで形成されたスルーホールを有し、このスルーホール内に充填された導電性ペーストに凸部を挿入して導通されたランド部（基部の直径０．１６ｍｍ）が０．２５ｍｍピッチで形成され、さらに、ラインアンドスペースが３０μｍ／３０μｍである回路配線を備えた本発明のコア基板が得られた。このコア基板では、スルーホール間のマイグレーションの発生がなく、隣接する各ランド部間の電気的独立が確保されていた。
【００４３】
【発明の効果】
以上詳述したように、本発明によればコア基板の表裏の導通は、スルーホール内に充填された導電性ペーストと、この導電性ペーストに接続されたランド部により行なわれるが、導電性ペースト中にランド部の凸部が挿入されているので、導電性ペーストに体積収縮等が生じてもランド部と導電性ペーストとの接続が確実になされ、また、スルーホールとして、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のものを備え、これらは半導体チップ搭載用の接続パッド部のピッチとほぼ同一であるため、半導体チップ搭載用の接続パッド部の一部は、配線を介することなくビア部を介して直接ランド部と接続することができ、他の接続パッド部についてのみ、ランド部との接続のための配線を半導体チップ搭載面側のビルドアップ層に形成すればよく、一方、ピッチが０．２〜０．３ｍｍの範囲であるスルーホールを閉塞する外部接続端子側の複数のランド部のピッチは、外部接続端子のピッチよりも小さいものの、外部接続端子側のビルドアップ層に形成した配線により外部接続端子に接続することができ、これにより、必要な配線をコア基板の両面のビルドアップ層に振り分けて、半導体チップ搭載面側のビルドアップ層への配線集中を防止することができ、ビルドアップ層の積層数の低減による小型化、設計ルールの緩和による多層配線基板製造の歩留りの向上が可能となる。また、本発明の製造方法は、レーザーを用いて銅張積層板に形成したスルーホール内に導電性ペーストを充填して表裏の導通をとるため、スルーホール間のマイグレーション発生がなく、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲である狭ピッチのスルーホール形成が可能となり、また、スルーホールの開口部を閉塞するランド部の形成と同時に所望の配線をコア基板上に形成することができるという効果も奏することができる。
【図面の簡単な説明】
【図１】本発明のコア基板の一実施形態を示す部分縦断面図である。
【図２】本発明のコア基板を構成するランド部の構造を示す図である。
【図３】本発明のコア基板の他の実施形態を示す部分縦断面図である。
【図４】本発明のコア基板の他の実施形態を示す部分縦断面図である。
【図５】本発明のコア基板を用いた多層配線基板の例を示す部分縦断面図である。
【図６】本発明のコア基板の製造方法の一実施形態を示す工程図である。
【図７】本発明のコア基板の製造方法の一実施形態を示す工程図である。
【図８】従来のコア基板の製造方法の一例を示す工程図である。
【図９】従来のコア基板を用いた多層配線基板の例を示す部分縦断面図である。
【符号の説明】
１，１１，２１…コア基板
２，１２，２２…コア材
３，７，１３，１７，２３…スルーホール
３ａ，７ａ，１３ａ，１７ａ，２３ａ…スルーホールの開口部
４，１４，２４…導電性ペースト
５，１５，２５…電気絶縁層
５′…接着剤層
６，８，１６，２６…ランド部
６ａ，８ａ，１６ａ，２６ａ…ランド部の基部
６ｂ，８ｂ，１６ｂ，２６ｂ…ランド部の凸部
１９…配線
３０…銅張積層板
３１…銅箔
３２…下地給電層
３３…電気絶縁性パターン
３４…導電層
３５…レジストパターン
４１…多層配線基板
４２，４３…ビルドアップ層
４７ａ…接続パッド部
４８…外部接続端子
【発明の属する技術分野】
本発明は、多層配線基板に使用するコア基板とその製造方法に係り、特に高密度配線がなされたビルドアップ層をコア基板の両面に備えた多層配線基板を可能とするコア基板と、このようなコア基板を製造するための製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子は、ますます高集積化、高性能化の一途をたどってきており、その端子数の増加も著しい。例えば、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）のような表面実装パッケージでは、外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきた。しかし、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなって強度が低下するため、フォーミング等の後工程における外部端子のスキュー対応や、平坦性維持が難しくなり、実装に際しては、半導体パッケージの搭載精度の維持が難しくなるという問題があった。すなわち、ＱＦＰでも、更なる多端子化への対応は困難となっている。
【０００３】
これに対応するために、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表される多層樹脂プリント基板をインターポーザとするパッケージが開発されてきた。このＢＧＡは、通常、両面基板の片面に半導体チップを搭載し、他方の面に球状の半田ボールを外部端子として備え、半導体チップの端子と外部端子（半田ボール）との導通をとったものであり、実装性の向上を図ったパッケージである。また、最近では、パッケージを持たないチップ（ベアチップ）を直接に多層配線基板上の実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体デバイス・チップが実装される。チップがパッケージに封入されていないので、多層配線基板上の配線とチップとの間の接続経路を単純化かつ短縮することができ、また実装密度が向上するので、他チップとの間の距離も短縮することができる。したがって、小型軽量化はもちろん、信号処理の高速化も期待することができる。
【０００４】
上記のようなベアチップ実装法に対応できる多層配線基板は、通常、サブトラクティブ法等で作製した低密度配線を有する両面基板をコア基板とし、このコア基板の両面にビルドアップ法により高密度配線を形成して製造されている。図８は、従来のコア基板の製造方法の一例を示す工程図であり、まず、コア材５３の両面に銅箔５４ａを設けた銅張積層基板５２に、ドリルマシンを用いて機械的にスルーホール５８を形成する（図８Ａ）。次に、スルーホール５８内を洗浄し無電解めっきにより無電解銅５４ｂを形成してスルーホール５８内を導電化し、その後、電解銅めっきにより全面に所定の厚みで銅めっき層５４ｃを形成して、スルーホール５８内を電気的に接続させる（図８（Ｂ））。次いで、スルーホール５８内に導電性金属材料あるいは非導電性ペーストからなる充填部材５５を充填し、物理研磨による表面平滑処理を行う（図８（Ｃ））。その後、ドライフィルムレジストあるいは液状レジストにより成膜処理を行い、所定のパターン露光、現像を行ってレジストパターンを形成し、このレジストパターンをマスクとして銅めっき層５４ｃ、無電解銅５４ｂと銅箔５４ａをパターンエッチングすることにより、めっきスルーホール５４、所望の回路配線（図示せず）を形成して、コア基板５１が製造される（図８（Ｄ））。
【０００５】
図９は、上記のように製造されたコア基板５１の両面にビルドアップ法により高密度配線を形成して製造された多層配線基板の例を示す概略断面図である。図９に示される多層配線基板６０は、以下のように製造することができる。すなわち、コア基板５１の両面にガラスクロスエポキシ樹脂（プリプレグ）の絶縁層６１を形成し、炭酸ガスレーザー、もしくは、ＵＶ−ＹＡＧレーザーを用いてコア基板上のめっきスルーホール５４や回路配線の所望個所が露出するように小径の穴部を各絶縁層６１の所定位置に形成する。そして、洗浄後、穴部内に無電解めっきにより導電層を形成し、ドライフィルムレジストをラミネートして所定のパターン露光、現像を行うことによりレジストパターンを形成し、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきによりビア部６２を形成して１層目のビルドアップ層を形成する。この操作を繰り返して複数のビルドアップ層（図示例では、両面に各２層）を形成して多層配線基板６０が製造される。そして、半導体チップ搭載側の最表面のビルドアップ層には、必要な配線とともに、半導体チップ搭載用の接続パッド部６４が形成されている。このような多層配線基板６０では、半導体チップ搭載用の接続パッド部６４に半田等の金属バンプ８２を介して半導体チップ８１を搭載することができる。また、多層配線基板６０の裏面側には外部接続端子６５が設けられており、プリント配線板（マザーボード）に実装することができる。尚、図示例では、簡略化のために、めっきスルーホール数、半導体チップのバンプ数、回部接続端子数をそれぞれ４個としている。
【０００６】
【発明が解決しようとする課題】
しかしながら、めっきスルーホールを備えた従来のコア基板は、めっきスルーホールの径、ピッチが大きいため、半導体チップのピン数増加に伴う高密度化への対応が困難であるという問題がある。すなわち、めっきスルーホール形成におけるめっき工程で発生するマイグレーション（コア材５３中へのめっき液の染み出し）の点から、めっきスルーホールの狭ピッチ化には限界があり、半導体チップ搭載用の接続パッド部のピッチとめっきスルーホールのピッチの間に大きな開きを生じることが避けられない。このため、半導体チップ搭載用の接続パッド部からコア基板の各めっきスルーホールに接続するために、ビルドアップ層に微細配線を引き回すか、もしくは、ビルドアップ層の積層数を増す必要がある。上述の多層配線基板６０の例では、チップ搭載用の各接続パッド部６４からコア基板５１の各めっきスルーホール５４への接続用の配線引き回しのために、チップ搭載側に２層のビルドアップ層を必要である。一方、コア基板５１の裏面の２層のビルドアップ層は配線の引き回しが不要であり、外部接続端子６５への接続のためのビア部が形成されているのみである。しかし、多層配線基板６０のそり防止等のバランス維持作用をなすために、チップ搭載側と同等の２層のビルドアップ層をコア基板５１の裏面にも設ける必要がある。すなわち、従来の多層配線基板では、半導体チップ搭載用の接続パッド部からコア基板の各めっきスルーホールに接続するための配線の引き回しがコア基板のチップ搭載側のビルドアップ層に集中し、裏面のビルドアップ層の有効利用が難しく、多層配線基板の小型化、製造の簡易化に支障を来す要因の一つとなっている。このため、コア基板の両面のビルドアップ層を有効に使用した多層配線基板の実用化が望まれている。
本発明は、上記のような実情に鑑みてなされたものであり、コア基板の両面のビルドアップ層を有効に使用した多層配線基板の製造を可能とするコア基板と、このようなコア基板を簡便に製造するための製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板の両面に複数のビルドアップ層を備え、一方の面に半導体チップ搭載用の接続パッド部を有し、他方の面に外部接続端子を有する多層配線基板に使用するコア基板おいて、コア材と、該コア材の両面に形成された電気絶縁層とを備え、前記コア材は内部に導電性ペーストが充填されている複数のスルーホールを有し、該スルーホールの開口部は前記導電性ペーストと導通するランド部により閉塞され、該ランド部は前記電気絶縁層上に位置する基部と、該基部に突設され前記電気絶縁層を貫通してスルーホール内の前記導電性ペースト中に挿入される凸部とを有し、複数の前記スルーホールの少なくとも一部は内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるような構成とした。
本発明の好ましい態様として、前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲であるような構成とした。
本発明の好ましい態様として、前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるような構成とした。
また、本発明の好ましい態様として、前記導電性ペーストに含有される導電材は、金を表面にコートした銅粒子であるような構成とした。
【０００８】
本発明のコア基板の製造方法は、コア材の両面に厚み３〜８μｍの範囲の銅箔を備えた銅張積層板の前記銅箔表面に粗化処理を施し、その後、レーザーを照射して内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホールを少なくとも一部に含む複数のスルーホールを穿設する第１の工程、前記スルーホール内に導電性ペーストを充填し、その後、物理研磨により表面平滑処理を施す第２の工程、前記銅箔をエッチング除去した後、電気絶縁性の接着剤層を前記コア基板の両面に設け、前記スルーホールの位置に対応するように複数の凸部を基材に突設してなる被覆部材を、前記凸部が前記接着剤層を貫通して前記スルーホール内の導電性ペースト中に挿入されるように前記接着剤層に圧着する第３の工程、前記被覆部材上に所望のレジストパターンを形成し、該レジストパターンをマスクとしてエッチングにより前記被覆部材の不要な基材を除去して、基部に突設された凸部が前記スルーホール内に充填されている導電性ペースト中に挿入され接続された状態で前記スルーホールの開口部を閉塞するランド部を形成し、その後、前記レジストパターンを除去する第４の工程、を有するような構成とした。
【０００９】
本発明の好ましい態様として、前記第４の工程において、前記ランド部とともに所望の配線を同時形成するような構成とした。
本発明の好ましい態様として、前記コア材は、内部に配線を有するような構成とした。
本発明の好ましい態様として、前記レーザーは、炭酸ガスレーザーを用いるような構成とした。
本発明の好ましい態様として、前記導電性ペーストは、金を表面にコートした銅粒子からなる導電材を含有するような構成とした。
さらに、本発明の好ましい態様として、前記被覆部材は、金属板あるいは金属箔をハーフエッチングすることにより凸部を形成して作製したもの、または、金属板あるいは金属箔上にパターンめっきにより凸部を突設して作製したものであるような構成とした。
【００１０】
上記のように、コア基板は、導電性ペーストが充填されランド部により開口部を閉塞された内径が０．０５〜０．１５ｍｍの範囲のスルーホールを、０．２〜０．３ｍｍの範囲のピッチで備えるため、半導体チップ搭載面側のビルドアップ層の少なくとも１層に、半導体チップ搭載用の接続パッド部とランド部の一部とを接続するための配線を設け、外部接続端子側のビルドアップ層の少なくとも１層には、外部接続端子とランド部の一部とを接続するための配線を設け、必要な配線をコア基板の両面のビルドアップ層に振り分けることが可能となる。また、導電性ペースト中に挿入されている凸部によって、ランド部と導電性ペーストとの接続が確実なものとなる。さらに、製造方法の第２の工程にてスルーホール内に充填される導電性ペーストは、スルーホール間におけるマイグレーションを発生することがなく、スルーホールの狭ピッチ化を可能とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
コア基板
図１は、本発明のコア基板の一実施形態を示す部分縦断面図である。図１において、本発明のコア基板１は、コア材２と、コア材２の両面に設けられた電気絶縁層５と、コア材２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール３、および、ピッチＰ２で形成された内径ｄ２の複数のスルーホール７とを備えている。スルーホール３、スルーホール７の内部には、それぞれ導電性ペースト４が充填されており、スルーホール３の開口部３ａは、導電性ペースト４と導通する小径のランド部６により閉塞され、スルーホール７の開口部７ａは、導電性ペースト４と導通する大径のランド部８により閉塞されている。
【００１２】
本発明では、上記のランド部６，８が、図２に示されるように、それぞれ基部６ａ，８ａと、この基部６ａ，８ａに突設された凸部６ｂ，８ｂとからなり、ランド部の基部６ａ，８ａは電気絶縁層５上に位置し、凸部６ｂ，８ｂが電気絶縁層５を貫通してスルーホール３，７内の導電性ペースト４中に挿入されていることを特徴としている。また、上記のスルーホール３，７のうち、小径のスルーホール３の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、ピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲であることを特徴としている。また、大径のスルーホール７の内径ｄ２は０．２５〜０．３５ｍｍの範囲、ピッチＰ２は０．４〜０．６ｍｍの範囲とすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール３を２個、ピッチＰ２で形成された内径ｄ２のスルーホール７を２個、それぞれ図示しているが、ピッチＰ１で形成されるスルーホール３の個数およびコア基板１における形成部位、ピッチＰ２で形成されるスルーホール７の個数およびコア基板１における形成部位、および、複数のスルーホール３が形成される部位と複数のスルーホール７が形成される部位との位置関係等は、適宜設定することができる。
【００１３】
図３は、本発明のコア基板の他の実施形態を示す部分縦断面図である。図３において、本発明のコア基板１１は、コア材１２と、このコア材１２の両面に設けられた電気絶縁層１５と、コア材１２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール１３、および、ピッチＰ２で形成された内径ｄ１の複数のスルーホール１７とを備えている。スルーホール１３、スルーホール１７の内部には、それぞれ導電性ペースト１４が充填されており、スルーホール１３の開口部１３ａは、導電性ペースト１４と導通するランド部１６により閉塞され、スルーホール１７の開口部１７ａも、導電性ペースト１４と導通するランド部１６により閉塞されている。
上記のランド部１６も上記のランド部６，８と同様に、基部１６ａと、この基部１６ａに突設され電気絶縁層１５を貫通してスルーホール１３，１７内の導電性ペースト１４中に挿入されている凸部１６ｂとからなっている。また、上記のスルーホール１３，１７の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、スルーホール１３のピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲であり、形成ピッチの大きいスルーホール１７のピッチＰ２は０．４〜０．６ｍｍの範囲とすることができる。
【００１４】
また、コア基板１１は、電気絶縁層１５上に所望の配線１９を備えており、このような配線１９のラインアンドスペースは、２５μｍ／２５μｍ〜５０μｍ／５０μｍ程度の範囲とすることができる。上述のコア基板１においても、コア基板１１と同様に、電気絶縁層５上に所望の配線を備えるものとすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール１３を２個、ピッチＰ２で形成された内径ｄ１のスルーホール１７を２個、それぞれ図示しているが、ピッチＰ１で形成されるスルーホール１３の個数およびコア基板１１における形成部位、ピッチＰ２で形成されるスルーホール１７の個数およびコア基板１１における形成部位、および、複数のスルーホール１３が形成される部位と複数のスルーホール１７が形成される部位との位置関係等は、適宜設定することができる。
【００１５】
図４は、本発明のコア基板の他の実施形態を示す部分縦断面図である。図４において、本発明のコア基板２１は、コア材２２と、このコア材２２の両面に設けられた電気絶縁層２５と、コア材２２に貫通するようにピッチＰ１で形成された内径ｄ１の複数のスルーホール２３を備えており、スルーホール２３の内部には導電性ペースト２４が充填され、スルーホール２３の開口部２３ａは、導電性ペースト２４と導通するランド部２６により閉塞されている。
上記のランド部２６も上記のランド部６，８と同様に、基部２６ａと、この基部２６ａに突設され電気絶縁層２５を貫通してスルーホール２３内の導電性ペースト２４中に挿入されている凸部２６ｂとからなっている。また、上記のスルーホール２３の内径ｄ１は０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、スルーホール２３のピッチＰ１は０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲である。
【００１６】
このコア基板２１においても、上述のコア基板１１と同様に、電気絶縁層２５上に所望の配線を備えるものとすることができる。
尚、上記の実施形態では、図を簡略化するために、ピッチＰ１で形成された内径ｄ１のスルーホール２３を４個図示しているが、ピッチＰ１で形成されるスルーホール２３の個数およびコア基板２１における形成部位、および、複数のスルーホール２３が形成されている部位の数等は、適宜設定することができる。
【００１７】
上記のようなコア基板１，１１，２１を構成するコア材２，１２，２２は、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維で強化したコア材等、従来公知の材料を使用することができる。このようなコア材２，１２，２２の厚みは、０．２〜０．８ｍｍの範囲で適宜設定することができる。また、コア材２，１２，２２は、内部に１層、あるいは、２層以上の配線を有するものであってもよく、これらの配線は必要に応じて、上記のスルーホールに充填される導電性ペースト４，１４，２４を介して他の配線や後述するビルドアップ層との導通をとることができる。
また、コア材２，１２，２２に形成するスルーホールのうち、スルーホール３，１３，２３について、内径ｄ１が０．０５ｍｍ未満であると、コア材の穴あけ加工が困難になるとともに、導電性ペーストの充填も難しくなり、一方、内径ｄ１が０．１５ｍｍを超えると、配置すべきスルーホールのピッチが大きくなり好ましくない。また、スルーホール３，１３，２３のピッチが０．３ｍｍを超えると、半導体チップのバンプのピッチ（多層配線基板の接続パッド部のピッチ）との差が大きくなり、本発明の効果が得られず好ましくない。
【００１８】
コア基板１，１１，２１を構成する導電性ペースト４，１４，２４は、粒子形状の導電材をペースト中に含有したものであり、導電材としては、銀、金、銅、亜鉛等の金属粒子、銀を表面にコートした銅粒子、はんだ（Ｓｎ−Ａｇ−Ｃｕ系）等の複合金属粒子等を使用することができる。このような導電材の粒径は、２〜８μｍ程度とすることが好ましい。また、ペーストを構成するためのバインダー樹脂としては、エポキシ樹脂等を使用することができる。導電性ペースト中の導電材の含有量は、８０〜９５重量％、好ましくは８５〜９０重量％の範囲とすることができる。
【００１９】
コア基板１，１１，２１を構成する電気絶縁層５，１５，２５は、ランド部６，１６，２６を固着するとともに、各ランド部間を電気的に独立させるものであり、電気絶縁性を有する接着性樹脂、例えば、シリカ含有エポキシ樹脂フィルム等、あるいは、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したプリプレグを用いて形成することができる。このような電気絶縁層５，１５，２５の厚みは、１０〜６０μｍ程度とすることが好ましい。
【００２０】
コア基板１，１１，２１を構成するランド部６，１６，２６およびランド部８は、スルーホール３，１３，１７，２３およびスルーホール７の開口部を閉塞するとともに、コア基板上に形成されるビルドアップ層の各配線等との接続パッドとなるものである。このようなランド部は、上述のように、基部と、この基部に突設され電気絶縁層を貫通してスルーホール内の導電性ペースト中に挿入される凸部とからなっている。これにより、導電性ペーストに体積収縮等が生じてもランド部と導電性ペーストとの接続が確実になされることになる。
【００２１】
ランド部の基部は、隣接するランド部との間に３０μｍ以上の距離が保てるような大きさ、形状とすることができる。また、ランド部の凸部は、電気絶縁層を貫通してスルーホール内の導電性ペースト中に確実に挿入できる長さ、太さとする必要があり、電気絶縁層の厚み、スルーホールの内径等を考慮して設定することができる。例えば、上記のランド部６，１６，２６の場合、凸部６ｂ、１６ｂ、２６ｂは、長さ３０〜１００μｍ、太さ５０〜１００μｍ程度とし、導電性ペースト中への挿入深さは２０〜４０μｍ程度とすることができる。このようなランド部は、銅、銅合金、４２％Ｎｉ含有鉄合金等の導電材料により形成することができる。尚、上述のコア基板表面に形成する配線を、上記のランド部を含むようなものとして設計することもできる。
【００２２】
このようなコア基板を用いた多層配線基板の例を、コア基板１を例として、図５に示す。図５において、多層配線基板４１は、コア基板１の両面に各１層のビルドアップ層４２，４３を備えている。このビルドアップ層４２，４３は、絶縁層４４ａ，４４ｂの所望部位に、コア基板１上のランド６，８や配線の所望個所（例示のコア基板１には配線は設けられていない）と接続されたビア部４５ａ，４５ｂが形成されているとともに、所定の配線４６ａ，４６ｂが形成されている。本発明のコア基板１は、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であるスルーホール３を備え、このような狭ピッチのスルーホールは、半導体チップのバンプの形成ピッチとほぼ同一となっている。このため、半導体チップ搭載側のランド部６に形成されたビルドアップ層４２のビア部４５ａに、配線を介することなく、半導体チップ搭載用の接続パッド部４７ａを直接設けることができる。そして、形成ピッチの大きいスルーホール７を閉塞するランド部８は、ビルドアップ層４２の配線４６ａを介して接続パッド部４７ａと接続することができる。そして、接続パッド部４７ａに半田等の金属バンプ８２を介して半導体チップ８１を搭載することができる。
【００２３】
一方、外部接続端子側のビルドアップ層４３には、複数の外部接続端子４８が形成されており、この外部接続端子４８を介して多層配線基板４１はプリント配線板（マザーボード）に実装可能となっている。したがって、外部接続端子４８のピッチは、コア基板１のスルーホール３のピッチよりも大きなものとなっている。そこで、スルーホール３を閉塞するランド部６は、外部接続端子側のビルドアップ層４３に形成した配線４６ｂを介して所定の外部接続端子４８に接続することができる。また、形成ピッチの大きいスルーホール７を閉塞するランド部８は、配線を介することなく、ビア部４５ｂにより直接外部接続端子４８に接続することができる。
【００２４】
このように、本発明のコア基板１を使用することにより、半導体チップ搭載用の接続パッド部４７ａの一部は、配線４６ａを介することなくビア部４５ａを介して直接ランド部６と接続することができ、他の接続パッド部４７ａについてのみ、ランド部８との接続のための配線４６ａを半導体チップ搭載面側のビルドアップ層４２に形成すればよく、一方、外部接続端子側の複数のランド部６のピッチは、外部接続端子４８のピッチよりも小さいものの、外部接続端子側のビルドアップ層４３に形成した配線４６ｂにより外部接続端子４８に接続することができる。これにより、必要な配線をコア基板の両面のビルドアップ層に振り分け、半導体チップ搭載面側のビルドアップ層への配線集中を防止することができる。
【００２５】
コア基板の製造方法
次に、本発明のコア基板の製造方法を図面を参照しながら説明する。
図６および図７は、上述のコア基板１を例とした本発明のコア基板の製造方法の一実施形態を示す工程図である。
【００２６】
［第１の工程］
本実施形態では、第１の工程において、コア材２の両面に厚み５〜１０μｍの範囲の銅箔３１を備えた銅張積層板３０を準備する（図６（Ａ））。銅箔３１の厚みが５μｍ未満であると、後述するレーザーによるスルーホール形成におけるコア材を保護する作用が不十分となり、スルーホールの形成精度が低下する。また、銅箔３１の厚みが１０μｍを超えると、後述するレーザーによるスルーホール形成に要するレーザーのパワーが大きくなり、作業効率が低下し好ましくない。銅張積層板３０を構成するコア材２は、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したコア材等、従来公知の材料を使用することができる。このようなコア材２の厚みは、０．２〜０．８ｍｍの範囲で適宜設定することができる。また、コア材２は内部に１層、あるいは、２層以上の配線を有するものであってもよい。
【００２７】
次に、銅箔３１表面に粗化処理を施し、その後、所定箇所にレーザーを照射して、内径ｄ１のスルーホール３をピッチＰ１で形成し、また、内径ｄ２のスルーホール７をピッチＰ２で形成する（図６（Ｂ））。銅箔３１の粗化処理は、銅箔３１に照射されたレーザーの反射を防止し、レーザーのパワーを所定箇所に集中させて加工効率を向上させることを目的とするものであり、黒化還元処理、物理的研磨等により粗化処理を施すことができる。また、使用するレーザーは、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を挙げることができ、この中で特に炭酸ガスレーザーが好ましい。このようなレーザーにより穿設されたスルーホール３は、内径ｄ１が０．０５〜０．１５ｍｍ、好ましくは０．０９〜０．１２ｍｍの範囲、ピッチＰ１が０．２〜０．３ｍｍ、好ましくは０．２１〜０．２５ｍｍの範囲とする。また、大径のスルーホール７は、内径ｄ２を０．２５〜０．３５ｍｍの範囲、ピッチＰ２を０．４〜０．６ｍｍの範囲とすることができる。
【００２８】
［第２の工程］
次に、第２の工程において、スルーホール３およびスルーホール７内に導電性ペースト４を充填し（図６（Ｃ））、その後、物理研磨により表面平滑処理を施す（図６（Ｄ））。導電性ペーストは、上述の導電性ペーストを使用することができ、スクリーン印刷法、ノズル噴出し法、ディスペンス法等によりスルーホール３およびスルーホール７内に充填することができる。
【００２９】
スルーホール３，７内に充填した導電性ペーストに硬化処理を施した後、銅張積層板の表面に硬化突出した導電性ペーストの表面を研磨して、露出している導電性ペースト表面と銅箔表面とが同一面となるように表面平滑処理を施す。物理研磨による表面平滑処理としては、バフ研磨、旋盤研磨等の処理方法を挙げることができる。
本発明では、従来のめっきスルーホール形成と異なり、スルーホール内に導電性ペーストを充填して表裏の導通をとるため、スルーホール間のマイグレーション発生がなく、ピッチＰ１が０．２〜０．３ｍｍのような狭ピッチであっても、各スルーホール間の電気的独立が確保できる。
【００３０】
［第３の工程］
次いで、第３の工程において、銅箔３１をエッチング除去し（図６（Ｅ））、その後、コア材２および導電性ペースト４を覆うように電気絶縁性の接着剤層５′を形成する（図７（Ａ））。銅箔３１のエッチング除去は、例えば、塩化第二鉄系のエッチング液を用いて行うことができる。また、接着剤層５′は、後述する被覆部材３２を固着するとともに、最終形態のコア基板１では電気絶縁層５となって各ランド部間を電気的に独立させるものである。このような接着剤層５′は、電気絶縁性を有する接着性樹脂、例えば、シリカフィラー含有エポキシ樹脂等、あるいは、エポキシ樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、フッ素樹脂等をガラスクロスやアラミド繊維等で強化したプリプレグを用いて形成することができる。
【００３１】
次に、上記のスルーホール３，７の形成位置に対応するように複数の凸部３２ｂ、３２ｃを基材３２ａの一方の面に突設した被覆部材３２を準備し、この被覆部材３２を上記の接着剤層５′に圧着する（図７（Ｂ））。これにより、被覆部材３２の凸部３２ｂは接着剤層５′を貫通して、スルーホール３内に充填されている導電性ペースト４中に挿入され、また、凸部３２ｃは接着剤層５′を貫通して、スルーホール７内に充填されている導電性ペースト４中に挿入された状態となる。
【００３２】
上記の被覆部材３２は、銅、銅合金、４２％ニッケル含有鉄合金等の金属板あるいは金属箔をハーフエッチングすることにより凸部３２ｂ，３２ｃを形成して作製することができる。また、上記の金属板あるいは金属箔上にパターンめっきにより凸部３２ｂ，３２ｃを突設して作製することもできる。被覆部材３２の基材３２ａの厚みは、後述する除去工程での作業性、ランド部とともに配線を同時形成する場合の配線厚み等を考慮して設定することができ、例えば、１０〜２５μｍ程度とすることができる。また、凸部３２ｂ，３２ｃは、接着剤層５′を貫通してスルーホール３，７内の導電性ペースト４中に確実に挿入される長さ、太さとする必要があり、接着剤層５′の厚み、スルーホールの内径等を考慮して設定することができ、導電性ペースト４中への挿入深さは、２０〜４０μｍ程度とすることができる。
尚、上述の被覆部材３２は、複数のスルーホール３および複数のスルーホール７を全て被覆するものであるが、所定の数のスルーホールに対応した被覆部材を複数用いることもできる。
【００３３】
［第４の工程］
次に、第４の工程において、ドライフィルムレジストあるいは液状レジストにより成膜処理を行い、所定のパターン露光、現像を行って、被覆部材３２上に所望のレジストパターン３４を形成する（図７（Ｃ））。次いで、レジストパターン３４をマスクとしてエッチングにより被覆部材３２の不要な基材３２ａを除去しする。これにより、基部６ａ，８ａに凸部６ｂ、８ｂが突設されたランド部６，８を形成し、その後、レジストパターン３４を除去して、本発明のコア基板１を得る（図７（Ｄ））。
【００３４】
上記のレジストパターン３４は、ランド部６，８の基部６ａ，８ａ形成用の被覆パターンとして、隣接するランド部との間に３０μｍ以上の距離が保てるような被覆パターンを備えるものとする。
尚、図３に示されるコア基板１１のように、表面に配線を有するコア基板を製造する場合には、ランド部形成用の被覆パターンと配線形成用の被覆パターンとを備えたレジストパターン３４を形成することにより、ランド部形成と配線形成を同時に行うことができる。形成する配線は、ラインアンドスペースが２５μｍ／２５μｍ〜５０μｍ／５０μｍ程度の微細配線とすることができる。
【００３５】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
第１の工程
ビスマレイミドトリアジン樹脂からなる厚み０．８ｍｍのコア材の両面に厚み１２μｍの銅箔を備えた銅張積層板を出発物質とし、この銅張積層板の銅箔に、塩化鉄系エッチング液を用いてスプレーエッチングを施し、銅箔の厚みを５μｍ程度まで肉薄化し、水洗、乾燥した。
【００３６】
次に、上記の肉薄銅箔を備えた銅張積層板の銅箔表面に、粗化処理液（メック（株）製 ＣＺ８１００）を用いて粗化処理を施し、２μｍ程度の凹凸形状を備えた粗面とし、水洗、乾燥した。その後、所定箇所に炭酸ガスレーザーを照射（パルス幅：５０μ秒、ショット数：２０ショット）して、内径０．１ｍｍのスルーホールを０．２５ｍｍピッチで形成した。その後、加工時の銅飛び散り等によるスルーホール周囲の汚染を除去する目的で、過水硫酸系のソフトエッチング剤（シプレー社製 プレポジットエッチ７４６Ｗ）を用いて表面処理した後、高圧スプレー水洗にて洗浄処理を施した。
【００３７】
第２の工程
次に、金を数Å程度の厚みでコーティングした銅粒子を含有する導電性ペースト（タツタ電線（株）製 ＡＥ１５６６）を、スクリーン印刷機（ニューロング社製）にて上記のスルーホール中に充填した。スクリーン印刷条件は下記の条件とした。
次に、スルーホール内に充填した導電性ペーストに硬化処理（８０℃、６０分間および１６０℃、６０分の２段階処理）を施した後、銅張積層板の表面に硬化突出した導電性ペーストの表面をハブ研磨機（石井表記（株）製）にて研磨して、露出している導電性ペースト表面と銅箔表面とが同一面となるように平坦化整面処理を施した。
【００３９】
第３の工程
次いで、第１の工程で使用した塩化鉄系エッチング液を用いて、銅箔をエッチング除去した。
次に、厚み０．１ｍｍの銅板に、ドライフィルムレジスト（旭化成（株）製 ＡＱ３０７６）をラミネートし、凸部形成用のフォトマスクを介して超高圧水銀灯を有するアライメント露光機にて露光（８０ｍＪ／ｃｍ２）した後、０．８％炭酸ナトリウムによるスプレー現像を行い、直径０．１ｍｍの被覆パターンを０．２５ｍｍピッチで備えたレジストパターンを形成した。次いで、上記のレジストパターンをマスクとして、塩化鉄系エッチング液を用いてスプレーエッチングにより銅板をハーフエッチングした。これにより、厚み０．０２ｍｍの基材上に高さ０．０８ｍｍ、直径約０．１ｍｍの凸部を上記のスルーホールの形成パターンと同様のパターンで備えた被覆部材を作製した。
【００４０】
次いで、コア材および導電性ペースト上の全面に、エポキシ系絶縁樹脂フィルム（味の素ファインテクノ（株）製 ＡＢＦ−ＳＨ）をラミネートして接着剤層とし、この接着剤層に、凸部が接着剤層を貫通してスルーホール層中に挿入されるように上記の被覆部材を重ね、熱プレス（１５０℃、４０分間）を行って積層した。
【００４１】
第４の工程
次に、被覆部材上にドライフィルムレジスト（旭化成（株）製 ＡＱ３０７６）をラミネートし、フォトマスクを介して超高圧水銀灯を有するアライメント露光機にて露光（８０ｍＪ／ｃｍ２）した後、０．８％炭酸ナトリウムによるスプレー現像を行い、ランド部の基部と回路配線とを形成するための被覆パターンを備えたレジストパターンを形成した。
次いで、上記のレジストパターンをマスクとして、塩化鉄系エッチング液を用いてスプレーエッチングにより、被覆部材の不要な基材を除去して、スルーホールの開口部を閉塞するランド部の基部と、回路配線を形成した。その後、４５℃の水酸化ナトリウム浴のスプレー処理によりレジストパターンを除去した。
【００４２】
これにより、内径０．１ｍｍ、ピッチ０．２５ｍｍで形成されたスルーホールを有し、このスルーホール内に充填された導電性ペーストに凸部を挿入して導通されたランド部（基部の直径０．１６ｍｍ）が０．２５ｍｍピッチで形成され、さらに、ラインアンドスペースが３０μｍ／３０μｍである回路配線を備えた本発明のコア基板が得られた。このコア基板では、スルーホール間のマイグレーションの発生がなく、隣接する各ランド部間の電気的独立が確保されていた。
【００４３】
【発明の効果】
以上詳述したように、本発明によればコア基板の表裏の導通は、スルーホール内に充填された導電性ペーストと、この導電性ペーストに接続されたランド部により行なわれるが、導電性ペースト中にランド部の凸部が挿入されているので、導電性ペーストに体積収縮等が生じてもランド部と導電性ペーストとの接続が確実になされ、また、スルーホールとして、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のものを備え、これらは半導体チップ搭載用の接続パッド部のピッチとほぼ同一であるため、半導体チップ搭載用の接続パッド部の一部は、配線を介することなくビア部を介して直接ランド部と接続することができ、他の接続パッド部についてのみ、ランド部との接続のための配線を半導体チップ搭載面側のビルドアップ層に形成すればよく、一方、ピッチが０．２〜０．３ｍｍの範囲であるスルーホールを閉塞する外部接続端子側の複数のランド部のピッチは、外部接続端子のピッチよりも小さいものの、外部接続端子側のビルドアップ層に形成した配線により外部接続端子に接続することができ、これにより、必要な配線をコア基板の両面のビルドアップ層に振り分けて、半導体チップ搭載面側のビルドアップ層への配線集中を防止することができ、ビルドアップ層の積層数の低減による小型化、設計ルールの緩和による多層配線基板製造の歩留りの向上が可能となる。また、本発明の製造方法は、レーザーを用いて銅張積層板に形成したスルーホール内に導電性ペーストを充填して表裏の導通をとるため、スルーホール間のマイグレーション発生がなく、内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲である狭ピッチのスルーホール形成が可能となり、また、スルーホールの開口部を閉塞するランド部の形成と同時に所望の配線をコア基板上に形成することができるという効果も奏することができる。
【図面の簡単な説明】
【図１】本発明のコア基板の一実施形態を示す部分縦断面図である。
【図２】本発明のコア基板を構成するランド部の構造を示す図である。
【図３】本発明のコア基板の他の実施形態を示す部分縦断面図である。
【図４】本発明のコア基板の他の実施形態を示す部分縦断面図である。
【図５】本発明のコア基板を用いた多層配線基板の例を示す部分縦断面図である。
【図６】本発明のコア基板の製造方法の一実施形態を示す工程図である。
【図７】本発明のコア基板の製造方法の一実施形態を示す工程図である。
【図８】従来のコア基板の製造方法の一例を示す工程図である。
【図９】従来のコア基板を用いた多層配線基板の例を示す部分縦断面図である。
【符号の説明】
１，１１，２１…コア基板
２，１２，２２…コア材
３，７，１３，１７，２３…スルーホール
３ａ，７ａ，１３ａ，１７ａ，２３ａ…スルーホールの開口部
４，１４，２４…導電性ペースト
５，１５，２５…電気絶縁層
５′…接着剤層
６，８，１６，２６…ランド部
６ａ，８ａ，１６ａ，２６ａ…ランド部の基部
６ｂ，８ｂ，１６ｂ，２６ｂ…ランド部の凸部
１９…配線
３０…銅張積層板
３１…銅箔
３２…下地給電層
３３…電気絶縁性パターン
３４…導電層
３５…レジストパターン
４１…多層配線基板
４２，４３…ビルドアップ層
４７ａ…接続パッド部
４８…外部接続端子
Claims (11)
- コア基板の両面に複数のビルドアップ層を備え、一方の面に半導体チップ搭載用の接続パッド部を有し、他方の面に外部接続端子を有する多層配線基板に使用するコア基板おいて、
コア材と、該コア材の両面に形成された電気絶縁層とを備え、前記コア材は内部に導電性ペーストが充填されている複数のスルーホールを有し、該スルーホールの開口部は前記導電性ペーストと導通するランド部により閉塞され、該ランド部は前記電気絶縁層上に位置する基部と、該基部に突設され前記電気絶縁層を貫通してスルーホール内の前記導電性ペースト中に挿入される凸部とを有し、複数の前記スルーホールの少なくとも一部は内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であることを特徴とするコア基板。 - 前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲であることを特徴とする請求項１に記載のコア基板。
- 前記スルーホールは、いずれも内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲であることを特徴とする請求項１に記載のコア基板。
- 前記導電性ペーストに含有される導電材は、金を表面にコートした銅粒子であることを特徴とする請求項１乃至請求項３のいずれかに記載のコア基板。
- コア材の両面に厚み３〜８μｍの範囲の銅箔を備えた銅張積層板の前記銅箔表面に粗化処理を施し、その後、レーザーを照射して内径が０．０５〜０．１５ｍｍの範囲、ピッチが０．２〜０．３ｍｍの範囲のスルーホールを少なくとも一部に含む複数のスルーホールを穿設する第１の工程、
前記スルーホール内に導電性ペーストを充填し、その後、物理研磨により表面平滑処理を施す第２の工程、
前記銅箔をエッチング除去した後、電気絶縁性の接着剤層を前記コア基板の両面に設け、前記スルーホールの位置に対応するように複数の凸部を基材に突設してなる被覆部材を、前記凸部が前記接着剤層を貫通して前記スルーホール内の導電性ペースト中に挿入されるように前記接着剤層に圧着する第３の工程、
前記被覆部材上に所望のレジストパターンを形成し、該レジストパターンをマスクとしてエッチングにより前記被覆部材の不要な基材を除去して、基部に突設された凸部が前記スルーホール内に充填されている導電性ペースト中に挿入され接続された状態で前記スルーホールの開口部を閉塞するランド部を形成し、その後、前記レジストパターンを除去する第４の工程、を有することを特徴とするコア基板の製造方法。 - 前記第４の工程において、前記ランド部とともに所望の配線を同時形成することを特徴とする請求項５に記載のコア基板の製造方法。
- 前記コア材は、内部に配線を有することを特徴とする請求項５または請求項６に記載のコア基板の製造方法。
- 前記レーザーは、炭酸ガスレーザーを用いることを特徴とする請求項５乃至請求項７のいずれかに記載のコア基板の製造方法。
- 前記導電性ペーストは、金を表面にコートした銅粒子からなる導電材を含有することを特徴とする請求項５乃至請求項８のいずれかに記載のコア基板の製造方法。
- 前記被覆部材は、金属板あるいは金属箔をハーフエッチングすることにより凸部を形成して作製したものであることを特徴とする請求項５乃至請求項９のいずれかに記載のコア基板の製造方法。
- 前記被覆部材は、金属板あるいは金属箔上にパターンめっきにより凸部を突設して作製したものであることを特徴とする請求項５乃至請求項９のいずれかに記載のコア基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002250640A JP2004095582A (ja) | 2002-08-29 | 2002-08-29 | コア基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002250640A JP2004095582A (ja) | 2002-08-29 | 2002-08-29 | コア基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004095582A true JP2004095582A (ja) | 2004-03-25 |
Family
ID=32057415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002250640A Pending JP2004095582A (ja) | 2002-08-29 | 2002-08-29 | コア基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004095582A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310424A (ja) * | 2005-04-27 | 2006-11-09 | Mitsubishi Electric Corp | 半導体モジュール |
| JP2012212900A (ja) * | 2005-04-19 | 2012-11-01 | Renesas Electronics Corp | 半導体装置 |
| KR101278442B1 (ko) | 2012-01-19 | 2013-07-01 | 한국과학기술원 | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
| KR101289186B1 (ko) * | 2011-04-15 | 2013-07-26 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US8575757B2 (en) | 2005-04-19 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR101727160B1 (ko) | 2009-12-04 | 2017-05-04 | 삼성전자주식회사 | 반도체 장치 |
-
2002
- 2002-08-29 JP JP2002250640A patent/JP2004095582A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8928147B2 (en) | 2005-04-19 | 2015-01-06 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9496153B2 (en) | 2005-04-19 | 2016-11-15 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US10714415B2 (en) | 2005-04-19 | 2020-07-14 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US10283444B2 (en) | 2005-04-19 | 2019-05-07 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9831166B2 (en) | 2005-04-19 | 2017-11-28 | Renesas Electronics Corporation | Semiconductor device |
| US8581410B2 (en) | 2005-04-19 | 2013-11-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2012212900A (ja) * | 2005-04-19 | 2012-11-01 | Renesas Electronics Corp | 半導体装置 |
| JP2013243380A (ja) * | 2005-04-19 | 2013-12-05 | Renesas Electronics Corp | 半導体装置 |
| US8575757B2 (en) | 2005-04-19 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9299681B2 (en) | 2005-04-19 | 2016-03-29 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing |
| US8822269B2 (en) | 2005-04-19 | 2014-09-02 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US9576890B2 (en) | 2005-04-19 | 2017-02-21 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
| JP2006310424A (ja) * | 2005-04-27 | 2006-11-09 | Mitsubishi Electric Corp | 半導体モジュール |
| KR101727160B1 (ko) | 2009-12-04 | 2017-05-04 | 삼성전자주식회사 | 반도체 장치 |
| KR101289186B1 (ko) * | 2011-04-15 | 2013-07-26 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| KR101278442B1 (ko) | 2012-01-19 | 2013-07-01 | 한국과학기술원 | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8912451B2 (en) | Multilayered printed circuit board and method for manufacturing the same | |
| JP4944246B2 (ja) | プリント配線板及びその製造方法 | |
| TWI566649B (zh) | Wiring board | |
| US7169313B2 (en) | Plating method for circuitized substrates | |
| JPWO2004103039A1 (ja) | 両面配線基板および両面配線基板の製造方法 | |
| US8592691B2 (en) | Printed wiring board | |
| JP2010135721A (ja) | 金属バンプを持つプリント基板及びその製造方法 | |
| KR20040076164A (ko) | 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 | |
| JP2004193549A (ja) | メッキ引込線なしにメッキされたパッケージ基板およびその製造方法 | |
| WO2014024381A1 (ja) | 配線基板 | |
| JP2007165810A (ja) | 多層プリント配線板およびその製造方法 | |
| JP2013239604A (ja) | 配線基板 | |
| JP2000349435A (ja) | 多層プリント配線板及び多層プリント配線板の製造方法 | |
| JP2013105908A (ja) | 配線基板 | |
| JP2005236067A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP2004134679A (ja) | コア基板とその製造方法、および多層配線基板 | |
| JP2000261141A (ja) | 多層配線基板及びその製造方法並びに半導体装置 | |
| JP2004095582A (ja) | コア基板およびその製造方法 | |
| TWI566648B (zh) | Wiring board | |
| JP2003209359A (ja) | コア基板およびその製造方法 | |
| KR101523840B1 (ko) | 프린트 배선판 및 프린트 배선판의 제조 방법 | |
| JP2005236220A (ja) | 配線基板と配線基板の製造方法、および半導パッケージ | |
| JP2004111578A (ja) | ヒートスプレッダー付きビルドアップ型の配線基板の製造方法とヒートスプレッダー付きビルドアップ型の配線基板 | |
| JP7412735B2 (ja) | 半導体パッケージの製造方法 | |
| JP4180192B2 (ja) | 多層プリント配線基板の製造方法 |