JP4930689B2 - 多層半導体パッケージの製造方法 - Google Patents
多層半導体パッケージの製造方法 Download PDFInfo
- Publication number
- JP4930689B2 JP4930689B2 JP2006125493A JP2006125493A JP4930689B2 JP 4930689 B2 JP4930689 B2 JP 4930689B2 JP 2006125493 A JP2006125493 A JP 2006125493A JP 2006125493 A JP2006125493 A JP 2006125493A JP 4930689 B2 JP4930689 B2 JP 4930689B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating resin
- photosensitive insulating
- resin layer
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
次に、貫通孔の内壁及び上面導体が貫通孔内で露出する面を含む下面全体にスパッタリング及びメッキにより導体層を形成する。これにより、上面と下面の導体層は貫通孔内で互いに導通してブラインドビアを形成する。その後下面に形成された導体層にプリント配線板と導通を図るためのパットパターンをアディティブ法またはサブトラクティブ法により形成する。
しかし、従来採用されてきたポリイミド等の熱可塑性絶縁樹脂においては、上記のレーザーによるビアパターンのパターニングが必要となる。しかしこの工法では、レーザー照射によるコストアップ、ポリイミドフィルムを用いることによるコストアップの問題がある。
しかし、従来採用されてきた感光性絶縁樹脂及びフォトリソグラフィー法を用いた製造方法では、ポリイミド等の熱可塑性絶縁樹脂に比べて、感光性絶縁樹脂が機械的強度に劣っており、搬送時に基材の伸び、破断等が発生し、生産工程にて大きな障害となる。
そのため、多くの半導体パッケージメーカーでは、層間絶縁材に感光性絶縁樹脂の使用を控え、ポリイミド等の熱可塑性絶縁樹脂を用いて半導体パッケージを生産しているのが現状である。
また本発明は、前記第1の感光性絶縁樹脂層、第2の感光性絶縁樹脂層、及び第3の感光性絶縁樹脂層において、感光性絶縁樹脂層の厚みが10〜100μmであることを特徴とする。
また本発明は、前記金属層の片面に前記第1の感光性絶縁樹脂層を形成する工程において、感光性絶縁樹脂層を金属層にキャスティングにより形成することを特徴とする。
また本発明は、前記支持体層において、前記支持体層の厚みは30〜200μmであり、前記支持体層は150°Cにおける熱収縮率が1.0%以下であり、加えて前記支持体の引張強度が150MPa以上であることを特徴とする。
また本発明は、前記粘着材層において、前記粘着材層の厚みが3〜10μmであり、感光性絶縁性基材層に対する接着力が1.0〜10N/20mmであることを特徴とする。
また本発明は、前記金属層において、金属層の厚みが5〜20μmであり、加えて一方、または両方の面において粗面化処理された金属層であることを特徴とする。
また、基材に粘着フィルム層を形成した状態にて工程を通すために、粘着フィルム層によって支持され、モールディングまで行われるので、リフロー時の絶縁樹脂の熱変形が抑えられ、良品のパッケージを精度よく作成することができる。また、従来の層間絶縁材に感光性絶縁樹脂を使用した場合に問題となる基材の伸び、破断等の問題を改善することができ、良品率を大幅に向上させることが可能となる。また、粘着フィルム層を形成した状態のまま後工程であるダイボンディング、ワイヤーボンディング、モールディングが可能であるため、粘着フィルム層を貼り付けた時から最終的に粘着フィルム層を剥離するまで、基材の伸び、破断等の影響を考慮することなく工程を通すことができる。
また支持体層は、基材である銅箔層、感光性絶縁樹脂層を工程の搬送から保護する機能も果たしており、一定の強度が必要となる。一般的に感光性絶縁樹脂は通常20から70MPa程度の引張強度しかなく、搬送時に基材の伸び、破断等が発生しやすい。そのためある程度の引張強度を持つ支持体を形成することが必須条件となる。この時の支持体の引張強度は、少なくとも感光性絶縁樹脂の2倍の引張応力、即ち150MPa以上が必要となる。
図1は本発明の実施の形態で作製する多層半導体パッケージの構造を示す拡大断面図であり、図2〜図9は図1に示す多層半導体パッケージの製造工程を示す拡大断面図である。
まず、図2に示すように、金属層1と感光性絶縁樹脂層2を基材として準備する。金属層1は銅、アルミニウム、感光性絶縁樹脂層2として感光性ポリイミド、感光性エポキシ系樹脂、感光性アクリル系樹脂、感光性エポキシアクリル系樹脂が使用できる。金属層1の厚さは〜20μmまでが望ましい。感光性絶縁樹脂層2の厚さとしては、10〜100μmの範囲が好ましい。更に好ましくは25〜50μmの範囲が好適である。
最終的には図1に示すように、粘着材層7と支持体層8とを備える粘着フィルム層を剥離することで、半導体パッケージ21を製造することができる。
最初に、厚さ12μmの銅箔(日本電解社製 USLP)の片面に、厚さ25μmの感光性絶縁樹脂(新日鐵化学製 PDF300G)をキャスティングにより形成した。銅箔層のもう一方の面にドライフィルムレジスト(旭化成製 AQ1058)を形成した。次に銅箔面に形成されたドライフィルムレジストに配線、ランドパターンを、感光性絶縁樹脂層にビアホールパターンを形成するために、フォトリソグラフィー技術を用いてパターニングした。その後、感光性絶縁樹脂を硬化させるために、熱風オーブンにて180°C、1時間熱キュアを行った。
次に支持体層を通じて粘着材層にUV露光を行い、粘着材をある程度硬化させ、ワイヤーボンディング時の結線の安定性、エッチング液への耐性、及び剥離性を向上させた。続いてパターニングされたドライフィルムレジストをマスクとして、銅箔層を配線、ランドパターンを塩化第2鉄液によりエッチングした後、ドライフィルムレジストを5%水酸化ナトリウム水溶液により剥離した。
その後、感光性絶縁樹脂を硬化させるために、熱風オーブンにて180°C、1時間熱キュアを行った。次にパターニングされた感光性絶縁樹脂層に無電解銅メッキにより銅層を0.2μm程度形成し、電解銅メッキにより12μmの厚さまで調整した。
その後、パターニングされたドライフィルムレジストをマスクとして、銅層に配線パターン、ボンディングパッドパターンを塩化第2鉄液によりエッチングした。
次に銅箔面に形成されたドライフィルムレジストに配線、ランドパターンを、感光性絶縁樹脂層にビアホールパターンを形成するために、フォトリソグラフィー技術を用いてパターニングした。その後、感光性絶縁樹脂を硬化させるために、熱風オーブンにて180°C、1時間熱キュアを行った。
続いてパターニングされたドライフィルムレジストをマスクとして、銅箔層を配線、ワイヤーボンディングパッドパターンを塩化第2鉄液によりエッチングした後、ドライフィルムレジストを剥離した。
続いて銅層面に所望する配線パターン、ボンディングパッドパターンとは反対にパターニングされたドライフィルムレジストをマスクとして形成し、電解銅メッキにより所望のパターンを12μmの厚さまで調整した。
その後、パターニングされたドライフィルムレジストを5%水酸化ナトリウム水溶液により剥離した。その後、7%過硫酸アンモニウム水溶液によりシード層を除去し、所望のパターンを形成した。
その後、感光性絶縁樹脂を硬化させるために、熱風オーブンにて180°C、1時間熱キュアを行った。その後、露出したボンディングパッドパターン部に電解メッキによりニッケルメッキ、金メッキを形成した。
Claims (7)
- (a)金属層の片面に第1の感光性絶縁樹脂層を形成する工程と、
(b)前記第1の感光性絶縁樹脂層に半田ボールを搭載するためのビアホールをフォトリソグラフィー法により形成する工程と、
(c)ビアホールが形成された前記第1の感光性絶縁樹脂層側に、粘着材層及び支持体層を備えた粘着フィルム層を形成する工程と、
(d)前記金属層にエッチングにより配線パターンを形成する工程と、
(e)前記配線パターンが形成された前記金属層上に第2の感光性絶縁樹脂層を形成する工程と、
(f)前記第2の感光性絶縁樹脂層に層間接続用のビアホールをフォトリソグラフィー法により形成する工程と、
(g)前記第2の感光性絶縁樹脂層上に、導電性材料層を形成する工程と、
(h)前記導電性材料層にボンディングパッドパターン、配線パターンをエッチングにより形成する工程と、
(i)前記導電性材料層のボンディングパッドパターンを除いた部分に第3の感光性絶縁樹脂層を形成する工程と、
(j)前記導電性材料層にニッケルメッキ層、貴金属メッキ層を形成する工程と、
(k)前記導電性材料層側に半導体素子を搭載するためにダイボンディング、ワイヤーボンディング、モールディングを行う工程と、
(l)前記第1の感光性絶縁樹脂層側に形成されていた粘着フィルム層を除去する工程と、
を有することを特徴とする多層半導体パッケージの製造方法。 - 前記多層半導体パッケージは半導体素子搭載面を上面として、上から順に第3の感光性絶縁樹脂層、導電性材料層、第2の感光性絶縁樹脂層、金属層、第1の感光性絶縁樹脂層、粘着フィルム層の6層からなり、前記第1の感光性絶縁樹脂層、前記第2の感光性絶縁樹脂層、前記第3の感光性絶縁樹脂層において、同一の感光性絶縁樹脂を用いることを特徴とする請求項1記載の多層半導体パッケージの製造方法。
- 前記第1の感光性絶縁樹脂層、第2の感光性絶縁樹脂層、及び第3の感光性絶縁樹脂層において、感光性絶縁樹脂層の厚みが10〜100μmであることを特徴とする請求項1記載の多層半導体パッケージの製造方法。
- 前記金属層の片面に前記第1の感光性絶縁樹脂層を形成する工程において、感光性絶縁樹脂層を金属層にキャスティングにより形成することを特徴とする請求項1記載の多層半導体パッケージの製造方法。
- 前記支持体層において、前記支持体層の厚みは30〜200μmであり、前記支持体層は150°Cにおける熱収縮率が1.0%以下であり、加えて前記支持体の引張強度が150MPa以上であることを特徴とする請求項1記載の多層半導体パッケージの製造方法。
- 前記粘着材層において、前記粘着材層の厚みが3〜10μmであり、感光性絶縁性基材層に対する接着力が1.0〜10N/20mmであることを特徴とする請求項1記載の多層半導体パッケージの製造方法。
- 前記金属層において、金属層の厚みが5〜20μmであり、加えて一方、または両方の面において粗面化処理された金属層であることを特徴とする請求項1記載の多層半導体パッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006125493A JP4930689B2 (ja) | 2006-04-28 | 2006-04-28 | 多層半導体パッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006125493A JP4930689B2 (ja) | 2006-04-28 | 2006-04-28 | 多層半導体パッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007299869A JP2007299869A (ja) | 2007-11-15 |
JP4930689B2 true JP4930689B2 (ja) | 2012-05-16 |
Family
ID=38769135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006125493A Expired - Fee Related JP4930689B2 (ja) | 2006-04-28 | 2006-04-28 | 多層半導体パッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4930689B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3983146B2 (ja) * | 2002-09-17 | 2007-09-26 | Necエレクトロニクス株式会社 | 多層配線基板の製造方法 |
JP4353715B2 (ja) * | 2003-03-06 | 2009-10-28 | 新光電気工業株式会社 | 半導体パッケージの製造方法 |
JP4419656B2 (ja) * | 2004-04-12 | 2010-02-24 | 凸版印刷株式会社 | 半導体装置用基板及びその製造方法 |
JP2004274071A (ja) * | 2004-04-20 | 2004-09-30 | Nec Toppan Circuit Solutions Inc | 半導体装置用基板並びに半導体装置及びそれらの製造方法 |
-
2006
- 2006-04-28 JP JP2006125493A patent/JP4930689B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007299869A (ja) | 2007-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5258716B2 (ja) | プリント基板及びその製造方法 | |
JP4651597B2 (ja) | 半導体パッケージ基板 | |
US20090301766A1 (en) | Printed circuit board including electronic component embedded therein and method of manufacturing the same | |
US20060121256A1 (en) | Method of fabricating printed circuit board having thin core layer | |
JP2007142403A (ja) | プリント基板及びその製造方法 | |
JP2006128686A (ja) | リジッドフレキシブル基板の製造方法 | |
JP2006269979A (ja) | フレックスリジッドプリント配線板およびフレックスリジッドプリント配線板の製造方法 | |
JP2015109392A (ja) | 配線基板の製造方法 | |
JP2011187913A (ja) | 電子素子内蔵型印刷回路基板及びその製造方法 | |
JP5047906B2 (ja) | 配線基板の製造方法 | |
JP2007150171A (ja) | 配線基板の製造方法 | |
JP4930689B2 (ja) | 多層半導体パッケージの製造方法 | |
KR100704911B1 (ko) | 전자소자 내장형 인쇄회로기판 및 그 제조방법 | |
JP2011222962A (ja) | プリント基板およびその製造方法 | |
JP2008205269A (ja) | 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器 | |
KR101044117B1 (ko) | 인쇄회로기판의 제조방법 | |
JP2005123493A (ja) | 配線基板及び素子実装基板 | |
TWI669031B (zh) | 複合金屬基板及其製法暨線路板 | |
KR102671758B1 (ko) | 인쇄회로기판 및 그 제조 방법 | |
JP2007324232A (ja) | Bga型多層配線板及びbga型半導体パッケージ | |
JP2004014672A (ja) | 半導体装置用基板及びその製造方法 | |
JP2016213422A (ja) | プリント配線板及びその製造方法 | |
JP4591098B2 (ja) | 半導体素子搭載用基板の製造方法 | |
JP4337408B2 (ja) | プリント配線板の製造方法 | |
CN111629513A (zh) | 同时具有贯孔及盲孔的多层电路板结构及其制法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090323 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120131 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |