JP2008205269A - 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器 - Google Patents

半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器 Download PDF

Info

Publication number
JP2008205269A
JP2008205269A JP2007040735A JP2007040735A JP2008205269A JP 2008205269 A JP2008205269 A JP 2008205269A JP 2007040735 A JP2007040735 A JP 2007040735A JP 2007040735 A JP2007040735 A JP 2007040735A JP 2008205269 A JP2008205269 A JP 2008205269A
Authority
JP
Japan
Prior art keywords
semiconductor package
layer
insulating resin
photosensitive insulating
resin layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007040735A
Other languages
English (en)
Inventor
Eiji Yabuta
英二 藪田
Taketo Tsukamoto
健人 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP2007040735A priority Critical patent/JP2008205269A/ja
Publication of JP2008205269A publication Critical patent/JP2008205269A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】金属層両面の感光性絶縁樹脂の熱収縮差を軽減し、半導体パッケージ基板の反りを大幅に軽減することを可能とし、両面一括加工のために大幅なコスト削減にも繋がる半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器を提供する。
【解決手段】金属層１上の片方の面に第一の感光性絶縁樹脂層５を形成し、金属層１のもう片方の面に第二の感光性絶縁樹脂層６を形成する。露光、現像工程を通して第一の感光性絶縁樹脂層５に外部接続端子部パターン７を、第二の感光性絶縁樹脂層６に半導体素子接続端子部パターン８を形成する。
【選択図】図５

Description

本発明は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、及びＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型半導体装置に使用される半導体パッケージ基板の製造方法に関し、特に信頼性と経済性を向上させた半導体パッケージ基板の製造方法に関する。
近年、エレクトロニクス産業界においては、高信頼度を有する多機能装置の開発が急速に進められており、これによる高機能、高密度素子の出現に伴って高信頼性、多機能を有し、かつ軽量、薄型の小型デバイスに対する要求が高まってきている。この要求に従って新しい素子実装技術の開発が日増しに重要になってきており、特に半導体パッケージにおける小型化と多様化が重要な課題として開発が進められている。上記のような諸性能に加えて、半導体パッケージの製造コストが重要な問題となってくる。
現在、半導体パッケージの製造方法としては、層間絶縁材にポリイミドフィルムを用いたレーザーパターニング工法が広く用いられている。ベースフィルムとなるポリイミドフィルムの両面に銅箔を形成した後、まず銅箔の片側に対してエッチング処理を施すことによりビアホール開口形状をパターニングし、ベースフィルムに対してハンダボール形成のためのブラインドビアを形成し、ついで所定の配線パターンを形成した後ソルダーレジストによりこれを保護し絶縁処理する工法が開示されている。
ベースフィルムにブラインドビアを形成する方法としては、ＣＯ２レーザー等のレーザーを照射する方法、打ち抜きにより形成する方法、アルカリエッチングにより形成する方法等が知られている。しかし、レーザーを用いる方法はベースフィルムの基材が制限され、加工効率が悪くコストが高いなど問題があった。また、打ち抜きやアルカリエッチングを用いる方法では、加工精度に問題があった。打ち抜きにより形成する方法では、ブラインドビアの表面が粗くなり、これを原因としたハンダ濡れ性阻害等の問題が生じていた。
ベースフィルムにブラインドビアを形成する別の有力な工法として、フォトリソグラフィ技術を用いたパターニングが知られている。例えば、特許文献１に提案されている２層ＴＡＢテープキャリアとその製造方法の中でも上記のような工法が採用されている。詳しくは、銅箔の片面に、例えば、連続式ロールコーターを用いて感光性ポリイミドを塗布し、プリベーク炉においてプリベークを行い、その後抜き金型等を用いて銅箔の両側に送り穴を開口させる。この送り穴を利用して、表面の銅配線パターンの露光を行い、感光性ポリイミドにビアホール等を水銀灯等を用いる連続自動焼付機によりガラスマスクを用いて露光し、アルカリ水溶液等に浸漬して現像し、ポストベークを行って開口する。最後に感光性ポリイミドの開口後、表面の銅箔を通常のフォトエッチングプロセスを用いてパターン形成するものである。
以下に公知の技術であるフォトリソグラフィ技術を使った半導体パッケージ基板の製造工程について図１０〜図１６を参照して説明する。
最初に金属層２１とその下面に感光性絶縁樹脂２２が形成された基体を準備する。金属層２１の上面に配線パターン形成用の感光性絶縁樹脂２３を形成する（図１１）。次に両面一括露光により、基体上面の感光性絶縁樹脂２３に配線パターン２４、基体下面の感光性絶縁樹脂２２に外部接続端子部パターン２５を形成し、熱キュアにより感光性絶縁樹脂２２を硬化させる（図１２）。次に、裏打ちフィルム２６を基体下面に形成した後、基体上面の配線パターン２４をマスクとしてエッチング処理を行い、金属層に配線パターン２７を形成した後、金属層２１上面の感光性絶縁樹脂２３を剥離する（図１３）。
その後、図１４に示すように、再度基体上面（配線パターン２７を形成後の金属層２１の上面）に感光性絶縁樹脂２８を形成後、露光、現像により基体上面の感光性絶縁樹脂層２８に半導体素子接続端子部パターン２９を形成する。その後、図１５に示すように、半導体素子接続端子部パターン３０に貴金属メッキ３１を形成し、基体下面の裏打ちフィルム２６を剥離することで通常の工程での半導体パッケージ基板３２が完成する。その後、図１６に示すように、実装工程にて半導体素子３３と半導体パッケージ基板３２とを接着シートにより固着後、ワイヤーボンディングにより、半導体素子３３のＡｌパッド（図示せず）と金メッキされた半導体素子接続端子部（図示せず）とを金線３４により結線する。その後、図１６に示すように、熱硬化型封止樹脂３５により、半導体パッケージ基板３２を樹脂封止した後にハンダボール３６を実装することにより半導体パッケージは完成する。
特開２００４−２６００５６号公報
しかし、従来採用されていた感光性絶縁樹脂及びフォトリソグラフィ技術を用いた製造方法では、感光性絶縁樹脂を硬化させる熱キュアの工程において、金属層と感光性絶縁樹脂との熱収縮差よる大きな反りが発生し、外観不良や搬送時の大きな障害となる問題があった。また、配線パターン上に感光性絶縁樹脂層を形成する際に、感光性絶縁樹脂が配線パターンの凹凸に追従してしまい、感光性絶縁樹脂層上面の平滑性を保つことができない。その結果、実装工程において半導体素子と感光性絶縁樹脂層との間に気泡が入りやすくなり、その気泡を起因としたポップコーン現象等により半導体パッケージの信頼性を低下させる要因となっている。
本発明は、前述した事情に鑑みてなされたものであり、金属層両面の感光性絶縁樹脂の熱収縮差を軽減し、半導体パッケージ基板の反りを大幅に軽減することを可能とし、両面一括加工のために大幅なコスト削減にも繋がる半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器を提供することを目的とする。また、本発明は、エッチングの際に使用する塩化第二鉄液、塩化第二銅液と感光性絶縁樹脂との接触を防ぐことを可能とし、結果としてイオンマイグレーションの発生因子となる塩化物イオンの接触を抑える半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器を提供することを目的とする。さらに、本発明は、半導体素子の搭載面を配線パターンの凹凸の影響を受けない感光性絶縁樹脂側に設定して、気泡の巻き込みを極力押さえることを可能とし、半導体パッケージの信頼性をより向上させることを可能にする半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器を提供することを目的とする。
請求項１に係る発明は、金属層と、前記金属層の片方の面に形成された感光性絶縁樹脂層を少なくとも備える半導体パッケージの製造方法において、（ａ）前記金属層の一方の面に配線パターンを形成する工程と、（ｂ）前記金属層の前記配線パターンを形成した一方の面に第一の感光性絶縁樹脂層を形成し、前記金属層の他方の面に第二の感光性絶縁樹脂層を形成する工程と、（ｃ）前記第一の感光性絶縁樹脂層に外部接続端子部パターンを形成し、前記第二の感光性絶縁樹脂層に半導体素子接続端子部を形成する工程と、（ｄ）前記第一の感光性絶縁樹脂層側に粘着剤層及び支持体層を形成する工程と、を少なくとも有することを特徴とする半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、最初に金属層に配線パターンを形成することにより、両面同時に感光性絶縁樹脂層形成、パターン形成、熱硬化を行うことが可能となり、金属層両面の感光性絶縁樹脂の熱収縮差を軽減することができる半導体パッケージを製造できる。
請求項２に係る発明は、前記第一の感光性絶縁樹脂層及び前記第二の感光性絶縁樹脂層の各厚みは、同厚であることを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、金属層、第一の感光性絶縁樹脂層及び第二の感光性絶縁樹脂層を少なくとも含む基材の反りを軽減することができる半導体パッケージを製造できる。
請求項３に係る発明は、前記第一の感光性絶縁樹脂層及び前記第二の感光性絶縁樹脂層の各厚みは１０μｍ〜１００μｍであり、且つ１００℃における弾性率が１．０ＧＰａ以上であることを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、半導体パッケージを半導体パッケージ用基板に実装する際に安定した結線が可能になる半導体パッケージを製造できる。また、第一の感光性絶縁樹脂層及び第二の感光性絶縁樹脂層として、感光性ポリイミド、感光性エポキシ系樹脂、感光性アクリル系樹脂、感光性エポキシアクリル系樹脂が使用可能になる。
請求項４に係る発明は、前記支持体層は、１８０℃における熱収縮率が１．０％以下である樹脂フィルムを使用して形成することを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、高温領域での熱膨張を起こしにくいエンジニアリングプラスチックフィルム等を使用することが可能になり、支持体として反りの低減を果たすことができる半導体パッケージを製造できる。
請求項５に係る発明は、前記支持体層は、厚みが３０〜２００μｍであり、引張強度が１５０ＭＰａ以上であり、且つ１００℃における弾性率が１．０ＧＰａ以上であることを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、支持体層として基材の反りやうねりを緩和する機能を発揮でき、安定した結線が可能になる半導体パッケージを製造できる。
請求項６に係る発明は、前記粘着剤層は、厚みが２〜２０μｍであり、前記第一の感光性絶縁樹脂層に対する接着力が０．１〜１０Ｎ／２０ｍｍであることを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、第二の感光性絶縁樹脂層と粘着剤層との間に気泡が入りにくくなり、半導体パッケージの信頼性を向上できる半導体パッケージを製造できる。また、ワイヤーボンディング工程において、粘着剤層が陥没することを防止し、第二の感光性絶縁樹脂層の平滑性を保つことができ、安定した結線が可能になる。
請求項７に係る発明は、前記金属層は、厚みが５〜２０μｍであり、前記金属層の少なくとも片側の面が粗面化処理されたことを特徴とする請求項１記載の半導体パッケージの製造方法である。
本発明に係る半導体パッケージの製造方法は、金属層と第一の感光性絶縁樹脂層及び第二の感光性絶縁樹脂層の一方又は双方との密着性を高めることができ、半導体パッケージの耐湿信頼性等を向上できる半導体パッケージを製造できる。
請求項８に係る発明は、金属層と、前記金属層の片面側に感光性絶縁樹脂層を少なくとも備える半導体パッケージ用基板であって、前記金属層の一方の面側に配線パターンを形成する第一の感光性絶縁樹脂層を有し、前記金属層の他方の面側に半導体素子の接続端子を形成する第二の感光性絶縁樹脂層を少なくとも有することを特徴とする半導体パッケージ用基板である。
本発明に係る半導体パッケージ用基板は、金属層に配線パターンを形成することにより、両面同時に感光性絶縁樹脂層形成、パターン形成、熱硬化を行うことが可能となり、金属層両面の感光性絶縁樹脂の熱収縮差を軽減することが可能となる半導体パッケージ用基板が得られる。その結果、半導体パッケージ用基板の反りを大幅に軽減することが可能となり、また両面一括加工のために大幅なコスト削減にも繋がる。
請求項９に係る発明は、請求項８記載の半導体パッケージ用基板を用いて半導体素子を実装したことを特徴とする半導体パッケージである。請求項１０に係る発明は、請求項９記載の半導体パッケージを有することを特徴とする電子機器である。
上述した半導体パッケージ用基板を用いて半導体素子を実装し、これを樹脂モールドすることで請求項９に係る半導体パッケージが得られる。半導体パッケージは、プリント配線基板に実装して電子機器が得られる。電子機器としては、高集積化され、小型、かつ薄型の半導体パッケージが搭載される機器、例えばノート型パソコン、携帯電話、ＰＤＡ（携帯情報端末、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、及びゲーム機等が例示できる。
本発明によれば、半導体パッケージの感光性絶縁樹脂層の熱収縮に由来する反りによる影響を低減することが可能であり、半導体パッケージの信頼性向上と、大幅なコスト削減が可能になる。
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
まず、図１に示すように、金属層１と粘着剤層２を含んだ保護フィルム層３を基材として準備する。金属層１の厚さは５〜２０μｍの範囲が望ましい。金属層１の厚さが５μｍ以下では、強度の観点から搬送時に伸び、破断等の不良を生じる原因となる。また、金属層１の厚さが２０μｍ以上であると、微細なパターンを形成することが難しくなる。また、金属層１の片面、或いは両面に粗化処理などを施すことで、金属層１と、後述する第一、及び第二の感光性絶縁樹脂層との間で密着性が高まり、半導体パッケージの耐湿信頼性等が向上することとなる。金属層１として、具体的には銅、アルミニウム等の導電性材料を用いることができる。
粘着剤層２については特に規定はないが、一般的にはアクリル系樹脂を用いることが好ましい。保護フィルム層３の厚さとしては、５０〜２００μｍの範囲が好ましい。保護フィルム層３の厚さが５０μｍ以下では、基材の反り、うねり等を緩和できずに支持体層としての機能を果たすことが出来ない。また、保護フィルム層３の厚さが２００μｍ以上であれば、搬送時において、ロール部にてスムーズな搬送が行えず第一の感光性絶縁樹脂層と支持体層との間にある粘着剤層を起点としたズレ等の不良を生じる結果となる。
次に、図２に示すように、金属層１をエッチングすることで、金属層１に所望の配線パターン４を形成する。エッチング液は一般的な塩化第二鉄液、塩化第二銅液などを使用することが出来る。
続いて、図３に示すように、配線パターン４が形成された金属層１上に第一の感光性絶縁樹脂層５を形成する。そして、図４に示すように、粘着剤層２を含んだ保護フィルム層３を剥離した後に、第二の感光性絶縁樹脂層６を金属層１のもう片方の面に形成する。第一、及び第二の感光性絶縁樹脂層５、６の形成方法としては、液状樹脂であればスリットコート法、スプレーコーティング法、キャスティング法、ディップ法、ダイコート法、ロールコート法等が挙げられる。また、第一、及び第二の感光性絶縁樹脂層５、６の形成方法として、ドライフィルム型樹脂であれば熱圧着、真空熱圧着ラミネート法等が挙げられる。ここで第一、及び第二の感光性絶縁樹脂層５、６を同一種、同厚にしておくことで基材の反りをさらに軽減することが可能となる。第一、及び第二の感光性絶縁樹脂層５、６の厚さとしては、１０〜５０μｍの範囲が好ましい。更には、第一、及び第二の感光性絶縁樹脂層５、６の厚さとしては、２０〜５０μｍの範囲が望ましい。第一、及び第二の感光性絶縁樹脂層５、６の厚さが１０μｍ以下であると、感光性絶縁樹脂層の強度が大きく低下し、搬送時に伸び、破断等の不良を起こす原因となる。加えて感光性絶縁樹脂層両面の層間の絶縁性を保持することが困難となる。また、第一、及び第二の感光性絶縁樹脂層５、６の厚さが５０μｍ以上であれば、感光性絶縁樹脂層の解像度が低下し、高精細なパターンを形成し難くなる。
半導体パッケージ製造の後工程では、ワイヤーボンディング工程が含まれており、その際温度は１００℃以上の高温条件におかれた状態にて、超音波振動を用い熱圧着により結線される。その為、高温時において基材が軟化、流動が生じることにより超音波振動が拡散しないことが重要となる。以上を鑑みて、第一、及び第二の感光性絶縁樹脂層５、６としては、１００℃における弾性率が１．０ＧＰａ以上、好ましくは１８０℃における弾性率が１．０ＧＰａ以上の樹脂材料を用いることで安定した結線が可能となる。実験結果より、感光性絶縁樹脂層の弾性率が１．０ＧＰa以下であると、金属層、感光性絶縁樹脂層の変形が激しく、結線ミスが生じやすくなる。感光性絶縁樹脂層として、具体的には感光性ポリイミド、感光性エポキシ系樹脂、感光性アクリル系樹脂、感光性エポキシアクリル系樹脂が使用できる。
次に、図５に示すように、露光、現像工程を通して第一の感光性絶縁樹脂層５に外部接続端子部パターン７を、第二の感光性絶縁樹脂層６に半導体素子接続端子部パターン８を形成する。その後両面の第一、及び第二の感光性絶縁樹脂５、６を硬化させる為に、熱風オーブンにて熱キュアを行う。
次に、図６に示すように、外部接続端子部パターン７、半導体素子接続端子部パターン８に拡散防止層９、貴金属メッキ層１０を形成する。拡散防止層９としては、錫、銀、ニッケル、白金等が上げられる。また、貴金属メッキ層１０としては、白金、金などが挙げられる。
次に、図７に示すように、第一の感光性絶縁樹脂層５側に粘着剤層１１と支持体層１２を形成する。粘着剤層１１は、第一の感光性絶縁樹脂５と支持体層１２を接着してから最終的に剥離するまでの間、一時的に接着している必要があり一定の粘着力が必要となる。加えて、外部接続端子部パターン７が形成された第一の感光性絶縁樹脂５に粘着剤層１１、支持体層１２を形成した後、熱処理の工程を通ると、孔の内部に存在する空気が熱膨張し、粘着剤層１１を押し上げ浮き上がり等の不良を発生させる可能性がある。そのため、孔内部の空気の熱膨張による押し上げによる浮き上がりを抑制できる粘着力として少なくとも、０．１Ｎ／２０ｍｍ以上の接着力があることが望ましい。また、支持体層１２を最終的に剥離するため、粘着剤層１１の接着力は１０Ｎ／２０ｍｍ以下であるのが望ましい。１０Ｎ／２０ｍｍ以上の接着力であると、半導体パッケージから支持体層１２を剥離する際、半導体パッケージの伸び、破断等の不良を発生させる原因となるためである。
粘着剤層１１の厚さは、２〜２０μｍの範囲が望ましい。粘着剤層１１の厚さが２μｍ以下では、粘着剤の第二の感光性絶縁樹脂表面の凹凸に対する追従性が低下してしまう為、第二の感光性絶縁樹脂と粘着剤層１１との間に気泡が入りやすくなり、製品信頼性に問題を生じてしまう。また粘着剤層１１の厚さが２０μｍ以上であると、ワイヤーボンディング工程にて粘着剤層１１が陥没し、結線の安定性が低下する結果となる。
支持体層１２の厚さは、５０〜２００μｍの範囲が望ましい。支持体層１２の厚さが５０μｍ以下では、基材の反り、うねり等を緩和できずに支持体としての機能を果たすことが出来ない。また、支持体層１２の厚さが２００μｍ以上であれば、搬送時において、ロール部にてスムーズな搬送が行えず第一の感光性絶縁樹脂層５と支持体層１２との間にある粘着剤層１１を起点としたズレ等の不良を生じる結果となる。
また、支持体層１２は、基材である金属層１、第一、及び第二の感光性絶縁樹脂層５、６を工程の搬送から保護する機能も果たしており、一定の強度が必要となる。一般的に感光性絶縁樹脂は通常２０〜７０ＭＰａ程度の引張強度しかなく、搬送時に基材の伸び、破断等が発生しやすい。そのため、ある程度の引張強度を持つ支持体層を形成することが必要となる。この時の支持体層１２の引張強度は、少なくとも感光性絶縁樹脂の２倍の引張応力、即ち１５０ＭＰａ以上となることが好ましい。
また、半導体チップ搭載工程では、ワイヤーボンディング工程が含まれており、その際、温度は最低１００℃の高温条件におかれた状態にて、超音波を用い結線される為、高温時において基材が軟化、流動を起こさないことが重要となる。そのため、支持体層１２としては、１００℃における弾性率が１．０ＧＰａ以上、好ましくは１８０℃における弾性率が１．０ＧＰａ以上のものを用いることで安定した結線が可能となる。
半導体搭載工程において、ダイボンディング、ワイヤーボンディング、トランスファーモールディングにより１００〜１８０℃程度の熱処理が数時間加わる。そのため、支持体として用いる際に、耐熱性に劣る通常のプラスチックフィルムでは、熱収縮によりうねり等を発生し支持体層１２としての機能を果たすことが出来ない。そのため、高温領域での熱膨張を起こしにくいエンジニアリングプラスチックフィルム等を使用することで、支持体として反りの低減を果たすことが出来る。以上を鑑みて支持体層１２としては、１８０℃における熱収縮率が１．０％以下、好ましくは０．５％以下のものが好ましい。エッチング液に対し耐腐食性を有する材料を好ましく用いることもできる。支持体層１２の材料としては、具体的にはポリエチレンナフタレート、ポリエーテルサルフォン、ポリエーテルエーテルケトン、ポリイミド、液晶ポリマー等のエンジニアリングプラスチック等が使用できる。
次に、図８に示すように、半導体素子１３と半導体素子接続端子部パターン８とを金線１４により接続し、熱硬化型樹脂１５により封止した。最後に、図９及び図１０に示すように、粘着剤層１１、支持体層１２を剥離した後、外部接続端子部パターン７にハンダボール１６（図９）を実装、或いはハンダペースト１７（図１０）を印刷することにより、本発明の半導体パッケージは完成となる。
以下に、本発明の半導体パッケージの製造方法について実施例を挙げてより具体的に説明する。
［実施例１］
最初に基材として、厚さ１０μｍの粘着剤２が塗布された厚さ１００μｍのＰＥＴフィルムからなる保護フィルム３にラミネートされた厚さ１２μｍの銅箔（日本電解社製 ＵＳＬＰ）（金属層１）を用いた。この銅箔の片面に厚さ１０μｍのドライフィルムレジスト（旭化成製 ＡＱ１０５８）を形成した。次に、形成されたドライフィルムレジストに、配線パターンをフォトリソグラフィ技術を用いてパターニングした。続いて、パターニングされたドライフィルムレジストをマスクとして、銅箔層に塩化第２鉄液により配線パターン４をエッチングした後、ドライフィルムレジストを５％水酸化ナトリウム水溶液により剥離した。
次に、配線パターン４が形成された銅箔の片面に厚さ２５μｍの第一の感光性絶縁樹脂５（太陽インキ製造製 ＰＳＲ４０００）をコンマコーターを用いてキャスティングにより形成した。上記感光性絶縁樹脂層５を８０℃、３０ｍｉｎプリベークした後、保護フィルム３を剥離した。続いて保護フィルム３が剥離されたもう一方の銅箔の面に厚さ２５μｍの第二の感光性絶縁樹脂層６（太陽インキ製造製 ＰＳＲ４０００）をコンマコーターを用いてキャスティングにより形成し、８０℃、３０ｍｉｎプリベークを行った。その後、両面の感光性絶縁樹脂層５、６を同時に露光、現像することで第一の感光性絶縁樹脂層５に外部接続端子部パターン７を、第二の感光性絶縁樹脂層６に半導体素子接続端子部パターン８を形成した。その後、両面の第一、及び第二の感光性絶縁樹脂層５、６を硬化させる為に、熱風オーブンにて１５０℃、６０ｍｉｎ熱キュアを行った。
次いで、熱キュアによって発生した基材の微少な反りを軽減するために、粘着剤層２を含んだ支持体層１２を第一の感光性絶縁樹脂層５側に熱圧着ラミネートにより形成した。この時、粘着剤層２として、厚さ５μｍの紫外線硬化型アクリル系樹脂を層形成し、支持体層１２には厚さ５０μｍのＰＥＮフィルム（帝人デュポン製 Ｇ５１シリーズ）を使用した。次に、支持体層１２を通じて粘着剤層２にＵＶ露光を行い、粘着剤をある程度硬化させ、ワイヤーボンディング時の結線の安定性、エッチング液への耐性、及び剥離性を向上させた。その後、露出した半導体素子接続端子部パターン８に電解メッキ法により厚さ３μｍのニッケルメッキ（拡散防止層９）、厚さ０．５μｍの金メッキ（貴金属メッキ層１０）を形成した。
最終的に半導体素子１３と基材とを接着シートにより固着後、ワイヤーボンディングにより、半導体素子１３のＡｌパッドと金メッキされた半導体素子接続端子部パターン８とを直径２５μｍの金線１４（田中貴金属製 ＧＦＢ）により結線する。その後、エポキシ系封止樹脂（日立化成工業製 ＣＥＬ４１０）（熱硬化型樹脂１５）により、本発明の半導体パッケージ全体を樹脂封止する。最後に、常温にて第一の感光性絶縁樹脂層５から粘着剤層２を含んだ支持体層１２を剥離し、外部接続端子部パターン７にハンダボール１６（千住金属製 Ｍ−７０５）を搭載することにより半導体パッケージを製造することが出来た。
［実施例２］
最初に基材として、厚さ７μｍの粘着剤２が塗布された厚さ１００μｍのＰＰフィルムからなる保護フィルム３にラミネートされた厚さ１２μｍの銅箔（古川電工製 Ｆ２−ＷＳ）（金属層１）を用いた。この銅箔の片面に厚さ１０μｍのドライフィルムレジスト（日立化成工業製 ＲＹ−３３１０）を形成した。次に、形成されたドライフィルムレジストに、配線パターンをフォトリソグラフィ技術を用いてパターニングした。続いてパターニングされたドライフィルムレジストをマスクとして、銅箔層に塩化第２銅液により配線パターン４をエッチングした後、ドライフィルムレジストを５％水酸化ナトリウム水溶液により剥離した。
次に、配線パターン４が形成された銅箔面に厚さ２５μｍの第一の感光性絶縁樹脂層５（ニチゴーモートン製 ２５Ｓ１０５Ｅ）を熱圧着ラミネーターを用いて形成後、保護フィルム３を剥離した。続いて、保護フィルム３が剥離されたもう一方の銅箔の面に厚さ２５μｍの第二の感光性絶縁樹脂層６（ニチゴーモートン製 ２５Ｓ１０５Ｅ）を熱圧着ラミネーターを用いて形成した。その後、両面の感光性絶縁樹脂層５、６を同時に露光、現像することで第一の感光性絶縁樹脂層５に外部接続端子部パターン７を、第二の感光性絶縁樹脂層６に半導体素子接続端子部パターン８を形成した。その後、両面の感光性絶縁樹脂層５、６を硬化させる為に、熱風オーブンにて１５０℃、６０ｍｉｎ熱キュアを行った。
次いで、熱キュアによって発生した基材の微少な反りを軽減するために、粘着剤層２を含んだ支持体層１２を第一の感光性絶縁樹脂層５側に熱圧着ラミネートにより形成した。この時、粘着剤層２として、厚さ１０μｍの微粘着型アクリル系樹脂を層形成し、支持体層１２には厚さ１００μｍのガラスエポキシフィルム（利昌工業製 ＰＳ３１３０）を使用した。その後、露出した半導体素子接続端子部パターン８に電解メッキ法により厚さ３μｍのニッケルメッキ（拡散防止層９）、厚さ０．５μｍの金メッキ（貴金属メッキ層１０）を形成した。
最終的に半導体素子１３と基材とを接着シートにより固着後、ワイヤーボンディングにより、半導体素子１３のＡｌパッドと金メッキされた半導体素子接続端子部パターン８とを金線１４（田中貴金属製 ＧＦＢ）により結線する。その後、エポキシ系封止樹脂（日立化成工業製
ＣＥＬ４１０）（熱硬化型樹脂１５）により、本発明の半導体パッケージ全体を樹脂封止する。最後に、常温にて第一の感光性絶縁樹脂層５から粘着剤層２を含んだ支持体層１２を剥離した後、外部接続端子部パターン７にハンダペースト１７（千住金属製 Ｍ−７０５）を搭載することにより半導体パッケージを製造することが出来た。
上述した半導体パッケージは、プリント配線基板に実装して電子機器が得られる。電子機器としては、高集積化され、小型、かつ薄型の半導体パッケージが搭載される機器、例えばノート型パソコン、携帯電話、ＰＤＡ（携帯情報端末、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）、及びゲーム機等が例示できる。
本発明は、半導体素子等が実装される半導体パッケージに適用できる。
本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 本発明の実施の形態に係る半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。 従来の半導体パッケージ基板の拡大断面図である。
符号の説明
１ 金属層
２ 粘着剤層
３ 保護フィルム層
４ 配線パターン
５ 第一の感光性絶縁樹脂層
６ 第二の感光性絶縁樹脂層
７ 外部接続端子部パターン
８ 半導体素子接続端子部パターン
９ 拡散防止層
１０ 貴金属メッキ層
１１ 粘着剤層
１２ 支持体層
１３ 半導体素子
１４ 金線
１５ 封止樹脂
１６ ハンダボール
１７ ハンダペースト

Claims (10)

  1. 金属層と、前記金属層の片方の面に形成された感光性絶縁樹脂層を少なくとも備える半導体パッケージの製造方法において、
    （ａ）前記金属層の一方の面に配線パターンを形成する工程と、
    （ｂ）前記金属層の前記配線パターンを形成した一方の面に第一の感光性絶縁樹脂層を形成し、前記金属層の他方の面に第二の感光性絶縁樹脂層を形成する工程と、
    （ｃ）前記第一の感光性絶縁樹脂層に外部接続端子部パターンを形成し、前記第二の感光性絶縁樹脂層に半導体素子接続端子部を形成する工程と、
    （ｄ）前記第一の感光性絶縁樹脂層側に粘着剤層及び支持体層を形成する工程と、を少なくとも有することを特徴とする半導体パッケージの製造方法。
  2. 前記第一の感光性絶縁樹脂層及び前記第二の感光性絶縁樹脂層の各厚みは、同厚であることを特徴とする請求項１記載の半導体パッケージの製造方法。
  3. 前記第一の感光性絶縁樹脂層及び前記第二の感光性絶縁樹脂層の各厚みは１０μｍ〜１００μｍであり、且つ１００℃における弾性率が１．０ＧＰａ以上であることを特徴とする請求項１記載の半導体パッケージの製造方法。
  4. 前記支持体層は、１８０℃における熱収縮率が１．０％以下である樹脂フィルムを使用して形成することを特徴とする請求項１記載の半導体パッケージの製造方法。
  5. 前記支持体層は、厚みが３０〜２００μｍであり、引張強度が１５０ＭＰａ以上であり、且つ１００℃における弾性率が１．０ＧＰａ以上であることを特徴とする請求項１記載の半導体パッケージの製造方法。
  6. 前記粘着剤層は、厚みが２〜２０μｍであり、前記第一の感光性絶縁樹脂層に対する接着力が０．１〜１０Ｎ／２０ｍｍであることを特徴とする請求項１記載の半導体パッケージの製造方法。
  7. 前記金属層は、厚みが５〜２０μｍであり、前記金属層の少なくとも片側の面が粗面化処理されたことを特徴とする請求項１記載の半導体パッケージの製造方法。
  8. 金属層と、前記金属層の片面側に感光性絶縁樹脂層を少なくとも備える半導体パッケージ用基板であって、
    前記金属層の一方の面側に配線パターンを形成する第一の感光性絶縁樹脂層を有し、前記金属層の他方の面側に半導体素子の接続端子を形成する第二の感光性絶縁樹脂層を少なくとも有することを特徴とする半導体パッケージ用基板。
  9. 請求項８記載の半導体パッケージ用基板を用いて半導体素子を実装したことを特徴とする半導体パッケージ。
  10. 請求項９記載の半導体パッケージを有することを特徴とする電子機器。
JP2007040735A 2007-02-21 2007-02-21 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器 Pending JP2008205269A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007040735A JP2008205269A (ja) 2007-02-21 2007-02-21 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007040735A JP2008205269A (ja) 2007-02-21 2007-02-21 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器

Publications (1)

Publication Number Publication Date
JP2008205269A true JP2008205269A (ja) 2008-09-04

Family

ID=39782430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007040735A Pending JP2008205269A (ja) 2007-02-21 2007-02-21 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器

Country Status (1)

Country Link
JP (1) JP2008205269A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018199003A1 (ja) * 2017-04-27 2018-11-01 三菱瓦斯化学株式会社 支持体及びそれを用いた半導体素子実装基板の製造方法
CN114175860A (zh) * 2019-08-08 2022-03-11 株式会社村田制作所 树脂多层基板以及树脂多层基板的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018199003A1 (ja) * 2017-04-27 2018-11-01 三菱瓦斯化学株式会社 支持体及びそれを用いた半導体素子実装基板の製造方法
US11081367B2 (en) 2017-04-27 2021-08-03 Mitsubishi Gas Chemical Company, Inc. Support and method for producing semiconductor device-mounting substrate using the same
CN114175860A (zh) * 2019-08-08 2022-03-11 株式会社村田制作所 树脂多层基板以及树脂多层基板的制造方法

Similar Documents

Publication Publication Date Title
JP4481854B2 (ja) ウィンドウを備えたボールグリッドアレイ基板およびその製造方法
JP4609074B2 (ja) 配線板及び配線板の製造方法
KR101022873B1 (ko) 인쇄회로기판의 제조방법
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP2010080895A (ja) リードフレーム型基板とその製造方法ならびに半導体装置
JP2007287953A (ja) 回路基板およびその製造方法
US9818714B2 (en) Method of manufacturing substrate for chip packages and method of manufacturing chip package
TWI676404B (zh) 鏤空柔性電路板及製作方法
JP4701842B2 (ja) 半導体装置基板の製造方法
JP2008205269A (ja) 半導体パッケージの製造方法、半導体パッケージ用基板、半導体パッケージ及び電子機器
JPH11121646A (ja) 半導体パッケ−ジおよびその製造方法
JP2005243899A (ja) プリント配線板及びその製造方法
JP2008147266A (ja) 半導体装置及びその製造方法
JP4779619B2 (ja) 支持板、多層回路配線基板及びそれを用いた半導体パッケージ
KR101368043B1 (ko) 양면연성회로기판의 구조
JP4930689B2 (ja) 多層半導体パッケージの製造方法
JP2011097010A (ja) バンプを備えた印刷回路基板の製造方法
JP2009177071A (ja) ポリイミドフィルム回路基板およびその製造方法
JP5092424B2 (ja) リードフレーム、およびその製造方法
JP2005123493A (ja) 配線基板及び素子実装基板
JP2007173279A (ja) 半導体パッケージ及びその製造方法
JP2014197568A (ja) 半導体パッケージの製造方法、半導体パッケージ、及び半導体装置
JP2007324232A (ja) Ｂｇａ型多層配線板及びｂｇａ型半導体パッケージ
JP2008084928A (ja) 半導体装置用ｔａｂテープの製造方法
JP2008084949A (ja) 半導体パッケージの製造方法