WO2007077735A1 - 半導体搭載用配線基板、その製造方法、及び半導体パッケージ - Google Patents

半導体搭載用配線基板、その製造方法、及び半導体パッケージ Download PDF

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wiring board
semiconductor
wiring
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Takuo Funaya
Hideya Murai
Shintaro Yamamichi
Katsumi Kikuchi
Hirokazu Honda
Shinichi Miyazaki
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Nec Corporation
Nec Electronics Corporation
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    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern

Definitions

  • the present invention relates to a semiconductor mounting wiring board, a method for manufacturing the same, and a semiconductor package using the wiring board, and in particular, various devices such as semiconductor devices can be mounted with high density and high accuracy.
  • the present invention relates to a semiconductor mounting wiring board capable of obtaining a highly reliable package and module, a manufacturing method thereof, and a semiconductor package using the wiring board.
  • a wiring board for mounting a semiconductor on which these semiconductor devices are mounted is required to be capable of mounting a semiconductor device with higher density and higher accuracy than before and to have excellent reliability.
  • a high-density wiring layer is formed on the core printed circuit board by the sequential lamination method! / Creating build-up board, wiring layer and via And a batch laminated substrate constituted by batch lamination of the prepared resin sheets.
  • Japanese Patent Application Laid-Open No. 2001-284783 discloses an example of a build-up substrate.
  • Japanese Patent Laid-Open No. 2003-347738 discloses an example of a batch laminated substrate.
  • Such a batch laminated substrate has a problem that it is difficult to reduce the pitch because all via portions rely on paste filling by printing.
  • the resin sheet 111 when aiming to reduce the thickness of the substrate, the resin sheet 111 must be thinned, and in the case of batch lamination, depending on the arrangement of vias, the entire substrate 114 may wave after pressing. There are also problems.
  • these conventional build-up substrates and batch laminated substrates have a structure in which a conductor wiring layer is formed on an insulating film, and electrode pads for mounting a semiconductor are also formed on the insulating film. It has become a thing.
  • the method of forming the conductor wiring layers 102, 106 and 112 is different from the method of etching copper foil (subtractive method) by providing electrodes and providing resist. Pattering, depositing and depositing an electroplated layer! The method is changing to the additive method.
  • the electrode pad formed by the additive method has a large variation in height.
  • the electrode pad upper surface has a disadvantage that the shape of the upper surface of the electrode pad is not flat but convex, and has a large number of pins and a narrow pitch. It is becoming difficult to mount semiconductor devices.
  • the solder resist layer 107 is often formed on the electrode pad.
  • the variation in the height of the electrode pad is large, it is extremely difficult to increase the accuracy of the film thickness and opening diameter of the solder resist layer. It ’s coming.
  • the bonding area between the electrode pad and the insulating film is reduced with the miniaturization of the electrode pad, the adhesion between the electrode pad and the insulating film is reduced, and particularly in a high-temperature process using lead-free solder. If the electrode pad is peeled off from the insulating film in the semiconductor device mounting process, a problem arises.
  • a conductive layer of a resin substrate with a single-sided wiring circuit having a conductive layer on one side of an insulating substrate, and a conductive layer on both front and back surfaces.
  • a conductor such as a conductive base of an inner via hole formed on a resin base material with a single-sided wiring circuit.
  • the plurality of conductor patterns include a conductor pattern as a land provided on the surface of the multilayer substrate.
  • the electronic component is electrically connected to the land through a bonding material.
  • the plurality of interlayer connection materials are electrically connected to the lands.
  • the plurality of via holes are provided so that at least some of them are shifted from the same position in the stacking direction by a predetermined amount in the plane direction of the multilayer substrate. For this reason, the insulating substrate and the interlayer connection material are distributed to some extent. Therefore, it acts on the junction (the junction between the land and the junction material and the junction between the junction material and the electronic component) rather than when all of the via holes are continuously formed at the same position in the stacking direction.
  • the stress in the stacking direction stress caused by the difference in linear expansion coefficient between the insulating substrate and the layer indirect material
  • this printed circuit board a conductor pattern is provided around the joint where the interlayer connection material joins between the first via hole and the second via hole, so that the first via hole and the second via hole are misaligned. Even if this occurs, bonding between the interlayer connection materials is ensured. That is, this printed circuit board has improved connection reliability.
  • Japanese Patent Application Laid-Open No. 2004-22670 discloses a method for manufacturing a multilayer ceramic substrate.
  • the manufacturing method includes the steps of manufacturing a first green sheet and a second green sheet having different heat shrinkage rates, and forming a heat shrinkage rate adjusting via hole in the second green sheet; The process of embedding the material for adjusting the heat shrinkage rate in the via hole for adjusting the heat shrinkage rate, and after embedding the material for adjusting the heat shrinkage rate, laminating the first green sheet and the second green sheet and firing them, the first green And forming the sheet into a first ceramic insulating layer and the second green sheet into a second ceramic insulating layer.
  • the amount of heat shrinkage of the second green sheet is adjusted by adjusting the amount of heat shrinkage of the second green sheet according to the amount of heat shrinkage of the material for adjusting the heat shrinkage rate. Make it smaller. This prevents cracks from being generated in the first and second ceramic insulating layers and improves the quality of the multilayer ceramic substrate.
  • the conductor for forming the via can be a metal body such as a solder ball or a gold ball that is made only of the conductive paste. It is difficult to fill a small via hole. Another problem is that when metal balls with a diameter of 100 / zm or less are arranged, the metal balls are attracted to each other due to the influence of static electricity, and it is easy to cause a short between vias. Another problem is that open defects are likely to occur due to missing metal balls.
  • a printed circuit board is formed by superposing a resin layer having a conductor pattern formed on only one side, and the via is conductive. Filled with paste only. For this reason, via formation has to rely on printing methods, and it is difficult to form narrow pitch wiring. Furthermore, since the resin layers are all made of the same material, when flip-chip connection of an LSI chip or the like to the substrate, the flip-chip bumps are destroyed due to the difference in thermal expansion coefficient between silicon and adhesive resin. There is also a problem that there is a risk of destroying the internal grease.
  • an insulating layer is supplied to a place where there is no conductor pattern on the surface to be bonded on the laminated surface, and the entire surface must be flat. Since this structure is necessary, many processes such as supplying an insulating layer and a flattening process are required, resulting in an increase in cost. Furthermore, since this insulating layer is included between the adhesive layer and the laminate, there is a problem in that there are more dissimilar material interfaces than usual and the reliability on the adhesive surface deteriorates. In addition, when using photosensitive resin, it is not possible to use a resin having excellent mechanical properties. In the case where an organic substrate and an inorganic substrate are bonded together, there is a problem that reliability is not obtained because of a large difference in thermal expansion coefficient. Another problem is that it is difficult to reduce the pitch by simply stacking double-sided wiring boards.
  • the electronic component mounting portion and the mother board printed circuit board are configured by the same grease, so that depending on the mounted components, reliability There is a problem that may deteriorate.
  • all the insulating layers are made of thermoplastic polyimide, there is a problem that the material cost is high.
  • the vias are all filled with conductive paste, and a structure is provided in which the air hole is formed in the conductive layer. There is also a problem that it is easy to invite defects.
  • the present invention has been made in view of a serious problem, and is effective in increasing the number of terminals and narrowing the pitch between terminals due to high integration, high speed, or multiple functions of a semiconductor device.
  • a wiring board for mounting on a semiconductor according to the present invention is provided with an insulating film, a wiring formed in the insulating film, a surface exposed on the front and back surfaces of the insulating film, and a side surface thereof. And a plurality of electrode pads embedded at least in part in the insulating film, and vias connecting the wiring and the electrode pads. At least one via that connects the wirings formed in the insulating film includes a second material different from the first material that forms the vias that connect the wiring and the electrode pads. Since the electrode pads on both the front and back sides of the wiring board are embedded in the insulating film, it is possible to suppress variations in the height of the electrode pads on both the front and back sides. It can be mounted with high accuracy. Furthermore, since the side surface of the electrode pad is embedded in the insulating film, the adhesion between the electrode pad and the insulating film is improved, and a wiring board for mounting a semiconductor having excellent connection reliability with a semiconductor device can be obtained. it can.
  • the insulating film includes a first insulating layer located on the front surface of the wiring board, a second insulating layer located on the back surface of the wiring board, and one or more first insulating layers located inside the wiring board. And 3 insulating layers.
  • the third insulating layer is provided with a plurality of wirings embedded on both surfaces of the third insulating layer and vias connecting these wirings to each other.
  • the electrode pads are provided on the surface of the first insulating layer on the front side of the wiring board and on the surface of the second insulating layer on the back side of the wiring board, respectively, and at least the side surfaces of the electrode pads are exposed.
  • a part is embedded in the first insulating layer or the second insulating layer.
  • the at least one via that connects the plurality of wirings buried in both surfaces of the third insulating layer is a first via that is formed in the first insulating layer and the second insulating layer. A second material different from the first material.
  • the wiring board for semiconductor mounting has a structure having embedded wiring and vias on the front and back surfaces of the third insulating layer located inside the wiring board for semiconductor mounting.
  • the first insulating layer is formed on the surface of the insulating layer, and the second insulating layer is formed on the back surface. Therefore, the thermal load and bias due to the operation of the semiconductor device are repeatedly applied.
  • the conventional wiring board has a structure with wiring on the top and bottom surfaces of the insulating film located inside, so when the stress that peels off the insulating film interface due to the thermal load accompanying the operation of the semiconductor device occurs. In particular, in the case of a high multi-layer structure, this solves the problem that peeling of the insulating film interface proceeds.
  • the via connecting the plurality of wirings buried in both surfaces of the third insulating layer the wirings farthest from the first insulating layer and the second insulating layer It is preferable that the via connecting the second material includes a second material different from the first material forming the other vias.
  • the second material can be a conductive paste or a solder paste, and further can be a conductive paste or a solder paste containing two or more kinds of powder particles therein.
  • the second material includes a tin-bismuth binary alloy, a tin-indium binary alloy, a tin-zinc binary alloy, a tin-silver binary alloy inside the conductive paste or solder paste, At least one alloy selected from the group consisting of tin-copper binary alloy, tin-gold binary alloy, tin-antimony binary alloy, tin-nickel binary alloy, etc. It can also contain at least one kind of powder particles as a matrix. An optimum alloy can be selected according to the pressing temperature that is lower than the heat resistant temperature of the resin constituting the wiring board.
  • the inside of the via formed by the second material includes a portion that is a butter shape, and tin, bismuth, indium, gold, copper, silver, zinc, antimony, It is preferred that the group power, which is also Luka, contains at least one selected element.
  • the powder particles form a metal bonding layer inside the via formed by the second material.
  • the first material may include at least one metal selected from a group consisting of copper, nickel, and gold.
  • At least the first insulating layer and the second insulating layer may be formed of different materials. Good.
  • at least one of the first insulating layer and the second insulating layer is formed of a material having a higher film strength than the third and fourth insulating layers. In this case, it is possible to prevent the occurrence of cracks from the surface of the wiring board due to the difference in thermal expansion coefficient when the semiconductor device is mounted. Further, at least one of the first insulating layer and the second insulating layer has a lower coefficient of thermal expansion than that of the third and fourth insulating layers and is formed of a material!
  • the mounted semiconductor device and the semiconductor mounting device of the present invention When at least one of the insulating layer and the second insulating layer is formed of a material having a lower elastic modulus than the third and fourth insulating layers, the mounted semiconductor device and the semiconductor mounting device of the present invention The stress on the mother board on which the wiring board is mounted can be reduced, and the reliability of the entire module device can be improved.
  • the first insulation layer uses a material with higher film strength than the third and fourth insulation layers in order to prevent the generation of cracks due to the difference in thermal expansion coefficient due to the difference in thermal expansion coefficient when semiconductor devices are mounted.
  • the second insulating film is made of a material having a lower elastic modulus than the third and fourth insulating layers in order to reduce the stress on the mother board.
  • a first wiring layer having a wiring and a via between at least one of the first insulating layer and the third insulating layer and between the second insulating layer and the third insulating layer. It can have as few as four insulating layers.
  • the outer shape of at least one of the insulating layers above and below the third insulating layer may be different from the outer shape of the third insulating layer.
  • the outer shape of one of the insulating layers above and below the third insulating layer is equal to the outer shape of the third insulating layer.
  • the outer shape of the other insulating layer may be smaller than the outer shape of the third insulating layer.
  • At least one of the first, second and fourth insulating layers is an insulating layer including a wiring layer made of an inorganic material, and the third insulating layer is an insulating layer made of organic material. I prefer that.
  • the third insulating layer may also contain an epoxy resin.
  • the third insulating layer may also contain a polyimide-based resin.
  • the third insulating layer may also contain an acrylic resin.
  • the third insulating layer may also include a silica filler.
  • the third insulating layer may also include a aramide nonwoven fabric.
  • the third insulating layer may be a thermosetting resin! /.
  • the third insulating layer may be a photosensitive resin.
  • the third insulating layer which forms vias filled with conductive paste or solder paste, also serves as an adhesive layer during pressing. Therefore, when considering the reliability after curing, depending on the press temperature, epoxy resin, polyimide resin, acrylic resin, acrylic resin, resin including glass cloth, silica filter
  • the material for the third insulating layer can be selected from resin including fat and aramid nonwoven fabric. In terms of properties, both thermosetting and thermoplastic resins are suitable for the process. It can be used properly.
  • photosensitive vias can be used when via holes need to be formed by methods that do not rely on lasers or drills.
  • At least one of the plurality of electrode pads may have an exposed surface at the same position as the front surface or the back surface of the insulating film.
  • At least one of the plurality of electrode pads may be provided at a position where the exposed surface is recessed from the front surface or the back surface of the insulating film.
  • At least one of the plurality of electrode pads may be provided at a position where the exposed surface protrudes from the front surface or the back surface of the insulating film.
  • a part of at least one surface of the electrode pad may be covered with the insulating film. Since the semiconductor mounting wiring board having this structure has a structure in which most of the pads and the like are embedded in the resin, it is highly reliable in that cracks starting from the pad end are difficult to occur. In addition, since the insulating layer after opening functions as a solder resist, compared to the method of forming the solder resist after etching the support, it has superior adhesion to the metal that forms the pad and wiring, so a stable solder resist layer is formed. it can. Furthermore, since the opening can be formed on the pad after confirming the pad position, the opening on the pad can be formed with high positional accuracy.
  • a support may be provided on at least a part of the front or back surface of the insulating film.
  • solder resist layer is provided on at least one of the front surface and the back surface of the insulating film.
  • a method for manufacturing a semiconductor mounting wiring board according to the present invention includes a step of forming a first wiring board, a step of forming a second wiring board, the first wiring board, and the second wiring board. After the wiring board is formed, there is a step of bonding the insulating layer to be the uppermost surface of the first wiring board and the insulating layer to be the uppermost surface of the second wiring board by surface matching.
  • the step of forming the first wiring substrate includes a first step of forming a conductive layer to be an electrode pad, a second step of forming an insulating layer on the conductive layer, and a step of forming a via in the insulating layer. Three steps, a fourth step of forming a wiring layer on the insulating layer, a fifth step of forming another insulating layer on the wiring layer, and further, the third step to the fifth step as necessary. And the sixth step of repeating one or more times.
  • the step of forming the second wiring board includes a first step of forming a conductive layer to be an electrode pad, a second step of forming an insulating layer on the conductive layer, and a first step of forming a via in the insulating layer.
  • the method for manufacturing a wiring board for mounting a semiconductor according to the present invention includes a step of embedding a first material in a via in an insulating layer of the first and second wiring boards, and the step of manufacturing the second wiring board.
  • the step of forming the uppermost insulating layer includes a step of filling a second material different from the first material.
  • the step of forming the first wiring board may include a seventh step of forming a via in the uppermost insulating layer to embed a conductor.
  • the step of forming a conductive layer to be an electrode pad on a support substrate and the bonding with the above-mentioned surfaces are performed. After the attaching step, there is a step of removing a part or all of the support substrate.
  • the step of forming the uppermost insulating layer includes a step of filling a conductive paste or a solder paste into the via.
  • the step of forming the uppermost insulating layer may include a step of filling the vias with a conductive paste or a solder paste by a printing method.
  • the grease resin to be a part of the insulating layer It is preferable to include a step of forming a via in the laser beam by a laser or a drill.
  • the step of forming the uppermost insulating layer may include a step of forming a via in the insulating layer by an exposure phenomenon.
  • Vias with a thin drum shape in the center generally have a merit that reliability is improved because of the large area of the upper and lower parts that are connected to the wiring that weakens the connection.
  • Laser vias that form vias with lasers and photo vias that use light tend to have larger via diameters on the laser and light incident side, but these can be changed by changing materials, laser light irradiation conditions, exposure conditions, etc. Can be controlled to some extent.
  • step of bonding the insulating layers serving as the uppermost surfaces together in a face-to-face manner it is possible to include a step in which metal powder particles existing inside the conductive paste or solder paste are metal-bonded. .
  • the metal powder When applying a load and temperature by pressing, when the conductive paste or solder paste partially contains metal powder having a melting temperature equal to or lower than the press temperature, the metal powder is melted. Then, metal diffusion can be achieved by element diffusion in the adjacent metal powder. When all the metal powder inside the via has a melting point lower than the pressing temperature, the inside of the via becomes a butter shape. At this time, the wettability between the powders varies depending on the activity of the binder and flux used in the conductive paste or solder paste. When the wettability is poor, a part of the metal particles is joined by element diffusion at the interface between the metal particles.
  • the conductive paste or solder paste does not melt if the metal powder in the paste has a melting temperature higher than the press temperature.
  • metal bonding can be performed by element diffusion between adjacent metal powders at the interface of the metal powder. Even when the active power of Noinder and Flux is low, the pressure during pressing can break the oxide film by the force of collision between the powders and the powder and the electrode, facilitating element diffusion. it can. In this way, highly reliable via connection is possible.
  • Another method for manufacturing a wiring board for mounting on a semiconductor includes a first step of forming a conductive layer to be an electrode pad, a second step of forming an insulating layer on the conductive layer, and the insulating A third step of forming a via in the layer, a fourth step of forming a wiring layer on the insulating layer, and, if necessary, repeating the second step to the fourth step one or more times to form a top layer A fifth step of forming a wiring layer, a step of forming two wiring substrates by the sixth step, a sixth step of forming vias in the other insulating layers by laser or drill, and the uppermost of the two wiring substrates. A seventh step of attaching a wiring layer to be a layer and a via formed in the other insulating layer so as to be sandwiched between surfaces;
  • the support substrate can be a metal plate.
  • the electrode pads are formed on the first and second support substrates such as metal plates, and further, the first and second insulating films are formed on the electrode pads on the first and second support substrates, respectively.
  • the first and second insulating films are bonded to each other, and then the first and second supporting substrates are removed to form an insulating film.
  • the electrode pads are formed on the first and second support substrates having excellent flatness, the electrode pads The position accuracy of the exposed surface is high, and the density can be easily increased.
  • the two wiring boards formed on the support substrate are formed by imposition bonding, it is more suitable than the conventional laminated substrate in which a plurality of resin sheets are laminated together. It is possible to form a wiring board for mounting on a semiconductor with good positional accuracy, higher density and higher reliability. Another advantage is that a higher number of layers can be formed in a shorter period of time compared to conventional build-up substrates.
  • a multilayer circuit board composed of vias by plating, insulating resin, and electrodes is used on a support plate, and this circuit board is coated with conductive paste or solder paste on the via portion. Since the conductive parts are connected by filling, it is possible to form circuit wiring with a narrow pitch compared to a substrate with batch lamination, and to form a thin high-layer board with good high-speed and high-frequency electrical characteristics. it can. In addition, when forming a circuit board with the same number of layers, a circuit board with half the number of layers is produced simultaneously, and the vertical force is also applied to the substrate through vias filled with a resin insulating layer and a conductive paste or solder paste. By performing the bonding, it is possible to obtain the effects of shortening the manufacturing tact and improving the yield.
  • FIG. 1 is a cross-sectional view showing a semiconductor mounting wiring board according to a first embodiment of the present invention. is there.
  • FIG. 2A is a cross-sectional view showing a modification of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 2B is a cross-sectional view showing a modification of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 2C is a cross-sectional view showing a modification of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 3A is a cross-sectional view showing still another modified example of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 3B is a cross-sectional view showing still another modified example of the wiring board for semiconductor mounting according to the first embodiment.
  • FIG. 4B is a cross-sectional view showing still another variation of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 4C is a cross-sectional view showing still another modified example of the semiconductor mounting wiring board according to the first embodiment.
  • FIG. 5A is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
  • FIG. 5B is a cross-sectional view showing a semiconductor package according to a second embodiment of the present invention.
  • the via 3 connecting the wiring 2 and the electrode pad 4 is formed of a plating material for wiring
  • the via 3a electrically connecting the upper and lower wirings 2 is made of a material different from the via 3, such as a conductive paste or Formed by solder paste
  • the materials of the respective insulating layers constituting the insulating film 1 are all the same.
  • the material of insulating film 1 is not particularly limited as long as it has excellent soldering heat resistance and chemical resistance, but it has mechanical properties such as film strength and elongation at break with high glass transition temperature. It is preferable to apply heat-resistant resins such as excellent epoxy resins, polyimides, and liquid crystal polymers. In addition, epoxy resin, acrylic resin, polyimide, etc. can be applied if cost, work temperature, and reliability are emphasized.
  • FIG. 2A to 2C are cross-sectional views showing modifications of the semiconductor mounting wiring board according to the present embodiment. That is, as shown in FIG. 2A, the electrode pad 4 formed on both the front and back surfaces of the insulating film 1 has an exposed surface at the same position as the front or back surface of the insulating film 1, as shown in FIG. 2B. In the electrode pad 4b where the exposed surface is recessed from the front or back surface of the insulating film 1, or the exposed surface is protruded from the front or back surface of the insulating film 1 as shown in FIG. 2C. It can be any one of the electrode pads 4c.
  • FIG. 3A to 3B are cross-sectional views showing a semiconductor mounting wiring board according to still another modification of the present embodiment.
  • the electrode pads 4a formed on both the front and back surfaces of the insulating film 1 are partially covered with the insulating film 1 as shown in FIG. 3A.
  • FIG. 3B a part of the exposed surface of the electrode pad 4a formed on the back surface (lower side of the figure) is covered with the insulating film 1, and the electrode pad 4a formed on the front surface (upper side of the figure) It is in the same position as the surface of the insulating film 1.
  • FIG. 4A to 4C are cross-sectional views showing still other modified examples of the semiconductor mounting wiring board according to the present embodiment.
  • the wiring board shown in FIG. 4A is obtained by providing a support 6 on at least a part of the front surface or the back surface of the insulating film 1 of the semiconductor mounting wiring board 5 according to the first embodiment of the present invention.
  • a support 6 By providing the support 6, it is possible to suppress warping and undulation of the semiconductor mounting wiring board 5 due to the thermal history when mounting the semiconductor device, and it is possible to mount the semiconductor device with higher accuracy.
  • a solder resist 7 can be formed on at least one of the front surface and the back surface of the insulating film 1.
  • the solder resist 7 can be formed with high accuracy. Furthermore, as shown in FIG. 4C, a support 8 can be provided on at least a part of the surface of the solder resist 7.
  • the electrode pad 4 provided at the place where the semiconductor device 11 is mounted is the electrode pad 4a in which the exposed surface of the electrode pad 4 in FIG. 2A is at the same position as the front surface or the back surface of the insulating film 1, or FIG. 2B shows an electrode pad 4b in which the exposed surface is recessed from the front or back surface of the insulating film 1, and a highly accurate and high-density semiconductor package 14 can be realized.
  • the example of mounting the semiconductor device 11 by the flip chip connection using the bump 9 and the wire bonding connection using the wire 10 is shown.
  • a molding 15 is formed so as to cover the wire 10, the electrode pad 4 connected by the wire 10, and the semiconductor device 11.
  • the semiconductor package 20 shown in FIG. 5C is mounted on the mother board 19.
  • the semiconductor package 20 may be expressed as a package 20.
  • the mother board 19 has an electrode pad 17 and a solder resist 18 on its surface.
  • an electrode pad 4c is provided on the lower surface (rear surface) of the semiconductor package 20 so that the exposed surface protrudes from the rear surface of the insulating film 1.
  • the package 20 is mounted on the mother board 19 by connecting the electrode pads 17 of the mother board to the electrode pads 4c via the solder balls 16.
  • an electrode pad 4b is provided on the upper surface (front surface) of the semiconductor package 20 such that the exposed surface is recessed from the surface of the insulating film 1!
  • the semiconductor device 11 is mounted on the electrode pad 4b via the bump 9.
  • FIG. 6A to 6B are sectional views showing a semiconductor mounting wiring board according to the present embodiment.
  • the semiconductor mounting wiring board 29 according to the present embodiment is provided with an insulating film 24.
  • the insulating film 24 has at least a first insulating layer 21 located on the front surface thereof, a second insulating layer 22 located on the back surface thereof, and a third insulating layer 23 located therebetween.
  • the semiconductor mounting wiring board 29 has a wiring 25 embedded in the front and back surfaces of the third insulating layer 23 and a via 31 a for electrically connecting the wiring 25.
  • the semiconductor mounting wiring board 29 further has electrode pads 27 that are provided on the front and back surfaces of the insulating film 24 so that the front surface is exposed, and at least a part of the side surface is embedded in the insulating film 24.
  • the electrode pad 27 and the wiring 25 are electrically connected by a via 28.
  • the via 31a is filled with a material different from that of the via 28, for example, a conductive paste or a solder paste.
  • the electrode pad 27 has the exposed surface of the electrode pad embedded in the insulating film 24 at the same position as the front or back surface of the insulating film 24, as shown in FIG. Thus, it can be either in a position that is recessed from the front surface or the back surface of the insulating film 24, or in a position that protrudes from the front surface or the back surface of the insulating film 24 as shown in FIG. 2C.
  • a conventional wiring board has a structure in which wiring is provided on the front and back surfaces of an insulating layer located inside. Therefore, when a wiring board is formed by laminating an insulating layer made of a material different from the insulating layer located inside, the insulating layer interface is peeled off from the difference in thermal expansion coefficient due to the thermal load caused by the operation of the semiconductor device. There is a risk that stress will occur and the separation of the insulating layer interface will start from the wiring end where the adhesion is weak in structure.
  • the semiconductor mounting wiring board 29 of the present invention has a structure having wirings 25 embedded in the front and back surfaces of the third insulating layer 23 located inside thereof.
  • the thermal load or bias due to the operation of the semiconductor device is repeated. Peeling that occurs when applied Since the stress is applied to the entire surface of the third insulating layer 23 against the stress, it is possible to completely prevent the insulating layer interface peeling starting from the wiring end.
  • the semiconductor mounting wiring board 29 has the first insulating layer 21 located on the front surface, the second insulating layer 22 located on the back surface, and the first insulating layer 22 located inside the first insulating layer 21.
  • the insulating layer 23 of 3 it is possible to select a material having an arbitrary physical property according to the purpose.
  • the substrate material is limited to one kind of thermoplastic polyimide as disclosed in Japanese Patent Application Laid-Open No. 2004-228165, and reliability may be deteriorated depending on the mounted components, resulting in high material costs. Since a high temperature is required for bonding, the problem of high power costs for heating can be solved.
  • the semiconductor mounting wiring board 29 may have a multilayer wiring structure as shown in FIG. 6B.
  • a wiring 30 and a via 31 are provided inside the first insulating layer 21 located on the surface of the insulating film 24 and the second insulating layer 22 located on the back surface thereof.
  • a wiring 30 and a via hole are provided inside the third insulating layer 23 located inside the insulating film 24.
  • the semiconductor packages 14 and 20 can be formed in the same manner as the semiconductor mounting wiring board 5 described above.
  • a rigid material with a high elastic modulus is selected for the third insulating layer 23 to improve handling, and the first insulating layer 23
  • the layer 21 and the second insulating layer 22 are made of the same material and have a higher film strength than the third insulating layer 23 or a coefficient of thermal expansion. It is possible to obtain an effect of preventing the occurrence of cracks such as the surface force of the wiring board 29 for mounting semiconductors due to the difference in thermal expansion coefficient.
  • the semiconductor mounting wiring board 29 is mounted by mounting a semiconductor device on the first insulating layer 21 side of the semiconductor mounting wiring board 29 and mounting not only a semiconductor device but also a solder ball on the second insulating layer 22 side.
  • the third insulating layer 23 has improved handling properties. Therefore, a rigid material having a high elastic modulus is selected, and a material having a higher film strength or a lower coefficient of thermal expansion than the third insulating layer 23 is applied to the first insulating layer 21, and the second insulating layer 21 is applied. A material having a lower elastic modulus than the third insulating layer 23 is applied to 22.
  • FIG. 7 is a cross-sectional view showing a semiconductor-mounted wiring board according to the present embodiment.
  • the semiconductor mounting wiring board 52 according to the present embodiment is provided with an insulating film 47.
  • the insulating film 47 includes a first insulating layer 41 located on the front surface, a second insulating layer 42 located on the back surface, a third insulating layer 43 located inside the first insulating layer 41, and a first insulating layer 41. And a third insulating layer 43 and a fourth insulating layer 46 provided on at least one of the second insulating layer 42 and the third insulating layer 43.
  • a wiring 44 and a via 45 are formed in the fourth insulating layer 46.
  • the third insulating layer 43 is filled with a wiring 48 embedded in the front and back surfaces thereof, and a via other than the via 45 as a via for electrically connecting the wiring 48, for example, a conductive paste or a solder paste. Via 45a is formed. Furthermore, on the front and back surfaces of the insulating film 47, there are formed electrode pads 50 whose surfaces are exposed and at least part of the side surfaces are embedded in the insulating film 47. The electrode pad 50 and the wiring 44 are electrically connected by a via 51.
  • the wiring board 52 for mounting semiconductor according to the present invention has wirings 48 embedded in the front and back surfaces of the third insulating layer 43 located inside thereof, and the wirings 44 are also embedded in the fourth insulating layer 46. It is a structured. Therefore, even if the insulating film 47 is formed by applying different materials to all the insulating layers, the stress is applied to the peeling stress generated by repeated application of the thermal load and bias due to the operation of the semiconductor device. Since the insulation layer 43 and the fourth insulation layer 46 receive the entire surface, it is possible to completely prevent the insulation layer interface peeling starting from the wiring end.
  • a semiconductor device is mounted by mounting a semiconductor device on the first insulating layer 41 side of the wiring board 52 for mounting a semiconductor and mounting not only a semiconductor device but also a solder ball on the second insulating layer 42 side.
  • the wiring board 52 for mounting is mounted on the mother board, different materials can be applied to all the insulating layers to form the wiring board 52 for mounting semiconductor that is optimal in terms of reliability. For example, a rigid material with a high elastic modulus is selected for the third insulating layer 23 to improve handling, and a material with a low coefficient of thermal expansion is applied to the fourth insulating layer 42.
  • the insulating layer 41 is higher in film strength than the third insulating layer 43 and the fourth insulating layer 46, and the third insulating layer 43 and the fourth insulating layer 46 are applied to the second insulating layer 42. Apply one with a lower elastic modulus.
  • FIG. 8 is a cross-sectional view showing a semiconductor mounting wiring board according to the present embodiment.
  • the semiconductor mounting wiring board 1 OOa according to the present embodiment is provided with an insulating film 99.
  • the insulating film 99 has a first insulating layer 96 located on the front surface thereof, a second insulating layer 97 located on the back surface thereof, and a third insulating layer 98 located inside thereof.
  • the wiring board 100a for mounting a semiconductor has a second insulating layer in which the size of the surface side (upper side in the figure) of the via 94 formed in the first insulating layer 96 is smaller than the size of the back side (lower side in the figure).
  • the size of the back surface side (lower side of the figure) of the via 94 formed in 97 is smaller than the size of the front side (upper side of the figure).
  • Such a via shape can be realized by, for example, via formation by laser processing, photo via using a photosensitive resin, or the like.
  • the via size is different between the laser beam or exposure light incident side and the opposite side in the laser processing or exposure process.
  • the size of the via 94 formed in the first insulating layer 96 on the front side (upper side in the figure) is smaller than the size on the rear side (lower side in the figure).
  • the size of the back side of the via (bottom side of the figure) A semiconductor mounting wiring board 100a having a via smaller than the size on the upper side is obtained, and a board having a high connection density with the semiconductor element can be formed.
  • the size of the via here represents the diameter at the top or bottom if the via shape is a truncated cone.
  • the via shape does not necessarily need to be circular, and even in this case, an appropriate amount such as the perimeter can be defined as the size.
  • FIG. 9 is a cross-sectional view showing a semiconductor mounting wiring board 100b according to the present embodiment.
  • the vias formed in the first insulating layer 96 and the second insulating layer 97 are not filled vias 94 but conformal vias. It is 95 except that it has the same structure.
  • the filled via 94 wiring can be drawn on the via, and there is an advantage that the wiring density can be increased because the wiring and the pad can be designed so that the filled via 94 is stacked.
  • the conformal via 95 has an advantage that reliability characteristics such as temperature cycle are improved because the via has an effect of relieving stress.
  • the size relationship between the size of the front surface side and the size of the back surface side of the via may be opposite to that shown in Figs.
  • the via size is different between the front surface size and the back surface side, it is possible to provide a difference in the wiring density on both surfaces of the via. At this time, it is desirable to reduce the size on the side where high wiring density is required.
  • Laser vias that form vias with lasers and photo vias that use light typically tend to have larger via diameters on the laser and light incident side. Therefore, the surface side size and the back surface can be reduced by making the incident direction of the laser beam or light when forming the first insulating layer 96 opposite to the incident direction of the laser beam or light when forming the second insulating layer 97. It can be controlled so that the size relationship of the side size is opposite.
  • the high-performance semiconductor element has a very narrow space between pads that are connected to the wiring board, it is expected that it will become narrower in the future.
  • the side via size is small! Since the semiconductor mounting wiring board according to the present invention can mount semiconductor elements on both sides, in this case, the first insulation It is particularly desirable that the surface size of the via formed in the edge layer 96 is smaller than the size of the back surface, and the size of the back surface of the via formed in the second insulating layer 97 is smaller than the surface size.
  • FIGS. 10A to 10E and FIGS. 11A to 11D are cross-sectional views showing a method of manufacturing a wiring board for mounting a semiconductor according to the first embodiment of the present invention in the order of steps.
  • a conductive layer to be the electrode pad 62 is formed on the support substrate 61 by, for example, a plating method.
  • an electrode pad 64 partially embedded in the inside of the support substrate 61 is formed by previously forming the recess 63 in the support substrate 61 by etching and then embedding the conductive layer. You can also.
  • FIG. 10C by providing a barrier layer 65 on the support substrate 61 first, and then forming a conductive layer on the noria layer 65, the barrier layer 65 and the conductive layer have a two-layer structure.
  • An electrode pad 66 can also be formed.
  • an insulating layer 67a is formed on the support substrate 61 having the electrode pads 62, 64 or 66 formed as described above, and a via hole 68a is formed in the insulating layer 67a.
  • wiring 69a is formed on the insulating layer 67a by plating.
  • the inside of the via hole 68a is filled with the conductive material for wiring, and the via 68b that connects the electrode node and the wiring is formed.
  • an insulating layer 67b is formed on the wiring 69a, and a via hole is formed in the insulating layer 67b in the same manner as the above-described method for forming the via hole 68a.
  • the wiring 69b on the insulating layer 67b with a conductive material made of conductive paste or solder paste
  • the inside of the via 68c is filled with the conductive material made of conductive paste or solder paste.
  • FIG. 11B by polishing and removing the uppermost wiring 69b, a wiring board 73 with a supporting substrate in which an insulating layer 67b and a via 68c are provided on the wiring 69a is formed. Is done.
  • the via 68c can also be formed by filling a via hole provided in the insulating layer 67b with a conductive material made of a conductive base or solder paste.
  • the wiring boards 73 with supporting substrates are stacked so that the insulating layers 67b are in contact with each other, and the vias 68c exposed on the surface of the insulating layer 67b are in contact with each other. Paste them face to face. After that, both support substrates 61 are all etched, etc. As shown in FIG. 12A, the electrode pads 62 are exposed on both the front and back surfaces, and the semiconductor mounting wiring board 75 having a multilayer wiring structure inside, that is, the semiconductor mounting wiring according to the first embodiment of the present invention. A substrate is formed.
  • the state shown in FIG. 10E that is, the substrate before the insulating layer 67b and the via 68b are formed and the wiring substrate 73 with the supporting substrate are bonded together, and then both the supporting substrates 61 are attached.
  • the wiring board for mounting a semiconductor according to the first embodiment of the present invention can also be formed by removing all by etching or the like.
  • the vias 68b are formed by the staking method, so that the narrow pitch between the vias can be maintained. Moreover, by filling the vias 68c that are in contact with each other, that is, the vias to be bonded, with a highly adhesive material such as a conductive paste or a solder paste, the adhesion between the vias can be improved. Therefore, according to the present invention, a highly dense and reliable high-density wiring board can be provided. In particular, when a conductive paste or solder paste having metal powder particles is used, a metal bond between the powder particles can be formed, so that the vias can be further bonded to each other with strength.
  • solder resists 77 can be formed at arbitrary locations on both sides of the wiring board 75 for mounting semiconductor.
  • an insulating layer 67b is formed on the wiring 69a, a via hole is formed in the insulating layer 67b in the same manner as the above-described method of forming the via hole 68a, and then the insulating layer 67b
  • the via 68c can be formed, and a multilayer can be formed. By repeating this step, the number of layers can be increased to the required number.
  • the material of the support substrate 61 is not particularly limited, but it is desirable to have good workability in consideration of the final removal.
  • metals such as copper, copper alloys, stainless steel, and aluminum, or materials such as glass and silicon are suitable.
  • the support substrate is a metal support substrate composed of a thin film metal layer and a support metal layer thicker than the thin film metal layer
  • the support substrate when removing the support substrate, only the thin film metal layer is removed from the substrate side. Only the thick supporting metal layer can be peeled off. As a result, The metal layer that needs to be removed by post-etching or the like can be made very thin.
  • the opening in the insulating layer with a laser or the like
  • the thin film metal layer covers the portion other than the via opening at the time of the desmear process, there is no grease damage due to the desmear liquid or the like, and the problem of contamination of the desmear liquid can be reduced.
  • a conductive material made of conductive paste or solder paste provided in the via 68c it is securely fused and connected by heating and pressure when the wiring substrates 73 with supporting substrates are bonded together. Is desirable. Specifically, a conductive paste or solder in which metal particles are dispersed in a resin is suitable.
  • the insulating layers 67a and 67b are required to have heat resistance and chemical resistance in the manufacturing process. If there is no problem in that respect, an arbitrary material can be selected for the insulating layers 67a and 67b.
  • the insulating layer and the wiring are formed on the support substrate 61 having excellent dimensional stability.
  • the wiring boards 73 with the supporting board formed with the surfaces are pasted together in a face-to-face manner. Therefore, as shown in FIG. 12A, the position accuracy of the electrode pads 62 is good, and a high-density and high-accuracy semiconductor mounting wiring board 75 can be obtained.
  • both surfaces of the surfaces to be bonded to each other are flattened by forming the insulating layer 67b on the wiring 69a, the insulating layer 67b is deformed and bonded by heating and pressing. Regardless of the arrangement of vias that are not necessary, pressing with a uniform load is possible and bonding can be performed at an extremely low temperature and with a low pressure. For this reason, the entire wiring board 73 with the supporting substrate is not distorted during bonding. For this reason, the wiring board 75 for mounting a semiconductor with less damage to the wiring and the insulating layer and excellent reliability can be obtained. Furthermore, by using a highly rigid resin containing aramid, glass cloth, etc.
  • the electrode layer 66 is formed by previously providing the barrier layer 65 on the support substrate 61 and then laminating the conductive layer on the barrier layer 65, the support By removing all or a part of the substrate 61 and further removing the NORA layer 65, the exposed surface of the electrode pad 66 is depressed more than the front or back surface of the insulating film 78, as shown in FIG. 13B.
  • the semiconductor mounting wiring board at the position can be obtained.
  • FIGS. 15A to 15C are cross-sectional views showing the method of manufacturing the wiring board for mounting a semiconductor according to the first embodiment of the present invention in the order of steps.
  • an electrode pad 82 is formed by patterning a conductive layer on a support substrate 81.
  • a concave portion is formed in the support substrate 81 by etching in advance so that the conductive layer is embedded in the concave portion, and finally, as described later, all or a part of the support substrate 81 is finally formed.
  • an electrode pad having a shape in which the exposed surface of the electrode pad protrudes from the front or back surface of the insulating film.
  • a barrier layer is first provided on the support substrate 81 in advance, and then a conductive layer to be the electrode pad 82 is formed, and all or a part of the support substrate 81 is removed, and further the barrier layer is removed, An electrode pad in which the exposed surface is recessed from the front surface or the back surface of the insulating film can also be formed.
  • the electrode pad 82 is formed on the support substrate 81 shown in FIG. 14A will be described.
  • a wiring 85 is formed on the insulating layer 83.
  • the conductive material for wiring of the wiring 85 is buried also in the via hole 83a, and the via 84 connecting the wiring 85 and the electrode pad 82 is formed.
  • a wiring board 86 with a supporting board is obtained.
  • the insulating layer 83b is formed on the wiring 85 and the insulating layer 83
  • the wiring 85a is formed on the insulating layer 83b
  • the insulating layer 83b is formed.
  • a via 84a is formed inside.
  • the surface of the wiring board 86 with a supporting substrate is not flat, so the accuracy is somewhat lowered when bonding.
  • this manufacturing method includes the insulating layer 87 and the via 84a in which the conductive paste or the solder paste inside the insulating layer 87 is filled only in one of the wiring boards 90 with a supporting substrate for surface matching. Since it only has to be formed, there is an advantage that the process can be shortened and the cost can be reduced.
  • the characteristics of the insulating layer 87 are important.
  • the curing temperature is lower than that of the insulating layer 83, and the insulating layer 87 flows easily by heating and pressure during lamination.
  • FIG. 16A to 161 are cross-sectional views showing a method for manufacturing a semiconductor-mounted wiring board according to the first embodiment of the present invention in the order of steps.
  • an insulating layer 93 is first formed on a support substrate 61, and a conductive layer to be an electrode pad 62 is formed thereon.
  • a wiring layer or the like is formed in the same manner as in the embodiment of FIG. 7, the two substrates are bonded together, and then the support substrate 61 is removed (FIG. 16H).
  • An opening for exposing the pad is formed in the insulating layer 93 formed first on the support substrate 61 (FIG. 161).
  • the method for forming the opening is not particularly limited, although it is preferable to form the opening by using a point laser with high positional accuracy and ease, or dry etching.
  • reference numerals 67a, 67b, and 70 denote insulating layers
  • reference numerals 68a, 68b, and 71 denote vias
  • reference numerals 69a and 69b denote wirings
  • reference numeral 72 denotes a conductor
  • reference numeral 73 denotes a support.
  • substrate is shown.
  • the insulating layer 93 is first formed on the support substrate 61, and then a metal layer such as a pad is formed. Therefore, the insulating layer 93 on the support substrate 61 has a strong etching barrier layer. Acts as For this reason, the pad portion and the wiring portion are less likely to be damaged by the etching solution during etching of the copper plate, and a highly reliable package substrate can be obtained.
  • the insulating layer 93 after opening functions as a solder resist.
  • the insulating layer 93 after opening is a stable solder resist layer because it has better adhesion to the metal forming the pad and the wiring than the solder resist formed after etching the support. Furthermore, since the opening can be formed on the pad after confirming the node position, the opening on the pad can be formed with high positional accuracy.
  • 17A to 17B are cross-sectional views showing a method of manufacturing a semiconductor-mounted wiring board according to the first embodiment of the present invention in the order of steps.
  • the resin sheet 123 as the third insulating layer is preliminarily applied to the laser, drill, exposure development, or the like.
  • a via hole is formed by the method.
  • Vias 125a filled with conductive paste or solder paste are formed inside vias by a printing method, an ink jet method, or the like, or a method not limited thereto.
  • the substrate with the support plate 121 having the wiring 124 and the via 125 formed mainly by the soldering method in an arbitrary design inside the fourth insulating layer 122 is formed between the opposite surfaces of the support plate 121 to each other. Face each other across 3 insulation layer sheets 123. After making alignment so that the via 125a filled with the conductive paste or the solder paste is connected to the predetermined electrode wiring, the substrate is bonded via the third insulating layer sheet 123 by a vacuum press or the like.
  • the support plates 121 formed on both surfaces are removed by etching or applying stress, heat, ultraviolet rays, or the like. Further, as the first and second insulating layers, a solder resist 127 having predetermined electrode portions opened as shown in FIG. 17B is formed, so that the semiconductor device can be mounted later and can be mounted on the surface. Workability can be improved.
  • a method using a drill When forming a via hole in the resin sheet 123 as the third insulating layer, a method using a drill, a method using exposure development, a method using a laser, or the like can be used.
  • heat is not applied to the resin sheet, so the third insulating layer 123 does not harden before the bonding press. Therefore, the resin sheet has an advantage that it can realize stronger adhesion because the ratio of the portion that is hardened for the first time at the time of bonding is almost all.
  • the shape accuracy and position accuracy of the via can be increased.
  • a laser when a laser is used, there is an advantage that a finer via can be formed.
  • one substrate to be bonded is a substrate with a support plate 121
  • the other substrate to be bonded is a substrate without a support plate.
  • the board with the support plate 121 is mainly composed of the wiring 124 and the via 125 inside the fourth insulating layer 122 by an arbitrary design. It is formed by the flesh method.
  • a third insulating layer 123 is formed on the outermost layer of at least one of the substrate with the support plate 121 and the substrate without the support plate.
  • Via holes are opened in the insulating layer 123 by laser, drill, exposure and development, etc., and conductive paste or solder paste is formed inside the vias by a printing method, an ink jet method, or the like, or a method not limited thereto.
  • Via 125a filled with is formed.
  • a via hole is formed in advance in the resin sheet 123 as the third insulating layer by a method such as laser, drilling, exposure development, or the like, or a method not limited thereto, and a printing method, an inkjet method, or the like is performed on the inside of the via.
  • the via 125a filled with the conductive paste or the solder paste is formed by a method not limited thereto.
  • the substrate with the support plate 121 and the other substrate without the support plate are bonded together. This makes it possible to bond to the conventional build-up board and printed circuit board for uniform heating and uniform load by using the board with support plate 121.
  • the support plate 121 is removed by etching or removing stress, heat, ultraviolet rays, or the like. Further, as shown in FIG. 18B, as the first and second insulating layers, a solder resist 127 having predetermined electrode portions opened is formed, so that the semiconductor element can be mounted and then mounted on the surface. Workability can be improved.
  • one substrate to be bonded is a substrate with a support plate 121
  • the other substrate to be bonded is an inorganic substrate without a support plate.
  • the wiring 124 and the via 125 are mainly formed by the fitting method in the fourth insulating layer 122 by an arbitrary design.
  • the third insulating layer 123 is formed on at least one outermost layer of the substrate with the support plate 121 and the inorganic substrate without the support plate.
  • a via hole is opened in the insulating layer 123 by a laser, drill, exposure development, etc., and a conductive paste or solder pace is formed inside the via by a printing method, an inkjet method, or the like.
  • a via 125a filled with a metal is formed.
  • a via hole is formed in advance on the resin sheet 123 as the third insulating layer by a method such as laser, drilling, exposure development, or the like, but not limited thereto, and printing, ink jet, etc.
  • the via 125a filled with the conductive paste or the solder paste is formed by a method not limited to the above.
  • the substrate with the support plate 121 and the inorganic substrate without the other support plate are bonded together.
  • the fifth insulating layer 128 serving as the base material of the inorganic substrate is composed of alumina, silica, silicon and the like, and an LSI wafer can also be used. For this reason, the use of the substrate with the support plate 121 enables bonding to the inorganic substrate with uniform heating and uniform load.
  • 20A and 20B are cross-sectional views showing a semiconductor mounting wiring board according to the present embodiment.
  • the present embodiment is different from the semiconductor mounting wiring board according to the first embodiment described above in that the two boards to be bonded have different external shapes, and the other structures are the same.
  • solder resist 127 having predetermined electrode portions opened as the first and second insulating layers as shown in FIG. 20B, workability during the subsequent mounting of semiconductor elements and surface mounting Can be improved.
  • the support plate 121 even when bonding substrates with different external shapes, it becomes possible to press the bonded surfaces at a uniform temperature and pressure at the time of bonding, and damage to the wiring and insulating layer can occur. Less is.
  • bonding substrates with different external shapes only the portion that requires multilayer wiring can be added, and the volume of the entire substrate can be reduced.
  • Via holes are opened in the insulating layer 123 by laser, drill, exposure and development, etc., and conductive paste or solder paste is formed inside the vias by a printing method, an inkjet method, or the like, or a method not limited thereto.
  • a via 125a filled with is formed.
  • a via hole is previously formed in the resin sheet 123 as the third insulating layer by a method such as laser, drilling, exposure development, or the like, or a method not limited thereto, and a printing method, an inkjet method, or the like is performed on the inside of the via.
  • a via 125a filled with a conductive paste or solder paste is formed by a method not limited thereto.
  • the substrate with the support plate 121 and the inorganic substrate without the support plate are bonded together to form a wiring board for semiconductor mounting.
  • the fifth insulating layer 128 serving as the base material of the inorganic substrate is made of alumina, silica, silicon, or the like, and an LSI wafer can also be used. For this reason, by using the substrate with the support plate 121, it is possible to bond to the inorganic substrate with uniform heating and uniform load.
  • the support plate 121 is removed by etching or removing stress, heat, ultraviolet rays, or the like.
  • a solder resist 127 having predetermined electrode portions opened is formed, so that workability during subsequent mounting of semiconductor elements and surface mounting is improved. Can be improved.
  • substrates with different external shapes only the portions that require multilayer wiring can be added, and the volume of the entire substrate can be reduced.
  • 22A and 22B are sectional views showing a semiconductor mounting wiring board according to the present embodiment.
  • the outer shapes of both substrates to be bonded are different, and the number of substrates connected via the third insulating layer is different. However, they have the same structure.
  • a substrate with a support plate 121 in which wiring 124 and via 125 are mainly formed in the fourth insulating layer 122 by an arbitrary design by a staking method is used.
  • a third insulating layer 123 is formed on at least one outermost layer of the substrate to be bonded. Via holes were opened in the insulating layer 123 by laser, drill, exposure and development, etc., and the inside of the via was filled with a conductive paste or solder paste by a printing method, an ink jet method, or the like, or a method not limited thereto.
  • a via 125a is formed.
  • via holes are formed in advance in the resin sheet 123 as the third insulating layer by a method such as laser, drilling, exposure development, or the like, or a method not limited thereto, and a printing method, an ink jet method, etc. Forms vias 125a filled with conductive paste or solder paste by a method not limited thereto. Then, bonding is performed.
  • the height of each substrate is different.
  • the resin can be cured in a step after the temporary connection using a flip chip mounter or the like for each portion to be bonded. Furthermore, by using the substrate with the support plate 121, it is possible to bond to the conventional build-up substrate and printed circuit board with uniform heating and uniform load.
  • the support plate 121 is removed by etching or removing stress, heat, ultraviolet rays, or the like. Furthermore, as shown in FIG. 22B, as the first and second insulating layers, a solder resist 127 having predetermined electrode portions opened is formed, so that workability during subsequent semiconductor element mounting and surface mounting is improved. Can be improved. In addition, by bonding substrates with different external shapes, only the portions that require multilayer wiring can be added, and the volume of the entire substrate can be reduced. In this embodiment, both substrates to be bonded have different external shapes, and the number of substrates connected via the third insulating layer is different between the front side and the back side of the third insulating layer.
  • At least one substrate has a support plate in each bonded part through the third insulating layer, it is effective for uniform pressure during connection, uniform overheating, and flatness after pressing.
  • a substrate with a support plate according to the present invention can also be bonded to a conventional substrate to partially form a high multilayer substrate.
  • bonding to a substrate based on an inorganic material that is the fifth insulating layer also provides functions such as inductor L, capacitor C, and resistance R inside the inorganic substrate wiring. By doing so, a highly functional substrate can be formed.
  • a space is created on another insulating layer on which an insulating layer having a small outer shape is mounted. By mounting other semiconductor elements or the like in this space according to the application, the space can be used effectively, and a high-density and versatile wiring board can be provided. Further, by providing a space in one of the substrates with a support plate to be bonded, a substrate having the same shape as the substrate into which the saddle is inserted after pressing can be obtained.
  • 23A and 23B are cross-sectional views showing a semiconductor mounting wiring board according to the present embodiment.
  • the wiring board for mounting semiconductor according to this embodiment is formed by combining the manufacturing method shown in FIGS. 19A and 19B and the manufacturing method shown in FIGS. 18A and 18B.
  • the wiring 124 and vias are arbitrarily designed inside the fourth insulating layer 122 as the upper and lower substrates to be bonded together.
  • a substrate with a support plate 121 in which 125 is mainly formed by a mating method is used.
  • the third insulating layer 123 is formed on at least one outermost layer of the substrate with the supporting plate 121 or the substrate without the supporting plate whose third base layer is the third insulating layer 129. Via holes were opened in the insulating layer 123 by laser, drill, exposure and development, etc., and the inside of the via was filled with conductive paste or solder paste by a printing method, an ink jet method or the like, or a method not limited thereto. A via 125a is formed. Alternatively, via holes are formed in advance in the resin sheet 123, which is the third insulating layer, by a method such as laser, drilling, exposure and development, or a method not limited thereto, and a printing method, an inkjet method, etc.
  • the via 125a filled with the conductive paste or the solder paste is formed by a method that is not limited thereto. Thereafter, the substrate with the support plate 121 and the other substrate without the support plate are bonded together. As a result, by using the substrate with the support plate 121, it is possible to bond to a conventional build-up substrate and printed circuit board with uniform heating and uniform load.
  • the support plate 121 is removed by etching or removing stress, heat, ultraviolet rays, or the like. Further, as shown in FIG. 23B, as the first and second insulating layers, a solder resist 127 having predetermined electrode portions opened is formed, so that workability during the subsequent mounting of semiconductor elements and surface mounting is improved. Can be improved.
  • a multi-layer substrate can be formed.
  • the third insulating layer 129 sandwiched between the substrates having the support plate at the time of bonding here is similar to the third insulating layer 123 having the via 125a filled with conductive paste or solder paste. It is preferable to change the content of the fat component, glass cloth, silica filler, and aramid nonwoven. By doing so, the structural reliability of the substrate in the state shown in FIG. 23B after pressing can be further increased.
  • FIGS. 24A to 24D show the structure of the powder particles inside the conductive paste or solder paste obtained by the method for manufacturing a wiring board for semiconductor mounting according to the present invention.
  • the conductive paste or solder paste used here is tin bismuth binary alloy, tin indium binary alloy, tin zinc binary alloy, tin silver binary alloy, tin copper binary alloy, Tin Binary Alloy, Tin Antimony Binary Alloy and Tin Nickel Binary Alloy It is characterized by containing one or more kinds of powder particles whose parent phase is one or more kinds of alloys from the group consisting of metallurgy.
  • the metal type is selected according to the press temperature that is lower than the heat resistant temperature of the resin constituting the substrate. If these elemental alloys are used as a parent phase, elements added in trace amounts and impurity elements that cannot be excluded in the powder production process are included in the scope of the claims of the present invention. Become.
  • solder pastes are low melting point metals, the required heat resistance may not be achieved.
  • Tin, bismuth, indium, copper, silver, zinc, gold, nickel, antimony, silver coated copper, silver coated zinc, silver coated organic filler, tin coated organic filler It is possible to improve the connection reliability as a via by mixing one or more kinds of powders in the group into the solder paste.
  • the powder particles inside these conductive paste or solder paste are in a state of being dispersed with each other like powder particles A130 and B131 before pressing, as shown in Fig. 24A.
  • the powder particles A130 and B131 need not have the same composition.
  • the powder particles A130 and the powder particles B130 can come into contact with each other as shown in FIG. 24B.
  • the structural strength inside the via can be maintained by giving the paste binder strength.
  • some metal powder having a melting temperature below the pressing temperature is present, the metal powder can be melted to form a metal bonding layer 132 by element diffusion in adjacent powder particles, as shown in FIG. 24C.
  • the structural bonding reliability can be increased.
  • all the metal powder inside the via has a melting point lower than the pressing temperature, as shown in Fig. 24D, the inside of the via is fused with the powder particles A130 and B131 to form a Balta 133 shape, and further electrical and structural joining Reliability can be increased.
  • the wettability between the powders varies depending on the activity of the binder, solvent, flux, etc. used in the base. When the wettability is poor, a part of the metal particles is joined by element diffusion at the interface between the metal particles.
  • FIGS. 25A to 25C show the structural state of the powder particles in contact with the electrode wiring layer to be bonded.
  • the powder particles A130 and the electrode wiring 134 are separated from each other.
  • the powder particles A130 and the electrode wiring 134 can be in contact with each other as shown in FIG. 25B. Even in this state, the structural strength inside the via can be maintained by giving the paste binder strength. If there is a part of the metal powder having a melting temperature below the press temperature, the metal powder can be melted to form a metal bonding layer 135 between the electrodes as shown in FIG. It is possible to increase the bonding reliability.
  • the via filled with the conductive paste or the solder paste also serves to remove the oxide film formed on the wiring layer of the substrate.
  • the thickness of the intermetallic compound layer such as Cu—Sn, Sn—An, Au—Zn, Cu Zn, etc., formed between the electrode and the electrode changes depending on the active force of the binder and flutter used in the paste. Even when the active force of the binder and the flux is low, the oxide film can be broken by the pressure of the powder and the collision force between the powder and the electrode due to the pressure during pressing. As described above, the metal component, the noinder flux component, and the pressing condition force contained in the paste can be connected with high reliability.
  • the present invention it is effective in increasing the number of terminals and narrowing the pitch due to high integration, high speed, and multiple functions of a semiconductor device. It is possible to obtain a novel wiring board for mounting on a semiconductor that can be mounted with high density and high accuracy and that is also excellent in reliability.

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Abstract

半導体搭載用配線基板５は、少なくとも絶縁膜１と、絶縁膜１中に形成された配線２と、絶縁膜１の表裏面において表面を露出して設けられ、且つ、その側面の少なくとも一部が絶縁膜１に埋設されている複数個の電極パッド４と、配線２と電極パッド４とを接続するビア３とを有する。絶縁膜１中に形成された配線２同士を接続する少なくとも１つのビア３ａは、配線２と電極パッド４を接続するビア３を形成する第１の材料とは異なる第２の材料を含む。半導体搭載用配線基板５は、半導体デバイスの高集積化、高速化又は多機能化による端子の増加及び端子間隔の狭ピッチ化に有効であり、半導体デバイスを特に基板両面に高密度且つ高精度に搭載でき、更に信頼性にも優れる。

Description

明 細 書
半導体搭載用配線基板、その製造方法、及び半導体パッケージ 技術分野
[0001] 本発明は、半導体搭載用配線基板、その製造方法、及びその配線基板を使用した 半導体パッケージに関し、特に半導体デバイス等の各種デバイスを高密度且つ高精 度に搭載でき、更に高速性及び信頼性に優れたパッケージ及びモジュールを得るこ とができる半導体搭載用配線基板、その製造方法、及びその配線基板を使用した半 導体パッケージに関する。
背景技術
[0002] 近時、半導体デバイスの高集積化、高速化、及び多機能化により、端子の増加及 び狭ピッチ化が進行して ヽる。これらの半導体デバイスを搭載する半導体搭載用配 線基板においては、これまで以上に高密度且つ高精度に半導体デバイスを搭載で き、且つ信頼性に優れたものが要求されている。現在よく使用されている半導体搭載 用配線基板の例としては、コアのプリント基板上に逐次積層法で高密度な配線層を 形成して!/ヽくビルドアップ基板と、配線層及びビアを形成した榭脂シートを一括積層 して構成される一括積層基板とが挙げられる。特開 2001— 284783号公報は、ビル ドアップ基板の一例を開示している。特開 2003— 347738号公報は、一括積層基 板の一例を開示している。
[0003] 図 26は、ビルドアップ基板を示す断面図である。この図 26に示すように、ベースコ ァ基板 103は絶縁層の中に多層配線構造が形成されている。ベースコア基板 103の 上面及び下面に設けられた導体配線層 102はベースコア基板 103の絶縁層を貫通 するスルーホール 101により接続されて!、る。このベースコア基板 103の上下両面に は、層間絶縁膜 105が形成されている。各層間絶縁膜 105の上に導体配線層 106 が形成されて 、る。更にこの導体配線層 106を一部覆うようにして層間絶縁膜 105上 にソルダーレジスト層 107が形成されている。層間絶縁膜 105には上下導体配線を 電気的に接続するためのビア 104が形成されている。更に一層の多層化が必要なら ば、層間絶縁膜 105の形成工程と導体配線層 106の形成工程とを順次繰り返すこと により、多層の配線構造を形成することができる。
[0004] 一方、図 27A乃至 27Cは一括積層基板の製造方法の一例を工程順に示す断面 図である。この従来の一括積層基板においては、図 27Aに示すように、榭脂シート 1 11上に導体配線層 112がパターン形成されて 、る。榭脂シート 111内にはこの導体 配線層 112に接続されたビア 113が設けられている。図 27Bに示すように、このような 榭脂シート 111を複数個用意して、一括して積層することにより、図 27Cに示すように 、一括積層基板 114が形成されている。一括積層基板 114は、基板 114と表記され る場合がある。
[0005] このような一括積層基板では、全ビア部分が印刷によるペースト充填に頼るため狭 ピッチ化が難しいという問題点がある。また基板の薄化を目指した場合には、榭脂シ ート 111が薄くならざるを得ず、一括積層した場合にはビアの配置によっては、プレス 後に基板 114全体が波を打つような構造となる問題点もある。
[0006] また、これらの従来のビルドアップ基板及び一括積層基板は、絶縁膜上に導体配 線層が形成された構造となっており、半導体搭載用の電極パッドも絶縁膜上に形成 されたものとなっている。ここで、最近ではこれらの配線基板の高密度微細配線化に 伴い、導体配線層 102、 106及び 112の形成方法が、銅箔をエッチングする方法 (サ ブトラタティブ法)から、電極を設けてレジストをパターユングし、電解めつき層を析出 させて積み上げて!/、く方法 (アディティブ法）に変化しつつある。
[0007] しカゝしながら、アディティブ法で形成された電極パッドは、高さのばらつきが大きぐ 電極パッド上面の形状が平坦ではなく凸形状になるといった欠点があり、多ピン且つ 狭ピッチな半導体デバイスを搭載することが難しくなつてきている。また、電極パッド 上には一般的にソルダーレジスト層 107を形成することが多いが、電極パッドの高さ のばらつきが大きいため、ソルダーレジスト層の膜厚及び開口径の高精度化が極め て難しくなつてきている。更には、電極パッドの微細化に伴い、電極パッドと絶縁膜と の接着面積が低減しまうため、電極パッドと絶縁膜との間の密着力が低下し、特に鉛 フリー半田を適用した高温プロセスの半導体デバイス搭載工程で、電極パッドが絶 縁膜から剥離してしまうと 、う問題点が生じる。
[0008] 本願出願人は、上述した多くの問題点を解決するために、平坦性が優れた金属板 カゝらなる支持体上に、配線構造とその上に半導体デバイスを搭載するための電極パ ッドを形成し、この電極パッド上に半導体デバイスを搭載すると ヽぅ方法を提案した。 この方法は、特開 2002— 83893号公報に開示されている。
[0009] し力しながら、最近のモパイル機器などのめざま 、高性能化及び多機能化に伴 い、半導体デバイスを高密度に搭載するために、配線基板の表面と裏面との両面に 半導体デバイスを搭載する要求が極めて高まってきている。上述した特開 2002— 8 3893号公報に記載の従来の配線基板では、半導体デバイスを片面に搭載する場 合にはよいが、両面に搭載する場合には高密度に搭載することが難しい。
[0010] 更には、半導体パッケージの高信頼性ィ匕実現のため、半導体搭載用配線基板を 構成する一部の層間絶縁膜に、熱膨張率が低!、もの又は弾性率が低 、ものを適用 することが望ましい。し力しながら、上述した従来の配線基板では異なる物性値の絶 縁膜を適用すると、構造上信頼性の低下を招いてしまうという問題点もある。
[0011] そこで、表面に配線層を有する絶縁体を積層させ、多層化させる配線基板形成方 法において、様々な技術が開示されている。
[0012] 特開平 10— 084186号公報に開示されている技術は、配線層の配線パターンに 対応した位置に設けられた孔に導電体を埋め込んだ接着性絶縁体の両表面に、離 型性支持板の表面に形成された導電性配線パターンを加圧転写して、接着性絶縁 体の表面に配線層を形成すると同時にビア接続を行！ヽ、離型性支持板を除去するこ とによって配線基板を得るというものである。この技術においては、ビア接続されてい るプリント配線を有する 2枚の両面配線基板によって配線基板の上下を挟み、この上 下の両面配線基板を、表面に導電性配線パターンが形成された 2枚の離型性支持 板によって挟み、真空プレス機で両面より所定の温度及び圧力を付与することによつ て一定時間加圧加熱し、積層する。
[0013] 特開 2003— 60348号公報に開示されている技術は、片面のみに配線パターンが 形成された榭脂フィルムを含む同一の熱可塑性榭脂からなる複数の榭脂フィルムを 、積層後加圧しつつ加熱して、相互に接着してプリント基板を形成するというものであ る。この技術においては、榭脂フィルムの片面のみに導体パターンが形成される。そ して、ビアホールが導電ペーストで充填された片面導体パターンフィルムと、これと同 様の方法で形成した導体パターンが電極部のみ力もなる片面導体パターンフィルム を積層し、これを加熱プレスすることでソルダーレジスト層を形成することなく表面に 電極部のみが露出したプリント基板を形成する。
[0014] また、特開 2003— 188536号公報に開示されている技術は、表面に銅など力もな る導体パターンを有しエポキシ榭脂又は金属ペースト等で充填されたビアホールが 設けられたセラミック系材料力もなる積層板と、表面に銅など力もなる導体パターンを 有しエポキシ榭脂又は金属ペースト等で充填されたビアホールが設けられた有機系 材料からなる積層板とを、半硬化状態のエポキシ等の熱硬化性榭脂を主体とする絶 縁性のシート剤に感光性を付与した感光性榭脂シートからなる層間絶縁層を介して 貼り合わせるというものである。また、これらの貼り合わせ面には、平坦化のためにソ ルダーレジスト等の絶縁膜が形成される。
[0015] 特開 2004— 228165号公報に開示されている技術においては、絶縁基材の片面 に導電層を有する片面配線回路付き榭脂基材の導電層と、表裏両面に導電層を有 しポリイミド等の可撓性を有する榭脂からなるマザ一ボードプリント基板の導電層とが
、各々片面配線回路付き榭脂基材に形成されたインナービアホールの導電性べ一 スト等の導体によって電気的に接続される。この技術によって、マザ一ボードプリント 配線板の表面の自由な位置に電子部品実装用の多層部 (部分的配線基板)を配置 でき、し力も余計な多層化部を削減できるというものである。
[0016] 特開平 5— 335747号公報は、半導体素子を半田バンプを介してセラミック多層基 板に直接接続したセラミック多層基板を開示して 、る。このセラミック多層基板の最上 層ビアと最下層ビアのうち少なくともフリップチップ実装する部分には配線電極が設 けられず、この部分のビアだけが Al Oを含まない Cuのみの材料で構成される。そ
2 3
れ以外の中間層のビアは 10〜20wt%の Al Oと残部 Cuとの復号材料で構成され
2 3
る。フリップチップ実装する部分は、 Cuが基材のガラスセラミックよりも収縮が大きい ため、くぼみのあるビアとなっている。このビアそのものは、半田バンプに対する取出 電極となっている。したがって、半田バンプは、このくぼみに覆われるように固定され 、形状がくずれにくい。このようにすることによって、半田バンプのリフローが容易にな る。 [0017] 特開 2005— 123332号公報は、多層基板と、電子部品とを備える回路基板を開 示している。多層基板においては、絶縁基板に複数の導体パターンが多層に配置さ れる。導体パターンどうしの間が複数のビアホールの各々に充填された複数の層間 接続材料により電気的に接続される。複数の導体パターンは、多層基板表面に設け られたランドとしての導体パターンを含む。電子部品は、接合材料を介してランドに電 気的に接続される。複数の層間接続材料は、ランドに電気的に接続される。複数のビ ァホールは、少なくともその一部が積層方向における同一位置から多層基板の平面 方向に所定量ずれて設けられる。そのため、絶縁基板と層間接続材料がある程度分 散配置された構造となる。したがって、複数のビアホールの全てが積層方向における 同一位置に連続して形成される場合よりも、接合部 (ランドと接合材料との接合部及 び接合材料と電子部品との接合部）に作用する積層方向の応力 (絶縁基板と層間接 続材料との線膨張係数の差により生じる応力）を小さくすることができる。すなわち、 接合部における剥離の発生を抑制し、回路基板の接続信頼性を向上することができ る。
[0018] 特開 2005— 39044号公報は、熱可塑性榭脂中に複数の導体パターンが多層に 配置されたプリント基板を開示している。導体パターン間が層間接続材料の充填され た複数のビアホールを介して電気的に接続される。複数のビアホールは、複数の導 体パターンの一つを貫通する第 1のビアホールと、貫通された導体パターンの開口 部及び開口部の周囲と相対する開口部を有する第 2のビアホールとを含む。第 2のビ ァホール内に充填された層間接続材料は、第 1のビアホール内に充填された層間接 続材料に接合され、貫通された導体パターンの開口部の周囲に接合される。このプリ ント基板においては、第 1のビアホールと第 2のビアホールとにおいて層間接続材料 どうしが接合する接合部の周囲に導体パターンが設けられるため、第 1のビアホール と第 2のビアホールとに位置ずれが生じても層間接続材料どうしの接合が確保される 。すなわち、このプリント基板は、接続信頼性が向上している。
[0019] 特開 2004— 22670号公報は、多層セラミック基板の製造方法を開示している。こ の製造方法は、互いに熱収縮率が異なる第 1グリーンシートと第 2グリーンシートとを 製造する工程と、第 2グリーンシートに熱収縮率調整用ビアホールを形成する工程と 、熱収縮率調整用ビアホールに熱収縮率調整用材料を埋め込む工程と、熱収縮率 調整用材料を埋め込んだ後に第 1グリーンシート及び第 2グリーンシートを積層して それらを焼成し、第 1グリーンシートを第 1セラミック絶縁層にすると共に第 2グリーン シートを第 2セラミック絶縁層にする工程とを有する。この製造方法によれば、熱収縮 率調整用材料の熱収縮量によって第 2グリーンシート全体の熱収縮量を調節して、 第 1グリーンシートと第 2グリーンシートとの間の熱収縮量の差を小さくする。これによ り、第 1及び第 2セラミック絶縁層にクラックゃデラミネーシヨンが発生するのが防がれ 、多層セラミック基板の品質が向上する。
[0020] 特開 2003— 318322号公報は、上側表面に半導体チップを実装するためのイン ターポーザ基板を開示している。インターポーザ基板は、複数の配線基板を備える。 複数の配線基板は、隣接する配線基板どうしの間に応力緩和層が位置するように積 層され、且つ、隣接する配線基板どうしの間が電気的に接続されて回路を形成する。 複数の配線基板の各々は、両面基板又は多層基板である。隣接する配線基板の組 合せのうち、少なくとも一つの組合せにおいて、配線基板は互いに異なる面積を有し 、且つ、一方の配線基板が他法の配線基板からはみ出ることなぐ上側表面に近い 側に配置される。このインターポーザ基板においては、半導体チップをフェイスダウン 実装したときの応力集中が緩和される。
[0021] し力しながら、特開平 10— 084186号公報に開示された技術においては、配線パ ターンと導電体が埋め込まれた孔との位置合わせを考慮する必要があるため、狭ピッ チ化が難しいという問題点がある。また、ビアを形成する導電体は、導電性ペースト のみでなぐ半田ボール、金ボール等の金属体を使用することもできると記載されて いるが、実際は、金属体を印刷法のみによって狭ピッチ且つ微小であるビアホール に充填することは難しい。また、直径 100 /z m以下の金属ボールを配列する際は、静 電気の影響により互いの金属ボールが引き付け合うため、ビア間のショートを招き易 いという問題点もある。また、金属ボールの欠落によるオープンの不良が起こりやす いという問題点もある。
[0022] また、特開 2003— 60348号公報に開示されている技術においては、片面のみに 導体パターンを形成した榭脂層を重ね合わせてプリント基板を形成し、ビアは導電性 ペーストのみで充填されている。このことより、ビア形成は印刷法に頼らざるを得ず、 狭ピッチ配線を形成することが難しいという問題点がある。更に、榭脂層が全て同一 の材料によって形成されて ヽるため、 LSIチップ等を基板にフリップチップ接続する 場合には、シリコンと接着樹脂との熱膨張係数差によりフリップチップバンプの破壊、 基板内部の榭脂破壊等を招く虞があるという問題点もある。
[0023] 特開 2003— 188536号公報に開示されている技術においては、積層面で貼り合 わせる面の導体パターンのない場所に絶縁層を供給し、且つ、この面全体を平坦に しなければならない構造であるために、絶縁層供給及び平坦ィ匕工程等多くの工程を 必要とし、結果、コストアップにつながる。更にこの絶縁層が接着層と積層板との間に 含まれるため、異材界面が通常より多く存在し、接着面での信頼性が悪ィ匕してしまう という問題点がある。また、感光性の榭脂を使用する場合には、機械的特性に優れ た榭脂を使用することができな ヽ。有機の基板と無機の基板とを貼り合わせた場合に は、熱膨張係数差が大きく信頼性が得られないという問題点もある。また、両面配線 基板を積み上げるだけでは狭ピッチ化が難しいという問題点もある。
[0024] 特開 2004— 228165号公報に開示されている技術においては、電子部品実装部 とマザ一ボードプリント基板とが同一の榭脂によって構成されているため、実装される 部品によっては信頼性が劣化する虞があるという問題点がある。また、全ての絶縁層 が熱可塑ポリイミドにより形成されているため、材料費が高いという問題点もある。更 に、貼り合わせの際に高い温度が必要になるため、加熱のための電力コストが高いと いう問題点もある。更に、ビアは全て導電性ペーストで充填されており、導電層に空 気抜けの穴が設置される構造であるため、この穴を設けるためのプロセスが必要であ り、また、この穴力もクラック等の不良を招きやすいという問題点もある。更に、外形の 異なる基板同士の貼り合わせにおいて、支持板を使用せずに接続しているため、外 径の異なる薄い基板を島状に貼り合わせる際に高い圧力が必要になり、絶縁及び導 電層にダメージを与えて信頼性の低 、回路基板になる虞があると!/、う問題点もある。 発明の開示
[0025] 本発明は力かる問題点に鑑みてなされたものであって、半導体デバイスの高集積 ィ匕、高速ィヒ又は多機能化による端子の増加及び端子間隔の狭ピッチ化に有効であ り、半導体デバイスを特に基板両面に高密度且つ高精度に搭載でき、更に信頼性に も優れた半導体搭載用配線基板、その製造方法、及び半導体パッケージを提供す ることを目的とする。
[0026] 本発明にカゝかる半導体搭載用配線基板は、絶縁膜と、前記絶縁膜中に形成された 配線と、前記絶縁膜の表裏面において表面を露出して設けられ、且つ、その側面の 少なくとも一部が前記絶縁膜に埋設されている複数個の電極パッドと、前記配線と前 記電極パッドとを接続するビアとを有する。前記絶縁膜中に形成された配線同士を 接続する少なくとも 1つのビアは、前記配線と前記電極パッドを接続するビアを形成 する第 1の材料とは異なる第 2の材料を含む。配線基板の表裏両面の電極パッドが 絶縁膜内に埋め込まれた構造となっているので、表裏両面とも電極パッドの高さばら つきを抑えることができ、配線基板の両面に半導体デバイスを高密度且つ高精度に 搭載することができる。更に、電極パッドの側面が絶縁膜に埋設されているため、電 極パッドと絶縁膜との密着性が向上し、半導体デバイスとの接続信頼性に優れた半 導体搭載用配線基板を得ることができる。
[0027] 前記絶縁膜は、配線基板の表面に位置する第 1の絶縁層と、配線基板の裏面に位 置する第 2の絶縁層と、配線基板の内部に位置する 1又は複数個の第 3の絶縁層と を有することが好ましい。この場合、前記第 3の絶縁層には、第 3の絶縁層の両表面 に埋設された複数個の配線と、これらの配線を相互に接続するビアとが設けられる。 前記電極パッドは前記第 1の絶縁層における配線基板表面側の表面及び前記第 2 の絶縁層における配線基板裏面側の表面に、夫々表面を露出して設けられ、且つ 前記電極パッドの側面の少なくとも一部は前記第 1の絶縁層又は第 2の絶縁層に埋 設されている。前記第 3の絶縁層の両表面に埋没された複数個の配線同士を接続 する少なくとも 1つのビアは、前記第 1の絶縁層及び前記第 2の絶縁層に形成された ビアを形成する第 1の材料とは異なる第 2の材料を含む。
[0028] 半導体搭載用配線基板は、半導体搭載用配線基板の内部に位置する第 3の絶縁 層の表裏面に、埋設された配線とビアとを有した構造になっており、この第 3の絶縁 層の表面に第 1の絶縁層が、裏面に第 2の絶縁層が形成されている構造を有してい る。そのため、半導体デバイスの作動による熱負荷及びバイアスが繰り返し印加され ても各絶縁膜層間界面が剥離するという問題点を防ぐことができ、半導体搭載用配 線基板の信頼性をより一層向上させることができる。これは、従来の配線基板では、 内部に位置する絶縁膜の表裏上面に配線を有した構造となっているため、半導体デ バイス作動に伴う熱負荷により絶縁膜界面を引き剥がす応力が発生したとき、特に高 多層構造の場合には絶縁膜界面の剥離が進行してしまうという問題点を解決するも のである。
[0029] 上述したように、本発明に係る半導体搭載用配線基板は、構造上各絶縁膜層間界 面が剥離するようなことがな 、ので、物性値の異なる絶縁膜を組み合わせることもで き、用途に応じて最適化された半導体搭載用配線基板を形成することができる利点 がある。特に、第 1の絶縁層と第 3の絶縁層の間、又は第 2の絶縁層と前記第 3の絶 縁層の間に、配線及びビアを有する第 4の絶縁層を形成したとしても、構造上第 3の 絶縁層と第 4の絶縁層との層間界面で剥離することがないので、実用上の信頼性を ½保することができる。
[0030] また、前記第 3の絶縁層の両表面に埋没された複数個の配線同士を接続するビア のうち、前記第 1の絶縁層と前記第 2の絶縁層とから最も離れた配線同士を接続する ビアが、それ以外のビアを形成する第 1の材料とは異なる第 2の材料を含むことが好 ましい。
[0031] 例えば、前記第 2の材料は、導電性ペースト又は半田ペーストとすることができ、更 に、内部に 2種以上の粉末粒子を含む導電性ペースト又は半田ペーストとすることが できる。
[0032] また、前記第 2の材料は、導電性ペースト又は半田ペースト内部に、錫、ビスマス、 インジウム、銅、銀、亜鉛、金、ニッケル、アンチモン、銀をコーティングした銅、銀をコ 一ティングした亜鉛、銀をコーティングした有機フィラー、錫をコーティングした有機フ イラ一の少なくとも 1種類の粉末粒子を含むことが好ましい。半田ペーストが低融点の 金属で構成される場合、耐熱に不利な場合があるが、これらの粉末粒子を混合する ことでビアとしての接続信頼性を高めることが可能になる。
[0033] なお、前記第 2の材料は、導電性ペースト又は半田ペースト内部に錫 ビスマス二 元系合金、錫 インジウム二元系合金、錫—亜鉛二元系合金、錫 銀二元系合金、 錫一銅二元系合金、錫一金二元系合金、錫一アンチモン二元系合金、錫一二ッケ ルニ元系合金カゝらなる群カゝら選択された少なくとも 1種類の合金を母相とした粉末粒 子を少なくとも 1種類含むこともできる。配線基板を構成する榭脂の耐熱温度以下で あるプレス温度に応じて、最適な合金を選択することができる。
[0034] 前記第 2の材料により形成されるビアの内部がバルタ形状となっている部分を含み 、前記ノ レク内部に錫、ビスマス、インジウム、金、銅、銀、亜鉛、アンチモン、 -ッケ ルカもなる群力も選択された少なくとも 1種の元素を含むことが好ましい。
[0035] 更に、前記第 2の材料により形成されるビア内部に、前記粉末粒子同士が金属接 合層を形成して ヽることが好ま ヽ。
[0036] また、前記第 1の材料は、銅、ニッケル及び金力ゝらなる群カゝら選択された少なくとも 1 種の金属を含むことができる。
[0037] 前記第 1の絶縁層、前記第 2の絶縁層及び前記第 3の絶縁層のうち、少なくとも前 記第 1の絶縁層と前記第 2の絶縁層は異なる材料で形成されていてもよい。異なる絶 縁層を組み合わせる具体的な効果としては、第 1の絶縁層及び第 2の絶縁層の少な くとも一方が、前記第 3及び第 4の絶縁層よりも膜強度が高い材料により形成されてい る場合には、半導体デバイスを搭載した場合の熱膨張率差による配線基板表面から のクラック発生を防止することができる。また、第 1の絶縁層及び第 2の絶縁層の少な くとも一方が、第 3及び第 4の絶縁層よりも熱膨張率が低 、材料により形成されて!、る 場合、又は第 1の絶縁層及び第 2の絶縁層の少なくとも一方が、前記第 3及び第 4の 絶縁層よりも弾性率が低い材料により形成されている場合には、搭載した半導体デ バイス及び本発明の半導体搭載用配線基板を搭載したマザ一ボードへの応力を低 減することができ、モジュール機器全体の信頼性を向上させることができる。
[0038] 更には、第 1の絶縁層と第 2の絶縁層とで異なる材料を適用し、用途に応じて信頼 性上最適となる絶縁層を容易に組み合わせることができる。例えば、第 1の絶縁層は 半導体デバイスを搭載したときの熱膨張率差による配線基板表面力ゝらのクラック発生 を防ぐために、第 3及び第 4の絶縁層よりも膜強度が高い材料を適用し、第 2の絶縁 膜はマザ一ボードへの応力を低減させるために第 3及び第 4の絶縁層よりも弾性率 が低い材料を適用する。 [0039] なお、前記第 1の絶縁層と前記第 3の絶縁層との間、及び前記第 2の絶縁層と前記 第 3の絶縁層との間の少なくとも一方に、配線及びビアを有する第 4の絶縁層を少な くとち 1層有することちできる。
[0040] また、前記第 3の絶縁層の上下の絶縁層の少なくとも一方の絶縁層の外形が、前 記第 3の絶縁層の外形と異なって 、てもよ 、。
[0041] 前記第 3の絶縁層の上下の絶縁層のうちいずれか一方の絶縁層の外形と前記第 3 の絶縁層の外形が等しぐ前記第 3の絶縁層の上下の絶縁層のうち他の一方の絶縁 層の外形は前記第 3の絶縁層の外形よりも小さくてもよい。これにより、多層が必要な 場所と必要ではな!ヽ場所が存在する場合にお!ヽても基板体積の縮小が可能である。
[0042] 前記第 3の絶縁層の前記他の一方の絶縁層と接する面上に、更に前記他の一方 の絶縁層を少なくとも 1つ有することもできる。
[0043] 前記第 1、 2及び 4の絶縁層の少なくとも 1つの絶縁層が無機材料カゝらなる配線層を 含む絶縁層であり、前記第 3の絶縁層が有機材料力 なる絶縁層であることが好まし い。
[0044] 前記第 3の絶縁層は、エポキシ系榭脂を含むこともできる。
[0045] 前記第 3の絶縁層は、ポリイミド系榭脂を含むこともできる。
[0046] 前記第 3の絶縁層は、アクリル系榭脂を含むこともできる。
[0047] 前記第 3の絶縁層は、ガラスクロスを含むこともできる。
[0048] 前記第 3の絶縁層は、シリカフイラを含むこともできる。
[0049] 前記第 3の絶縁層は、ァラミド不織布を含むこともできる。
[0050] 前記第 3の絶縁層は、熱硬化性榭脂であってもよ!/、。
[0051] また、前記第 3の絶縁層は、熱可塑性榭脂であってもよい。
[0052] 前記第 3の絶縁層は、感光性榭脂であってもよい。導電性ペースト又は半田ペース トで充填されたビアを形成する第 3の絶縁層は、プレス時に接着層としての役割も果 たす。そのため、硬化後の信頼性を考えた場合、プレス温度に応じて、エポキシ系榭 脂、ポリイミド系榭脂、アクリル系榭脂、アクリル系榭脂、ガラスクロスを含む榭脂、シリ カフイラを含む榭脂、ァラミド不織布を含む樹脂から第 3の絶縁層の材料を選択可能 である。また、特性としても、熱硬化性榭脂及び熱可塑性榭脂の両方をプロセスに応 じて使い分けることができる。更に、レーザー又はドリルに頼らない方法によってビア ホールを形成する必要がある場合には、感光性の榭脂を使用することができる。
[0053] また、前記複数の電極パッドの少なくとも 1つは、露出した面を前記絶縁膜の表面 又は裏面と同じ位置に設けることができる。この構造においては、金バンプ等によつ て半導体デバイスを電気的に接続する場合に、より微細なピッチで高精度な接続を 実現した半導体パッケージ構造とすることができる。
[0054] また、前記複数の電極パッドの少なくとも 1つは、露出した面を前記絶縁膜の表面 又は裏面よりも窪んだ位置に設けることもできる。この構造においては、ワイヤーボン デイング又は半田を使用して半導体デバイスを搭載する場合に、より微細なピッチで 高精度な接続を実現した半導体パッケージ構造とすることができる。
[0055] また、前記複数の電極パッドの少なくとも 1つは、露出した面を前記絶縁膜の表面 又は裏面よりも突出した位置に設けることもできる。この構造においては、突出した面 に半田ボールを搭載し、更にマザ一ボードに搭載したときに、半田ボールの破断クラ ックを防止することができ、より一層信頼性に優れた半導体パッケージとすることがで きる。
[0056] 前記電極パッドの少なくとも 1つの表面の一部が前記絶縁膜により覆われていても よい。この構造を有する半導体搭載用配線基板は、パッド等の大半が榭脂中に埋め 込まれた構造となるため、パッド端を基点としたクラックが発生しにくぐ信頼性に優れ ている。また、開口後の絶縁層がソルダーレジストとして機能するため、支持体エッチ ング後にソルダーレジストを形成する方法に比べ、パッド及び配線を形成する金属と の密着性に優れるため安定なソルダーレジスト層が形成できる。さらに、パッド位置を 確認した上でパッド上に開口部を形成できるため、位置精度よくパッド上開口部を形 成することができる。
[0057] 前記絶縁膜の表面又は裏面の少なくとも一部に、支持体が設けられることもできる。
[0058] また、前記絶縁膜の表面又は裏面の少なくとも一方の上に、ソルダーレジスト層を 設けることちでさる。
[0059] 本発明に係る半導体装置は、上述の半導体搭載用配線基板に半導体素子が実装 されている。 [0060] 本発明に係る半導体搭載用配線基板の製造方法は、第 1の配線基板を形成する 工程と、第 2の配線基板を形成する工程と、前記第 1の配線基板及び前記第 2の配 線基板を形成した後、前記第 1の配線基板の最上面となる絶縁層と、前記第 2の配 線基板の最上面となる絶縁層を、面合わせで貼り付ける工程を有する。第 1の配線 基板を形成する工程は、電極パッドとなる導電層を形成する第 1工程と、前記導電層 上に絶縁層を形成する第 2工程と、前記絶縁層中にビアを形成する第 3工程と、前記 絶縁層上に配線層を形成する第 4工程と、前記配線層上に他の絶縁層を形成する 第 5工程と、更に必要に応じて前記第 3工程乃至前記第 5工程を 1又は複数回繰り返 す第 6工程とを含む。第 2の配線基板を形成する工程は、電極パッドとなる導電層を 形成する第 1工程と、前記導電層上に絶縁層を形成する第 2工程と、前記絶縁層中 にビアを形成する第 3工程と、前記絶縁層上に配線層を形成する第 4工程と、前記配 線層上に他の絶縁層を形成する第 5工程と、更に必要に応じて前記第 3工程乃至前 記第 5工程を 1又は複数回繰り返す第 6工程と、最上面となる絶縁層中にビアを形成 して導体を埋め込む第 7工程とを含む。本発明に係る半導体搭載用配線基板の製 造方法は、前記第 1及び前記第 2の配線基板の絶縁層中のビアに第 1の材料を埋め 込む工程と、前記第 2の配線基板の前記最上面となる絶縁層を形成する工程におい て、前記第 1の材料とは異なる第 2の材料を充填する工程を含む。
[0061] また、前記第 1の配線基板を形成する工程に、最上面となる絶縁層中にビアを形成 して導体を埋め込む第 7の工程を有することもできる。
[0062] 前記第 1の配線基板を形成する工程及び Z又は前記第 2の配線基板を形成する 工程において、支持基板上に電極パッドとなる導電層を形成する工程と、前記面合 わせで貼り付ける工程の後、前記支持基板の一部又は全部を除去する工程を有す ることちでさる。
[0063] 前記最上面となる絶縁層を形成する工程において、導電性ペースト又は半田ぺー ストをビア内部に充填する工程を含むことが好ま 、。
[0064] 前記最上面となる絶縁層を形成する工程において、印刷法により導電性ペースト又 は半田ペーストをビア内部に充填する工程を含んでいてもよい。
[0065] 前記最上面となる絶縁層を形成する工程において、絶縁層の一部となる榭脂シ一 トにレーザー又はドリルによりビアを形成する工程を含むことが好ましい。
[0066] 前記最上面となる絶縁層を形成する工程において、絶縁層中のビアを露光現象に より形成する工程を含むこともできる。
[0067] 本発明の配線基板及び半導体パッケージを構成するビアの形状は種々のものが 選択可能である。例えば、ビアの表面側サイズと裏面側サイズが同じもので円筒状の ものだるま状に中央が太くなつたもの、鼓状に中央が細くなつたもの、円錐状のもの 等である。円筒状のビアはドリル等で容易に形成できるという利点がある。だるま状の ビアは中央が太く電気抵抗が小さい割にビア上下のサイズが小さいため配線部の配 線密度を円筒状のビアよりも大きくできるという利点がある。鼓状に中央が細くなつた ビアは一般に接続が弱くなる配線等との接続部である上下部の面積が大きいため信 頼性が向上するというメリットがある。レーザーでビアを形成するレーザービア及び光 を用いたフォトビアでは、レーザー及び光が入射する側のビア径が大きくなる傾向が あるが、材料、レーザー光の照射条件、露光条件等を変えることによりこれらの形状 をある程度制御することができる。
[0068] 前記最上面となる絶縁層同士を面合わせで貼り付ける工程にぉ 、て、前記導電性 ペースト又は半田ペーストの内部に存在する金属粉末粒子同士が金属接合するェ 程を含むこともできる。
[0069] 導電性ペースト又は半田ペーストは、プレスにより、荷重及び温度を印加する際に 、プレス温度以下の溶融温度を有する金属粉末が一部含有されている場合には、そ の金属粉末が溶融して隣接する金属粉末に元素拡散することにより金属接合するこ とができる。ビア内部の金属粉末が全てプレス温度以下の融点を有する場合には、 ビア内部はバルタ形状となる。この際、導電性ペースト又は半田ペーストに使用され るバインダー及びフラックスの活性力により各々の粉末間の濡れ性が異なる。濡れ性 が悪い場合には、金属粒子間の界面で一部が元素拡散により金属接合している状 態になる。
[0070] また、貼り合わせる 2枚の支持板付き基板の配線層と接する導電性ペースト又は半 田ペーストが充填されたビアは、基板の配線層に形成された酸化膜を除去する役割 も兼ねる。導電性ペースト又は半田ペーストに使用されるノ インダー及びフラックスの 活性力により、電極との間に形成される Cu— Sn、 Sn— An、 Au— Zn、 Cu— Zn等の 金属間化合物層の厚さが変化する。バインダー及びフラックスの活性力が低い場合 でも、プレス時の圧力により、粉末同士及び粉末と電極とのぶつ力り合う力によって 酸ィ匕膜を壊すことが可能になる。このようにして、高信頼性を有するビア接続が可能 になる。
[0071] また、導電性ペースト又は半田ペーストは、プレスにより、荷重及び温度を印加する 際に、ペースト内部の金属粉末が全てプレス温度以上の溶融温度を有する場合には 、その金属粉末は溶融しない。しかし、その金属粉末の界面においては隣接する金 属粉末同士が元素拡散することにより金属接合することができる。ノインダー及びフ ラックスの活性力が低い場合でも、プレス時の圧力により、粉末同士及び粉末と電極 とのぶつかり合う力によって酸ィ匕膜を壊すことが可能になり、元素拡散を容易にする ことができる。このようにして、高信頼性を有するビア接続が可能になる。
[0072] 本発明に係る他の半導体搭載用配線基板の製造方法は、電極パッドとなる導電層 を形成する第 1工程と、前記導電層上に絶縁層を形成する第 2工程と、前記絶縁層 中にビアを形成する第 3工程と、前記絶縁層上に配線層を形成する第 4工程と、更に 必要に応じて前記第 2工程から前記第 4工程を 1又は複数回繰り返し、最上層となる 配線層を形成する第 5の工程と、により配線基板を 2個形成する工程と、他の絶縁層 にレーザー又はドリルによりビアを形成する第 6工程と、前記 2枚の配線基板の最上 層となる配線層と、前記他の絶縁層に形成されたビアと、を面合わせで挟むようにし て貼り付ける第 7工程を含む。
[0073] 前記配線基板を 2個形成する工程において、少なくとも 1個の基板において、支持 基板上に電極パッドとなる導電層を形成する工程と、前記貼り付ける工程の後、前記 支持基板の一部又は全部を除去する工程とを含むこともできる。この場合、前記支持 基板は、金属板とすることができる。電極パッドを金属板等の第 1及び第 2の支持基 板上に形成し、更に、第 1及び第 2の支持基板上の電極パッド上に夫々第 1及び第 2 絶縁膜を形成した後、前記第 1及び第 2絶縁膜同士を貼り合わせ、その後、前記第 1 及び第 2支持基板を除去することにより、絶縁膜を形成することができる。この場合は 、平坦性が優れた第 1及び第 2支持基板上に電極パッドを形成するので、電極パッド の露出面の位置精度が高ぐまた、高密度化が容易になる。
[0074] また、支持基板上に形成した配線基板 2枚を面付けで貼り合わせて形成するので、 従来カゝらの榭脂シートを複数枚一括に積層した一括積層基板よりも貼り合わせ時の 位置精度が良好であり、より高密度且つ信頼性に優れた半導体搭載用配線基板を 形成することができる。又は、従来力ものビルドアップ基板に比較して、高多層化が 短期間で形成できる利点もある。
[0075] また、支持基板上に形成した配線基板 2枚を面付けで貼り合わせる場合、あまりに も高温及び高圧力で積層すると、支持基板上に予め形成した配線基板に歪みを生 じ、信頼性が低下してしまうという問題点がある。本発明に係る半導体搭載用配線基 板においては、最上面に絶縁層を形成して平坦ィ匕し、更に絶縁層中にビアを形成し て導電性ペースト又は半田ペースト等の導体を埋め込み、この導体を埋め込んだビ ァ同士を重ね合わせて電気的な接続を得ている。平坦な面同士を貼り合わせるため 、低温且つ低圧力な条件でも支持基板上に形成した配線基板 2枚を面付けで貼り合 わせることができ、高精度且つ信頼性に優れた半導体搭載用配線基板を得ることが できる。
[0076] また、 1枚の支持板付きの基板を作製し、プレスにより従来の無機及び有機回路基 板へ接続することも可能である。このことにより、回路設計上の必要に応じた付カロ回 路を、市販の回路基板に形成することが可能になる。
[0077] 本発明によれば、支持板上にめっき法によるビア、絶縁榭脂及び電極から構成さ れる多層回路基板を使用して、この回路基板を、導電性ペースト又は半田ペーストを ビア部に充填することで導通部分の接続を取るため、一括積層による基板と比較して 、狭ピッチな回路配線が形成可能であり、高速高周波の電気特性が良ぐ薄い高多 層基板を形成することができる。また、同一層数の回路基板を形成する場合に、その 半分の層数の回路基板を同時に作製し、榭脂絶縁層及び導電性ペースト又は半田 ペーストで充填されたビアを介して、上下力も基板貼り合わせを行うことで、製造タクト の短縮と歩留まりの向上の効果を得ることができる。
図面の簡単な説明
[0078] [図 1]図 1は、本発明の第 1実施形態に係る半導体搭載用配線基板を示す断面図で ある。
[図 2A]図 2Aは、第 1実施形態に係る半導体搭載用配線基板の変形例を示す断面 図である。
[図 2B]図 2Bは、第 1実施形態に係る半導体搭載用配線基板の変形例を示す断面図 である。
[図 2C]図 2Cは、第 1実施形態に係る半導体搭載用配線基板の変形例を示す断面 図である。
[図 3A]図 3Aは、第 1実施形態に係る半導体搭載用配線基板の更に他の変形例を示 す断面図である。
[図 3B]図 3Bは、第 1実施形態に係る半導体搭載用配線基板の更に他の変形例を示 す断面図である。
[図 4A]図 4Aは、第 1実施形態に係る半導体搭載用配線基板の更に他の変形例を示 す断面図である。
[図 4B]図 4Bは、第 1実施形態に係る半導体搭載用配線基板の更に他の変形例を示 す断面図である。
[図 4C]図 4Cは、第 1実施形態に係る半導体搭載用配線基板の更に他の変形例を示 す断面図である。
[図 5A]図 5Aは、本発明の第 2実施形態に係る半導体パッケージを示す断面図であ る。
[図 5B]図 5Bは、本発明の第 2実施形態に係る半導体パッケージを示す断面図であ る。
[図 5C]図 5Cは、本発明の第 2実施形態に係る半導体パッケージを示す断面図であ る。
[図 6A]図 6Aは、本発明の第 3実施形態に係る半導体搭載用配線基板を示す断面 図である。
[図 6B]図 6Bは、本発明の第 3実施形態に係る半導体搭載用配線基板を示す断面図 である。
[図 7]図 7は、本発明の第 4実施形態に係る半導体搭載用配線基板を示す断面図で ある。
[図 8]図 8は、本発明の第 5実施形態に係る半導体搭載用配線基板を示す断面図で ある。
[図 9]図 9は、本発明の第 6実施形態に係る半導体搭載用配線基板を示す断面図で ある。
[図 10A]図 10Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 10B]図 10Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 10C]図 10Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 10D]図 10Dは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 10E]図 10Eは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 11A]図 11Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 11B]図 11Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 11C]図 11Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 11D]図 11Dは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 12A]図 12Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の変形例 を示す断面図である。
圆 12B]図 12Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の変形例 を示す断面図である。
圆 12C]図 12Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の変形例 を示す断面図である。
圆 13A]図 13Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の他の変 形例を示す断面図である。
圆 13B]図 13Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の他の変 形例を示す断面図である。
[図 14A]図 14Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 14B]図 14Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 14C]図 14Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 14D]図 14Dは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 15A]図 15Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 15B]図 15Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 15C]図 15Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 16A]図 16Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 16B]図 16Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 16C]図 16Cは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 16D]図 16Dは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 16E]図 16Eは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 16F]図 16Fは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 16G]図 16Gは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 16H]図 16Hは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 161]図 161は、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方法 を示す断面図である。
[図 17A]図 17Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 17B]図 17Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 18A]図 18Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 18B]図 18Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 19A]図 19Aは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 19B]図 19Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 20A]図 20Aは、本発明の第 7実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 20B]図 20Bは、本発明の第 7実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 21A]図 21Aは、本発明の第 8実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 21B]図 21Bは、本発明の第 8実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 22A]図 22Aは、本発明の第 9実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 22B]図 22Bは、本発明の第 9実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 23A]図 23Aは、本発明の第 10実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
圆 23B]図 23Bは、本発明の第 10実施形態に係る半導体搭載用配線基板の製造方 法を示す断面図である。
[図 24A]図 24Aは、本発明に係る半導体搭載用配線基板の製造方法により得られる 導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。
[図 24B]図 24Bは、本発明に係る半導体搭載用配線基板の製造方法により得られる 導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 圆 24C]図 24Cは、本発明に係る半導体搭載用配線基板の製造方法により得られる 導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。 圆 24D]図 24Dは、本発明に係る半導体搭載用配線基板の製造方法により得られる 導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す概略図である。
[図 25A]図 25Aは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概 略図である。
[図 25B]図 25Bは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概 略図である。
圆 25C]図 25Cは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示す概 略図である。
[図 26]図 26は、従来のビルドアップ基板を示す断面図である。
圆 27A]図 27Aは、従来の一括積層基板の製造方法を示す断面図である。
圆 27B]図 27Bは、従来の一括積層基板の製造方法を示す断面図である。
圆 27C]図 27Cは、従来の一括積層基板の製造方法を示す断面図である。
発明を実施するための最良の形態 [0079] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先 ず、本発明の第 1実施形態について図 1を参照して説明する。図 1は、本実施形態に 係る半導体搭載用配線基板を示す断面図である。本実施形態に係る半導体搭載用 配線基板 5においては、絶縁膜 1の内部に上下の配線 2及び上下の配線 2を電気的 に接続するためのビア 3aが設けられ、半導体搭載用配線基板 5の表裏両面、即ち絶 縁膜 1の表裏両面には電極パッド 4が設けられている。この電極パッド 4は、その側面 の少なくとも一部が絶縁膜 1に埋設されており、配線 2と電極パッド 4とはビア 3によつ て接続されている。半導体搭載用配線基板 5は、基板 5と表記される場合がある。
[0080] 絶縁膜 1は、複数の絶縁層（図 11Aの絶縁層 67a、 67b参照）を積層して構成され ている。配線 2は各絶縁層上にめっき法により導電膜をパターン形成することにより設 けられている。この配線 2を形成する際、めっき工程の前に、絶縁層に下層配線 2〖こ 到達するビアホールを形成しておき、めっき配線用導電材料をこのビアホールに埋 め込むことによりビア 3が形成されている。また、上下の配線 2を接続するビアホール に、ビア 3とは異なる材料、例えば導電性ペースト又は無鉛半田ペーストを埋め込む ことによりビア 3aが形成されている。これにより、配線 2と電極パッド 4とを接続するビア 3は配線用のめっき材料により形成され、上下の配線 2を電気的に接続するビア 3aは ビア 3とは異なる材料、例えば導電性ペースト又は半田ペーストにより形成されている
[0081] 絶縁膜 1を構成する各絶縁層の材料は全て同一である。絶縁膜 1の材料として、半 田耐熱性、耐薬品性等に優れて ヽるものであれば特に制限はな ヽがガラス転移温 度が高ぐ膜強度及び破断伸び率等の機械的特性に優れたエポキシ榭脂、ポリイミ ド、液晶ポリマー等の耐熱性榭脂を適用することが好適である。また、コスト、作業温 度及び信頼性を重視すれば、エポキシ榭脂、アクリル榭脂、ポリイミド等を適用するこ とも可能である。また、絶縁膜 1を 0. 3mm以下に薄くする場合には、半導体デバイス 搭載時におけるハンドリング性を向上させるために、絶縁膜 1用の材料として、ガラス クロス又はァラミド不織布等を含浸した曲げ弾性率の高い材料を適用することが望ま しい。
[0082] 本発明の半導体搭載用配線基板 5においては、基板 5の表裏両面の電極パッド 4 が絶縁膜 1内に埋め込まれた構造となっているので、基板 5の表裏両面とも電極パッ ド 4の高さばらつきを抑えることができ、半導体搭載用配線基板 5の両面に半導体デ バイスを高密度且つ高精度に搭載することができる。更に、電極パッド 4の側面が絶 縁膜 1に埋設されているため、電極パッド 4と絶縁膜 1との密着性が向上し、半導体デ バイスとの接続信頼性にも優れた半導体搭載用配線基板 5を得ることができる。
[0083] また、ビア 3がめつき法によって形成されるため、金属ボールの配列作業等が不要 で、微細なパターンを形成可能である。そのため、特開平 10— 084186号公報、特 開 2003— 60348号公報及び特開 2004— 228165号公報に開示された基板と比 較して狭ピッチでビアを配置することができ、高配線収容率を有する回路基板を形成 することができる。また、特開 2004— 228165号公報に開示されている技術と異なり 、ビアホールに導電性ペースト又は半田ペーストを埋め込む際に導電層に空気抜け の穴を形成する必要がないため、プロセス数が減少する。また、空気抜けの穴が存 在しな 、ため、穴からクラックが発生する等の不良が起こらな!/、。
[0084] 図 2A乃至 2Cは、本実施形態に係る半導体搭載用配線基板の変形例を示す断面 図である。即ち、絶縁膜 1の表裏両面に形成された電極パッド 4は、図 2Aに示すよう に、露出した面が絶縁膜 1の表面又は裏面と同じ位置にある電極パッド 4a、図 2Bに 示すように、露出した面が絶縁膜 1の表面又は裏面よりも窪んだ位置にある電極パッ ド 4b、又は、図 2Cに示すように、露出した面が絶縁膜 1の表面又は裏面よりも突出し た位置にある電極パッド 4cのいずれかにすることができる。
[0085] ここで、図 2Aに示すように、露出した面が絶縁膜 1の表面又は裏面と同じ位置にあ る電極パッド 4aでは、ここに金バンプを使用して半導体デバイスを搭載する場合、電 極パッド 4aの高さばらつきが全く存在しないために、最も高精度且つ微細ピッチな半 導体デバイスの接続を実現することができる。また、図 2Bに示すように、露出した面 が絶縁膜 1の表面又は裏面よりも窪んだ位置にある電極パッド 4bでは、ここに金ワイ ヤーボンディング又は半田を使用して半導体デバイスを搭載する場合、電極パッド 4 bから凸の位置にある絶縁膜 1が金又は半田の過剰な変形を防止するので、最も高 精度且つ微細ピッチな半導体デバイスの接続を実現することができる。更に、図 2C に示すように、露出した面が絶縁膜 1の表面又は裏面よりも突出した位置にある電極 ノッド 4cでは、ここに半田ボールを搭載し、更にマザ一ボードに搭載したときに、半 田ボールの根元からのクラック発生を防ぐことができ、より一層信頼性に優れた半導 体パッケージを得ることができる。
[0086] 図 3A乃至 3Bは、本実施形態の更に他の変形例に係る半導体搭載用配線基板を 示す断面図である。絶縁膜 1の表裏両面に形成された電極パッド 4aは、図 3Aに示 すように表面の一部が絶縁膜 1により覆われている。一方、図 3Bでは裏面（図の下側 )に形成された電極パッド 4aの露出した表面の一部が絶縁膜 1により覆われており、 表面（図の上側）に形成された電極パッド 4aは絶縁膜 1の表面と同じ位置にある。図 3A及び 3Bにおいては、絶縁膜 1の表面又は裏面に形成された、表面の一部が絶縁 膜 1により覆われている電極パッド 4aは、絶縁膜 1の表面又は裏面よりも窪んだ位置 にあるが、これに限定されるものではない。
[0087] 図 4A乃至 4Cは、本実施形態に係る半導体搭載用配線基板の更に他の変形例を 示す断面図である。図 4Aに示す配線基板は、本発明の第 1実施形態に係る半導体 搭載用配線基板 5の絶縁膜 1の表面又は裏面の少なくとも一部に支持体 6を設けた ものである。支持体 6を設けることにより、半導体デバイスを搭載するときの熱履歴に よる半導体搭載用配線基板 5のそり及びうねり等を抑えることができ、より高精度に半 導体デバイスを搭載することができる。また、図 4Bに示すように、絶縁膜 1の表面又 は裏面の少なくとも一方の面上に、ソルダーレジスト 7を形成することもできる。特に、 本実施形態に係る半導体搭載用配線基板 5は、電極パッド 4の高さのばらつきが極 めて小さいため、高精度にソルダーレジスト 7を形成することができる。更に、図 4Cに 示すように、ソルダーレジスト 7の面上の少なくとも一部に支持体 8を設けることもでき る。
[0088] 次に、本発明の第 2実施形態に係る半導体パッケージについて説明する。図 5A乃 至 5Cは、本実施形態に係る半導体パッケージを示す断面図である。本実施形態に 係る半導体パッケージ 14は、図 5Aに示すように、 2つの半導体デバイス 11を前述の 半導体搭載用配線基板 5に搭載したものである。半導体搭載用配線基板 5に設けら れたバンプ 9は、電極パッド 4と一の半導体デバイス 11とを接続している。更に、他の 半導体デバイス 11の一面の端子と電極パッド 4とが重ねられて接続され、他の半導 体デバイス 11の他面の端子と電極パッド 4とがボンディングワイヤー 10を介して電気 的に接続されている。更に、この半導体パッケージ 14においては、導電性接着剤 12 等を介して電極パッド 4と外部端子ピン 13とが接続されて ヽる。ボンディングワイヤー 10は、ワイヤー 10と表記される場合がある。
[0089] 半導体デバイス 11を搭載する箇所に設けられた電極パッド 4は、図 2Aの電極パッ ド 4の露出した面が絶縁膜 1の表面又は裏面と同じ位置となった電極パッド 4aか、又 は図 2Bの露出した面が絶縁膜 1の表面又は裏面よりも窪んだ位置となった電極パッ ド 4bとなっており、高精度且つ高密度な半導体パッケージ 14を実現することができる 。なお、本実施例では、バンプ 9を使用したフリップチップ接続及びワイヤー 10を使 用したワイヤーボンディング接続による半導体デバイス 11の搭載例を示したが、この ほかテープオートメイテッドボンディング、又はリボンボンディング法等を使用して半 導体デバイス 11を搭載することもできる。
[0090] また、必要に応じて、図 5Bに示すように、ワイヤー 10、ワイヤー 10によって接続さ れた電極パッド 4及び半導体デバイス 11を覆うようにモールディング 15を形成するこ とちでさる。
[0091] 更に、図 5Cに示す半導体パッケージ 20は、マザ一ボード 19上に搭載されている。
半導体パッケージ 20は、パッケージ 20と表記される場合がある。マザ一ボード 19は 、その表面に、電極パッド 17とソルダーレジスト 18とを有するものである。半導体パッ ケージ 20の下面 (裏面）に、図 2Cに示すように、露出した面が絶縁膜 1の裏面よりも 突出した位置となった電極パッド 4cが設けられている。この電極パッド 4cに半田ボー ル 16を介してマザ一ボードの電極パッド 17を接続することにより、パッケージ 20がマ ザ一ボード 19上に搭載されている。また、半導体パッケージ 20の上面 (表面）には、 図 2Bに示すように、露出した面が絶縁膜 1の表面よりも窪んだ位置となった電極パッ ド 4bが設けられて!/、る。この電極パッド 4bにバンプ 9を介して半導体デバイス 11が搭 載されている。また、ノ ッケージ 20の下面 (裏面）には、更に、図 2Aに示すように、露 出した面が絶縁膜 1の裏面と同じ位置となった電極パッド 4aが設けられている。この 電極パッド 4aにバンプ 9を介して半導体デバイス 11が搭載されている。なお、半導体 デバイス 11がバンプ 9を介して接続される電極パッド 4は電極パッド 4a又は 4bとする ことが好ましい。半田ボール 16を搭載する箇所に設けられた電極パッド 4は電極パッ ド 4a又は 4cとすること力好ましい。これによつて、半導体デバイス 11を高精度且つ高 密度に搭載でき、更に半田ボール 16の根元からのクラック発生を防ぐことができ、より 一層信頼性に優れた半導体パッケージ 14を得ることができる。
[0092] 次に、本発明の第 3実施形態に係る半導体搭載用配線基板について説明する。図 6A乃至 6Bは、本実施形態に係る半導体搭載用配線基板を示す断面図である。図 6 Aに示すように、本実施形態に係る半導体搭載用配線基板 29は、絶縁膜 24が設け られている。絶縁膜 24は、その表面に位置する第 1の絶縁層 21と、その裏面に位置 する第 2の絶縁層 22と、その中間に位置する第 3の絶縁層 23とを少なくとも有する。 半導体搭載用配線基板 29は、第 3の絶縁層 23にはその表裏面に埋設された配線 2 5と、更に配線 25を電気的に接続するためのビア 31aを有する。半導体搭載用配線 基板 29は、更に絶縁膜 24の表裏面に、表面を露出して設けられ、且つ側面の少な くとも一部は絶縁膜 24に埋設された電極パッド 27を有する。電極パッド 27と配線 25 とはビア 28で電気的に接続されている。ビア 31aは、ビア 28とは異なる材料、例えば 導電性ペースト又は半田ペーストを充填されている。電極パッド 27は、前述したよう に、図 2Aに示すように、絶縁膜 24に埋没された電極パッドの露出した面が、絶縁膜 24の表面又は裏面と同じ位置にあるもの、図 2Bに示すように、絶縁膜 24の表面又 は裏面よりも窪んだ位置にあるもの、又は図 2Cに示すように、絶縁膜 24の表面又は 裏面よりも突出した位置にあるもののいずれかとすることができる。
[0093] 従来の配線基板では、内部に位置する絶縁層の表裏上面に配線を設けた構造と なっている。そのため、内部に位置する絶縁層とは異なる材料カゝらなる絶縁層を積層 して配線基板を形成した場合、半導体デバイス作動に伴う熱負荷により熱膨張率な どの違いから絶縁層界面を引き剥がす応力が発生し、構造上密着性が弱い配線端 部を起点に絶縁層界面の剥離が進行してしまう虞がある。これに対して、本発明の半 導体搭載用配線基板 29は、その内部に位置する第 3の絶縁層 23の表裏面に埋設さ れた配線 25を有する構造となっている。そのため、第 3の絶縁層 23とは異なる材料 で第 1の絶縁層 21及び第 2の絶縁層 22を形成して絶縁膜 24を構成しても、半導体 デバイスの作動による熱負荷又はバイアスが繰り返し印加されて発生する引き剥がし 応力に対し、その応力を第 3の絶縁層 23の全面で受けるため、配線端部を起点とし た絶縁層界面剥離を完全に防ぐことができる。
[0094] よって、本実施形態に係る半導体搭載用配線基板 29は、その表面に位置する第 1 の絶縁層 21と、その裏面に位置する第 2の絶縁層 22と、その内部に位置する第 3の 絶縁層 23とで、目的に応じた任意の物性力もなる材料を選択することができる。これ により、特開 2004— 228165号公報のように基板の材料が熱可塑ポリイミド 1種類に 限定されているために、実装される部品によっては信頼性が劣化する虞があり、材料 費が高ぐ貼り合わせの際に高い温度が必要になるため、加熱のための電力コストが 高 、と 、う問題点を解決できる。
[0095] また、本実施形態に係る半導体搭載用配線基板 29は、図 6Bに示すように、多層 配線ィ匕構造にすることもできる。絶縁膜 24の表面に位置する第 1の絶縁層 21及びそ の裏面に位置する第 2の絶縁層 22の内部に夫々配線 30とビア 31とが設けられて ヽ る。絶縁膜 24の内部に位置する第 3の絶縁層 23の内部には、配線 30とビアホール とが設けられている。第 3の絶縁層 23においては、配線間のビアの少なくとも 1層以 上のビアをビア 31とは異なる材料、例えば導電性ペースト又は半田ペーストで充填さ れたビア 3 laとしている。
[0096] 更に、本実施形態に係る半導体搭載用配線基板 29を使用しても、前述した半導体 搭載用配線基板 5と同様に半導体パッケージ 14及び 20を形成することができる。半 導体搭載用配線基板 29の両面に半導体デバイスを搭載する場合には、例えば第 3 の絶縁層 23にはハンドリング性向上のため弾性率の高い剛性のある材料を選択し、 更に第 1の絶縁層 21及び第 2の絶縁層 22には同じ材料であって第 3の絶縁層 23よ りも膜強度が高いか又は熱膨張率の低いものを適用することにより、半導体デバイス を搭載した場合の熱膨張率差による半導体搭載用配線基板 29の表面力ゝらのクラック 発生を防ぐ効果を得ることができる。また、半導体搭載用配線基板 29の第 1の絶縁 層 21側には半導体デバイスを、第 2の絶縁層 22側には半導体デバイスのみならず、 半田ボールも搭載して半導体搭載用配線基板 29をマザ一ボードに搭載する場合に は、全ての絶縁層に異なる材料を適用し、信頼性上最適となる半導体搭載用配線基 板 29を形成することができる。例えば、第 3の絶縁層 23にはハンドリング性向上のた め弾性率の高い剛性のある材料を選択し、第 1の絶縁層 21には第 3の絶縁層 23より も膜強度が高いか又は熱膨張率の低いものを適用し、第 2の絶縁層 22には第 3の絶 縁層 23よりも弾性率の低いものを適用する。
[0097] 次に、本発明の第 4実施形態について説明する。図 7は、本実施形態に係る半導 体搭載用配線基板を示す断面図である。本実施形態に係る半導体搭載用配線基板 52は、絶縁膜 47が設けられている。絶縁膜 47は、その表面に位置する第 1の絶縁 層 41と、その裏面に位置する第 2の絶縁層 42と、その内部に位置する第 3の絶縁層 43と、第 1の絶縁層 41と第 3の絶縁層 43との間及び第 2の絶縁層 42と第 3の絶縁層 43との間の少なくとも一方に設けられた第 4の絶縁層 46とを有する。第 4の絶縁層 4 6には配線 44とビア 45とが形成されている。第 3の絶縁層 43にはその表裏面に埋設 された配線 48と、更に配線 48を電気的に接続するためのビアとして、ビア 45とは異 なる材料、例えば導電性ペースト又は半田ペーストで充填されたビア 45aが形成され ている。更に絶縁膜 47の表裏面には、表面が露出され、且つ側面の少なくとも一部 が絶縁膜 47に埋設された電極パッド 50が形成されて 、る。電極パッド 50と配線 44 はビア 51により電気的に接続されている。
[0098] 本発明の半導体搭載用配線基板 52は、その内部に位置する第 3の絶縁層 43の表 裏面に埋設された配線 48を有し、更に配線 44も第 4の絶縁層 46に埋設された構造 となっている。そのため、全ての絶縁層で異なる材料を適用して絶縁膜 47を形成して も、半導体デバイスの作動による熱負荷及びバイアスが繰り返し印加されて発生する 引き剥がし応力に対し、その応力を第 3の絶縁層 43及び第 4の絶縁層 46の全面で 受けるため、配線端部を起点とした絶縁層界面剥離を完全に防ぐことができる。
[0099] 本実施形態に係る半導体搭載用配線基板 52につ 、ても、前述した半導体搭載用 配線基板 5及び半導体搭載用配線基板 29と同様に、これを使用して半導体パッケ ージ 14及び半導体パッケージ 20を形成することができる。ここで、半導体搭載用配 線基板 52の両面に半導体デバイスを搭載する場合には、第 3の絶縁層 43にはハン ドリング性向上のため弾性率が高!、剛性のある材料を選択し、第 4の絶縁層 46には 応力緩和のため弾性率が低い材料を例えば適用し、更に第 1の絶縁層 41と第 2の絶 縁層 42とには、第 3の絶縁層 43及び第 4の絶縁層 46よりも膜強度が高いか又は熱 膨張率の低いものを適用することが好ましい。そうすることにより、半導体デバイスを 搭載した場合の熱膨張率差による半導体搭載用配線基板 52の表面力ゝらのクラック 発生を防ぎ、且つ応力緩和機能も有した半導体搭載用配線基板 52を形成すること ができる。このため、特開 2003— 60348号公報に開示された技術によって得られる 基板と比較して、半導体パッケージとして信頼性に優れた回路基板を形成することが 可能である。
[0100] 更には、半導体搭載用配線基板 52の第 1の絶縁層 41側には半導体デバイスを、 第 2の絶縁層 42側には半導体デバイスのみならず、半田ボールも搭載して半導体搭 載用配線基板 52をマザ一ボードに搭載する場合には、全ての絶縁層に異なる材料 を適用し、信頼性上最適となる半導体搭載用配線基板 52を形成することができる。 例えば、第 3の絶縁層 23にはハンドリング性向上のため弾性率の高い剛性のある材 料を選択し、第 4の絶縁層 42には熱膨張率の低いものを適用し、更に第 1の絶縁層 41には第 3の絶縁層 43及び第 4の絶縁層 46よりも膜強度が高いものを適用し、第 2 の絶縁層 42には第 3の絶縁層 43及び第 4の絶縁層 46よりも弾性率の低いものを適 用する。
[0101] 次に本発明の第 5実施形態について説明する。図 8は、本実施形態に係る半導体 搭載用配線基板を示す断面図である。本実施形態に係る半導体搭載用配線基板 1 OOaは、絶縁膜 99が設けられている。絶縁膜 99は、その表面に位置する第 1の絶縁 層 96と、その裏面に位置する第 2の絶縁層 97と、その内部に位置する第 3の絶縁層 98とを有する。半導体搭載用配線基板 100aは、第 1の絶縁層 96に形成されたビア 94の表面側（図の上側）のサイズが裏面側（図の下側）のサイズよりも小さぐ第 2の 絶縁層 97に形成されたビア 94の裏面側（図の下側）のサイズが表面側（図の上側） のサイズよりも小さ ヽと 、う構造を有して 、る。このようなビア形状は例えばレーザー 加工によるビア形成、感光性榭脂を使用したフォトビア等によって実現できるもので ある。通常、ビア形成において、レーザー加工又は露光工程のレーザー光又は露光 光の入射側と反対側とではビアサイズが異なる。これにより、第 1の絶縁層 96に形成 されたビア 94の表面側（図の上側）のサイズが裏面側（図の下側）のサイズよりも小さ ぐ第 2の絶縁層 97に形成されたビアの裏面側（図の下側）のサイズが表面側（図の 上側）のサイズよりも小さ 、ビアを有する半導体搭載用配線基板 100aが得られ、半 導体素子との接続密度を高くした基板を形成することができる。
[0102] なお、ここでいうビアのサイズはビア形状が円錐台状であればその上部又は下部に おける直径を表す。ビア形状は必ずしも円形であることは要せず、この場合において も周囲長等適当な量をサイズとして定義することができる。
[0103] 次に本発明の第 6実施形態について説明する。図 9は、本実施形態に係る半導体 搭載用配線基板 100bを示す断面図である。本実施形態においては、前述の第 5実 施形態に係る半導体搭載用配線基板 1 OOaにおいて、第 1の絶縁層 96及び第 2の 絶縁層 97に形成されたビアがフィルドビア 94ではなくコンフォーマルビア 95である 点が異なり、それ以外は同様の構造を有している。フィルドビア 94の場合、ビア上に も配線を描くことができ、フィルドビア 94がスタックされるような配線及びパッドの設計 ができるため配線密度を高くできるという利点がある。一方、コンフォーマルビア 95の 場合は、ビアに応力を緩和する効果があるため、温度サイクル等の信頼性特性が改 善されるという利点がある。
[0104] また、ビアの表面側のサイズと裏面側のサイズとの大小関係は図 8及び図 9に示す ものと逆の関係であってもよい。
[0105] 上述のように、ビアのサイズが表面側サイズと裏面側で異なることにより、ビアの両 面における配線密度に差を設けることができる。このとき、高密度の配線密度が要求 される側のサイズを小さくすることが望まし 、。レーザーでビアを形成するレーザービ ァ及び光を使用したフォトビアでは通常レーザー及び光が入射する側のビア径が大 きくなる傾向がある。そのため、第 1の絶縁層 96に形成する際のレーザー光又は光 の入射方向を第 2の絶縁層 97に形成する際のレーザー光又は光の入射方向と反対 とすることで表面側サイズと裏面側サイズの大小関係とが逆の関係になるように制御 することができる。
[0106] 更に、高性能の半導体素子は配線基板との接続部であるパッドの間隔が非常に狭 ぐ今後更に狭くなつていくことが予想されるため、半導体素子が搭載される表面側 及び裏面側のビアサイズが小さ!/ヽことが望ま ヽ。本発明に係る半導体搭載用配線 基板は、両面に半導体素子を搭載することが可能であるため、この場合は第 1の絶 縁層 96に形成されたビアの表面側サイズが裏面側サイズよりも小さぐ第 2の絶縁層 97に形成されたビアの裏面側サイズが表面側サイズよりも小さ 、ことが特に望ま ヽ
[0107] 次に、本発明の半導体搭載用配線基板の製造方法について説明する。図 10A乃 至 10E及び図 11A乃至 11Dは、本発明の第 1実施形態に係る半導体搭載用配線 基板の製造方法をその工程順に示す断面図である。図 10Aに示すように、先ず支持 基板 61の上に電極パッド 62となる導電層を、例えば、めっき法等によって形成する。 ここで、図 10Bに示すように、予め支持基板 61にエッチングにより凹部 63を形成して から導電層を埋め込み形成することにより支持基板 61の内部に一部埋め込まれた電 極パッド 64を形成することもできる。又は、図 10Cに示すように、支持基板 61上に先 ずバリア層 65を設け、次にノリア層 65の上に導電層を形成することにより、バリア層 6 5及び導電層の 2層構造の電極パッド 66を形成することもできる。
[0108] 次に、図 10Dに示すように、上述の如く形成された電極パッド 62、 64又は 66を有 する支持基板 61の上に絶縁層 67aを形成し、更に絶縁層 67aにビアホール 68aを形 成する。その後、図 10Eに示すように、絶縁層 67aの上にめっき法により配線 69aを 形成する。これにより、ビアホール 68aの内部が配線用導電材料で埋め込まれ、電極 ノッドと配線とを接続するビア 68bが形成される。
[0109] 次に、図 11Aに示すように、配線 69aの上に絶縁層 67bを形成し、上述のビアホー ル 68aの形成方法と同様に絶縁層 67bにビアホールを形成する。絶縁層 67bの上に 、導電性ペースト又は半田ペーストからなる導電材料によって配線 69bを形成するこ とによってビア 68cの内部が導電性ペースト又は半田ペーストからなる導電材料で充 填される。次に、図 11Bに示すように、最上層の配線 69bを研磨して除去することに より、配線 69aの上に絶縁層 67bとビア 68cとが設けられた支持基板付き配線基板 7 3が形成される。なお、ビア 68cは、絶縁層 67bに設けられたビアホールに導電性べ 一スト又は半田ペーストからなる導電材料を充填して形成することもできる。
[0110] 次に、図 11Cに示すように、この支持基板付き配線基板 73同士を、絶縁層 67b同 士が接触するように重ね、更に絶縁層 67bの表面に露出したビア 68cが相互に接触 するように面合わせして貼り付ける。その後、両支持基板 61を全てエッチング等によ り除去すると、図 12Aに示すように、電極パッド 62が表裏両面で露出し、内部に多層 配線構造を有する半導体搭載用配線基板 75、即ち本発明の第 1実施形態に係る半 導体搭載用配線基板が形成される。
[0111] 又は、図 11Dに示すように、図 10Eの状態、即ち絶縁層 67bとビア 68bが形成され る前の基板と支持基板付き配線基板 73とを貼り合わせ、その後、両支持基板 61を全 てエッチング等により除去することでも本発明の第 1実施形態に係る半導体搭載用配 線基板を形成することができる。
[0112] 本発明によれば、ビア 68bをめつき法により形成することで、ビア同士の狭ピッチ化 を維持することができる。そのうえ、相互に接触するビア 68c、即ち貼り合わせるビア を、接着性の高い材料、例えば導電性ペースト又は半田ペーストで充填することによ り、ビア同士の接着性を高めることが可能になる。したがって、本発明によれば、高密 度且つ信頼性の高 ヽ配線基板を提供することができる。特に金属粉末粒子を有する 導電性ペースト又は半田ペーストを用いた場合には、粉末粒子間の金属接合を形成 することができるため、更にビア同士を強度に接着することが可能になる。
[0113] また、図 12Bに示すように、支持基板 61の一部を残して、これを支持体 76とすれば 、支持体 76が設けられた半導体搭載用配線基板 75を得ることができる。更に、必要 であれば、図 12Cに示すように、半導体搭載用配線基板 75の両面の任意の箇所に 、ソルダーレジスト 77を形成することもできる。
[0114] また、図 11Aに示すように、配線 69aの上に絶縁層 67bを形成し、上述のビアホー ル 68aの形成方法と同様に絶縁層 67bにビアホールを形成し、その後、絶縁層 67b の上に配線 69bを形成することによってビア 68cを形成し、これによつて多層化するこ とができる。この工程を繰り返すことにより、必要な層数まで多層化することができる。
[0115] 支持基板 61の材質には特に制限はないが、最終的に除去することを考慮すれば、 加工性の良好なものが望ましい。支持基板 61の具体的な例として、銅、銅合金、ステ ンレス、アルミニウム等の金属、又はガラス、シリコン等の材料が好適である。
[0116] 例えば、支持基板を薄膜金属層と薄膜金属層よりも厚い支持金属層とによって構 成される金属製支持基板であるとすると、支持基板を除去する際、薄膜金属層のみ を基板側に残すようにして厚い支持金属層のみを剥がすことができる。これにより、そ の後エッチング等で除去する必要のある金属層を非常に薄くすることができる。
[0117] また、絶縁層にレーザー等で開口を形成する際に、上述の薄膜金属層を残したま まレーザーにより開口を形成し、その後、デスミア処理等を行うこともできる。この方法 においては、デスミア処理時にビア開口部以外が薄膜金属層に覆われているためデ スミア液等による榭脂ダメージが無ぐまたデスミア液への汚染の問題も軽減すること ができる。
[0118] また、ビア 68c内に設けられる導電性ペースト又は半田ペーストからなる導体材料と しては、支持基板付き配線基板 73同士を貼り合わせるときの加熱と圧力によって確 実に融着して接続されるものが望ましい。具体的には、榭脂に金属粒子が分散され た導電性ペースト又は半田等が好適である。また、絶縁層 67a及び 67bは、製造プロ セス上、耐熱性及び耐薬品性等が必要になる。その点で問題がなければ、絶縁層 6 7a及び 67bに任意の材料を選択することができる。
[0119] 上述した本発明の第 1実施形態に係る半導体搭載用配線基板の製造方法におい ては、図 11Cに示すように、寸法安定性が優れた支持基板 61の上に絶縁層及び配 線を形成した支持基板付き配線基板 73同士を面合わせで貼り付ける。したがって、 図 12Aに示すように、電極パッド 62の位置精度が良好であり、高密度且つ高精度な 半導体搭載用配線基板 75を得ることができる。
[0120] 更に、面合わせで貼り付けるときの両表面は、配線 69aの上に絶縁層 67bを形成し て平坦ィ匕しているため、絶縁層 67bを加熱及び加圧により変形させて貼り付ける必要 がなぐビアの配置によらず、均一荷重によるプレスが可能であり、極めて低温且つ 低加圧力で貼り合わせることができる。このため、貼り合わせ時に支持基板付き配線 基板 73全体に歪みが生じな ヽ。このため配線及び絶縁層のダメージが少なく信頼性 が優れた半導体搭載用配線基板 75を得ることができる。更に、貼り合わせる際の接 着層にァラミド、ガラスクロス等を含有した剛性の高い榭脂を使用することで、プレス 後に銅板等の支持板除去後平坦性に優れた回路基板を形成することもできる。これ は、特開 2003— 188536号公報に開示されている技術において必要であった平坦 化目的の絶縁層を形成する工程を削減することができ、またこの絶縁層が存在しな いため、不良原因となりうる異材の界面を減少させることができる。 [0121] また、図 10Bに示すように、予め支持基板 61にエッチングにより凹部 63を形成して カゝら導電層を凹部 63に埋め込んで電極パッド 64を形成した場合には、支持基板 61 の全部、又は一部を除去することにより、図 13Aに示すように、電極パッド 64の露出 した面が絶縁膜 78の表面又は裏面よりも突出する半導体搭載用配線基板を得ること ができる。
[0122] 一方、図 10Cに示すように、予め支持基板 61上に、バリア層 65を設け、次に導電 層をバリア層 65上に積層することにより電極パッド 66を形成した場合には、支持基板 61の全部、又は一部を除去し、更にノ リア層 65を除去することにより、図 13Bに示す ように、電極パッド 66の露出した面は、絶縁膜 78の表面又は裏面よりも窪んだ位置 にある半導体搭載用配線基板を得ることができる。
[0123] 次に、本発明の半導体搭載用配線基板の他の製造方法について説明する。図 14 A乃至 14D及び図 15A乃至 15Cは、本発明の第 1実施形態に係る半導体搭載用配 線基板の製造方法をその工程順に示す断面図である。先ず、図 14Aに示すように、 支持基板 81の上に導電層をパターン形成して電極パッド 82を形成する。なお、前述 したように、予め支持基板 81にエッチングにより凹部を形成して力も導電層を前記凹 部内に埋め込むように形成し、後述するように、最終的に支持基板 81の全部又は一 部を除去した場合に、電極パッドの露出した面が絶縁膜の表面又は裏面力も突出し た形状の電極パッドを形成することもできる。更に、予め支持基板 81の上にまずバリ ァ層を設け、次に電極パッド 82となる導電層を形成し、支持基板 81の全部又は一部 を除去し、更にバリア層を除去することにより、露出した面が絶縁膜の表面又は裏面 よりも窪んだ位置にある電極パッドを形成することもできる。以下、図 14Aに示す支持 基板 81の上に電極パッド 82を形成した場合について説明する。
[0124] 次に、図 14Bに示すように、支持基板 81の上に絶縁層 83を形成する。更に絶縁層 83に、電極パッド 82に到達するビアホール 83aを形成する。
[0125] 次いで、図 14Cに示すように、絶縁層 83の上に配線 85を形成する。このとき配線 8 5の配線用導電材料がビアホール 83aの内部にも埋め込まれて、配線 85と電極パッ ド 82とを接続するビア 84が形成される。これにより、支持基板付き配線基板 86が得ら れる。 [0126] なお、必要であれば、図 14Dに示すように、配線 85及び絶縁層 83の上に絶縁層 8 3bを形成し、絶縁層 83bの上に配線 85aを形成すると共に、絶縁層 83bの内部にビ ァ 84aを形成する。このような絶縁層、配線及びビアの形成工程を繰り返すことにより 、多層配線ィ匕した支持基板付き配線基板 86を得ることができる。
[0127] 次に、図 14Cに示す支持基板 86及び配線 85上に、図 15Aに示すように、絶縁層 8 7を形成する。絶縁層 87の内部にビアホールを形成し、更にこのビアホールに導電 性ペースト又は半田ペーストからなる導体材料を埋め込んでビア 84aを形成する。こ れにより、ビア 84aを有する支持基板付き配線基板 90が得られる。
[0128] 次に、図 15Bに示すように、図 14Cの支持基板付き配線基板 86と、図 15Aの導電 性ペースト又は半田ペーストで充填されたビア 84aを有する支持基板付き配線基板 9 0とを、面合わせで貼り付ける。
[0129] 最後に、図 15Cに示すように、支持基板 81の全部を除去して電極パッド 82を露出 させると、本発明の第 1実施形態に係る半導体搭載用配線基板 92が得られる。
[0130] なお、必要であれば、図 12Bに示したように、支持基板 81の全部ではなぐ一部を 除去することにより、支持基板の一部を残存させて、支持体 (支持体 76)を有する半 導体搭載用配線基板 92とすることもできる。更に、図 12Cに示したように、半導体搭 載用配線基板 92の両面の任意の箇所に、ソルダーレジスト（ソルダーレジスト 77)を 形成することちでさる。
[0131] 上述した本発明の第 1実施形態に係る半導体搭載用配線基板の製造方法におい ては、支持基板付き配線基板 86の表面が平坦ではな 、ので貼り合わせ時に多少精 度が落ちる。し力しながら、この製造方法には、面合わせを行うどちらか一方の支持 基板付き配線基板 90のみに絶縁層 87及び絶縁層 87の内部の導電性ペースト又は 半田ペーストが充填されたビア 84aを形成すればよいため、工程を短縮し、低コスト 化を実現できるという利点がある。
[0132] ただし、しかるべき低温且つ低圧の条件で支持基板付き配線基板 86と導電性べ一 スト又は半田ペーストで充填されたビア 84aを有する支持基板付き配線基板 90とを 面付けで貼り合わせるためには、絶縁層 87の特性が重要である。絶縁層 87としては 、絶縁層 83と比較して硬化温度が低ぐ且つ積層時の加熱と圧力とで容易に流動す る熱硬化性榭脂を適用することが望ましい。具体的にはエポキシ榭脂及び変性ポリィ ミド等が挙げられるが、エラストマ一成分を含有したエポキシ榭脂が好ましい。絶縁層
87にこれらの材料を適用することにより、低コストで信頼性に優れた半導体搭載用配 線基板 92を得ることができる。
[0133] 次に、本発明の半導体搭載用配線基板の更に他の製造方法について説明する。
図 16A乃至 161は、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法をその工程順に示す断面図である。この製造方法においては、図 16Aに示すよう に、先ず支持基板 61上に絶縁層 93を形成し、その上に電極パッド 62となる導電層 を形成する。以下図 7の実施例と同様に配線層等を形成し、 2枚の基板を貼り合わせ た後、支持基板 61を除去する（図 16H)。支持基板 61の上に最初に形成した絶縁 層 93にパッドを露出させるための開口部を形成する（図 161)。開口部の形成する方 法は、特に位置精度及び容易さの点力 レーザー又はドライエッチングにより形成す ることが望ましいがそれらに限定されるものではない。図 16A乃至 161において、符 号 67a、 67b、 70は絶縁層を示し、符号 68a、 68b、 71はビアを示し、符号 69a、 69b は配線を示し、符号 72は導体を示し、符号 73は支持基板付き配線基板を示す。
[0134] 本製造方法においては、支持基板 61の上にまず絶縁層 93を形成し、その後パッド 等の金属層を形成するため、支持基板 61の上の絶縁層 93が強固なエッチングバリ ァ一層として作用する。そのため、銅板エッチング時にパッド部、配線部がエッチング 液によりダメージを受ける可能性が少なく、信頼性の高 、パッケージ基板が得られる 。また、開口後の絶縁層 93はソルダーレジストとして機能する。開口後の絶縁層 93 は、支持体エッチング後に形成されるソルダーレジストに比べ、パッド及び配線を形 成する金属との密着性に優れるため、安定なソルダーレジスト層となっている。さらに 、ノ¾ド位置を確認した上でパッド上に開口部を形成できるため、位置精度よくパッド 上開口部を形成できる。
[0135] 次に、本発明の半導体搭載用配線基板の更に他の製造方法について説明する。
図 17A乃至 17Bは、本発明の第 1実施形態に係る半導体搭載用配線基板の製造方 法をその工程順に示す断面図である。図 17Aに示すように、予め、第 3の絶縁層で ある榭脂シート 123に、レーザー、ドリル、露光現像等、又はそれらに限定されない方 法によりビアホールを形成する。ビア内部に対して、印刷法、インクジェット法等、又 はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填され たビア 125aを形成する。その後、第 4の絶縁層 122の内部に任意の設計にて主にめ つき法によって形成された配線 124及びビア 125を有する支持板 121付きの基板を 、支持板 121とは反対面同士で第 3の絶縁層シート 123を挟むように向かい合わせる 。導電性ペースト又は半田ペーストで充填されたビア 125aが所定の電極配線に接 続されるよう目合わせを行った後に、真空プレス等により基板を第 3の絶縁層シート 1 23を介して貼り合わせる。
[0136] 続く工程では、図 17Bに示すように、両面に形成された支持板 121をエッチング、 又は、応力、熱、紫外線等を加えることにより取り除く。更に、第 1及び第 2の絶縁層と して、図 17Bに示すように所定の電極部分を開口させたソルダーレジスト 127を形成 することで、その後の半導体素子の実装時、及び表面実装時の作業性を向上させる ことができる。
[0137] 第 3の絶縁層である榭脂シート 123にビアホールを形成する場合、ドリルを使用す る方法、露光現像によって形成する方法、レーザーを使用して形成する方法等が使 用できる。ドリルを使用して形成する場合は、榭脂シートに熱を加えないため、貼り合 わせのプレス前に第 3の絶縁層 123が硬化しない。従って、榭脂シートは、貼り合わ せの際に初めて硬化する部分の割合がほとんどであるため、より強固な密着性を実 現することが可能になるという利点がある。また、露光現像によってビアホールを形成 する場合は、ビアの形状精度及び位置精度を上げることができると 、う利点がある。 更にレーザーを使用した場合は、より微小なビアの形成が可能になるという利点があ る。また、ドリル又はレーザーを使用した場合は、接着層となる基板に機械的特性に 劣る感光性榭脂を使用する必要がなぐ強度面を重視して材質を選択することが可 能である。これにより、露光現像によりビアホールを形成した基板よりも高信頼性を有 する基板を形成することができる。
[0138] 図 18Aは、図 17Aの場合と異なり、貼り合わせる片方の基板が支持板 121付きの 基板であり、貼り合わせる他方の基板が支持板無しの基板である。支持板 121付き の基板は、第 4の絶縁層 122の内部に任意の設計にて配線 124及びビア 125が主 にめつき法によって形成されている。支持板 121付きの基板及び支持板無しの基板 の少なくとも一方の最表層に第 3の絶縁層 123を形成する。その絶縁層 123にビアホ ールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、ィ ンクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又は半 田ペーストが充填されたビア 125aを形成する。或いは、予め、第 3の絶縁層である榭 脂シート 123にレーザー、ドリル、露光現像等、又はそれらに限定されない方法により ビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに 限定されない方法によって、導電性ペースト又は半田ペーストが充填されたビア 125 aを形成する。その後、支持板 121付きの基板と他方の支持板の無い基板とを貼り合 わせる。これにより、支持板 121付の基板を使用することでの均一加熱及び均一荷 重にお 1、て、従来のビルドアップ基板及びプリント基板への貼り合わせが可能になる
[0139] その後、図 18Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1及び第 2の絶縁層として図 18Bに示したように 所定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導 体素子の実装時、及び表面実装時の作業性を向上させることができる。
[0140] 図 19Aにおいては、貼り合わせる片方の基板が支持板 121付きの基板であり、貼り 合わせる他方の基板が支持板無しの無機基板である。支持板 121付きの基板は、第 4の絶縁層 122の内部に任意の設計にて配線 124及びビア 125が主にめつき法によ つて形成されている。支持板 121付きの基板及び支持板無しの無機基板の少なくと も一方の最表層に第 3の絶縁層 123を形成する。その絶縁層 123にビアホールをレ 一ザ一、ドリル、露光現像等によって開口し、ビア内部に対して、印刷法、インクジェ ット法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ペース トで充填されたビア 125aを形成する。或いは、予め第 3の絶縁層である榭脂シート 1 23にレーザー、ドリル、露光現像等、又はそれらに限定されない方法によりビアホー ルを形成し、ビア内部に対して、印刷法、インクジェット法等それらに限定されない方 法によって、導電性ペースト又は半田ペーストで充填されたビア 125aを形成する。そ の後、支持板 121付きの基板と他方の支持板の無い無機基板とを貼り合わせる。ここ で、無機基板の基材となる第 5の絶縁層 128は、アルミナ、シリカ、シリコン等力も構 成され、 LSIウェハを使用することもできる。このこと〖こより、支持板 121付きの基板を 使用することで、均一加熱及び均一荷重において、無機基板への貼り合わせが可能 になる。
[0141] その後、図 19Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1又は第 2の絶縁層として図 19Bに示したように 所定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導 体素子の実装時、及び表面実装時の作業性を向上させることができる。インダクター 、キャパシター、抵抗等のペーストを第 5の絶縁層 128の内部に形成した無機基板と 貼り合わせることで、多機能な回路基板を形成することが可能になる。
[0142] 次に、本発明の第 7実施形態について説明する。図 20A及び 20Bは、本実施形態 に係る半導体搭載用配線基板を示す断面図である。本実施形態においては、前述 の第 1実施形態に係る半導体搭載用配線基板において、貼り合わせる双方の基板 の外形が異なっている点が異なり、それ以外は同様の構造を有している。
[0143] 図 20A乃至 20Bは、本実施形態に係る半導体搭載用配線基板の製造方法をその 工程順に示す断面図である。図 20Aに示したように、貼り合わされる支持板 121付き の基板は外形が互いに異なっている。支持板 121付きの基板は、第 4の絶縁層 122 の内部に任意の設計にて配線 124及びビア 125が主にめつき法によって形成されて V、る。貼り合わせる基板の少なくとも一方の最表層に第 3の絶縁層 123を形成する。 その絶縁層 123にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア 内部に対して、印刷法、インクジェット法等、又はそれらに限定されない方法によって 、導電性ペースト又は半田ペーストで充填されたビア 125aを形成する。或いは、予 め、第 3の絶縁層である榭脂シート 123にレーザー、ドリル、露光現像等、又はそれら に限定されない方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジ エツト法等、又はそれらに限定されない方法によって、導電性ペースト又は半田ぺー ストで充填されたビア 125aを形成する。その後、貼り合わせを行う。このこと〖こより、支 持板 121付きの基板を使用することで、均一加熱及び均一荷重において、従来のビ ルドアップ基板及びプリント基板への貼り合わせが可能になる。 [0144] その後、図 20Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1及び第 2の絶縁層として図 20Bに示すように所 定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導体 素子の実装時、及び表面実装時の作業性を向上させることができる。外形の異なる 基板同士の貼り合わせにおいても支持板 121を形成することにより、貼り合わせ時に 貼り合わせ面において均一な温度及び圧力でのプレスが可能になり、配線及び絶縁 層に配線及び絶縁層のダメージが少ない。これにより、特開 2004— 228165号公報 に開示されて 、る技術によって得られる基板よりも信頼性の高 、配線基板を得ること が可能である。また、外形の異なる基板を貼り合わせることで、多層配線が必要な部 分だけを足すことができ、基板全体の体積を減少させることができる。さら〖こ、この構 成により、外形の小さい絶縁層が搭載された他の絶縁層上にスペースができる。この スペースに、その用途に応じて他の半導体素子等を搭載することによりそのスペース を有効に活用することができ、高密度且つ多用途に適した配線基板を提供すること が可能になる。
[0145] 次に、本発明の第 8実施形態について説明する。図 21A及び 21Bは、本実施形態 に係る半導体搭載用配線基板を示す断面図である。図 21Aに示すように、外形が互 いに異なる支持板 121付きの基板と支持板無しの無機基板とが貼り合わされて半導 体搭載用配線基板が形成されている。支持板 121付きの基板は、第 4の絶縁層 122 の内部に任意の設計にて配線 124及びビア 125が主にめつき法によって形成されて V、る。支持板 121付きの基板又は支持板無しの無機基板の最表層に第 3の絶縁層 1 23を形成する。その絶縁層 123にビアホールをレーザー、ドリル、露光現像等によつ て開口し、ビア内部に対して、印刷法、インクジェット法等、又はそれらに限定されな い方法によって、導電性ペースト又は半田ペーストで充填されたビア 125aを形成す る。或いは、予め、第 3の絶縁層である榭脂シート 123にレーザー、ドリル、露光現像 等、又はそれらに限定されない方法によりビアホールを形成し、ビア内部に対して、 印刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペース ト又は半田ペーストで充填されたビア 125aを形成する。その後、支持板 121付きの 基板と支持板のない無機基板とを貼り合わせることで半導体搭載用配線基板形成す る。ここで、無機基板の基材となる第 5の絶縁層 128は、アルミナ、シリカ、シリコン等 から構成され、 LSIウェハを使用することもできる。このこと〖こより、支持板 121付きの 基板を使用することで均一加熱及び均一荷重において、無機基板への貼り合わせ が可能になる。
[0146] その後、図 21Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1又は第 2の絶縁層として図 21Bに示すように所 定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導体 素子の実装時、及び表面実装時の作業性を向上させることができる。インダクター、 キャパシター、抵抗等のペーストを第 5の絶縁層 128の内部に形成した無機基板と貼 り合わせることで、多機能な回路基板を形成することが可能になる。また、外形の異な る基板を貼り合わせることで、多層配線が必要な部分だけを足すことができ、基板全 体の体積を減少させることができる。
[0147] 次に、本発明の第 9実施形態について説明する。図 22A及び 22Bは、本実施形態 に係る半導体搭載用配線基板を示す断面図である。本実施形態においては、前述 の第 1実施形態に係る半導体搭載用配線基板において、貼り合わせる双方の基板 の外形が異なり、且つ、第 3の絶縁層を介して接続される基板の枚数が異なる点が異 なり、それ以外は同様の構造を有している。
[0148] 図 22Aに示すように、第 4の絶縁層 122の内部に任意の設計にて配線 124及びビ ァ 125を主にめつき法によって形成した支持板 121付きの基板を用いる。貼り合わせ る基板の少なくとも一方の最表層に第 3の絶縁層 123を形成する。その絶縁層 123 にビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印 刷法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト 又は半田ペーストで充填されたビア 125aを形成する。或いは、予め、第 3の絶縁層 である榭脂シート 123にレーザー、ドリル、露光現像等、又はそれらに限定されない 方法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又 はそれらに限定されない方法によって、導電性ペースト又は半田ペーストで充填され たビア 125aを形成する。その後、貼り合わせを行う。
[0149] この場合、貼り合わせる箇所が二箇所以上あるため、各々の基板の高さが異なる場 合には、貼り合わせる箇所毎にフリップチップマウンタ一等による仮接続を行った後 の工程で、榭脂の硬化を行うこともできる。更に支持板 121付きの基板を使用するこ とで、均一加熱及び均一荷重において、従来のビルドアップ基板及びプリント基板へ の貼り合わせが可能になる。
[0150] その後、図 22Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1及び第 2の絶縁層として図 22Bに示すように所 定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導体 素子の実装時、及び表面実装時の作業性を向上させることができる。また、外形の異 なる基板を貼り合わせることで、多層配線が必要な部分だけを足すことができ、基板 全体の体積を減少させることができる。なお、貼り合わせる双方の基板が、互いに外 形が異なり、且つ、第 3の絶縁層を介して接続される基板の枚数が第 3の絶縁層の表 側と裏側とで異なるこの実施形態では、第 3の絶縁層を介した各貼り合わせ部分に おいて、少なくとも片側の基板に支持板が付いていれば、接続時の均一加圧、均一 過熱及びプレス後の平坦性に効果がある。従来の基板に対しても本発明による支持 板付きの基板を貼り合わせて、部分的に高多層基板とすることが可能になる。
[0151] 更には、第 5の絶縁層である無機材料を基材とした基板へ貼り合わせることによつ ても、無機基板配線内部にインダクター L、キャパシター C、抵抗 R等の機能を付カロ することで高機能基板を形成できる。また、このような構成により外形の小さい絶縁層 が搭載された他の絶縁層上にスペースができる。このスペースに、その用途に応じて 他の半導体素子等を搭載することによりそのスペースを有効に活用することができ、 高密度且つ多用途に適した配線基板を提供することが可能になる。また、貼り合わ せる支持板付き基板の一方に空間を設けておくことで、プレス後にザダリを入れた基 板と同様の形状の基板を得ることもできる。
[0152] 次に、本発明の第 10実施形態について説明する。図 23A及び 23Bは、本実施形 態に係る半導体搭載用配線基板を示す断面図である。本実施形態の半導体搭載用 配線基板は、図 19A及び 19Bで示した製造方法と図 18A及び 18Bで示した製造方 法とを組み合わせることから形成される。図 23Aに示されるように、貼り合わせる上端 と下端の基板として、第 4の絶縁層 122の内部に任意の設計にて配線 124及びビア 125を主にめつき法によって形成した支持板 121付きの基板が用いられる。支持板 1 21付きの基板又は中間に挟まれる基材が第 3の絶縁層 129から成る支持板無しの 基板の少なくとも一方の最表層に第 3の絶縁層 123を形成する。その絶縁層 123に ビアホールをレーザー、ドリル、露光現像等によって開口し、ビア内部に対して、印刷 法、インクジェット法等、又はそれらに限定されない方法によって、導電性ペースト又 は半田ペーストで充填されたビア 125aを形成する。或いは、予め、第 3の絶縁層で ある榭脂シート 123にレーザー、ドリル、露光現像等、又はそれらに限定されない方 法によりビアホールを形成し、ビア内部に対して、印刷法、インクジェット法等、又はそ れらに限定されない方法によって、導電性ペースト又は半田ペーストで充填されたビ ァ 125aを形成する。その後、支持板 121付きの基板と他方の支持板のない基板とを 貼り合わせる。これにより、支持板 121付きの基板を使用することで、均一加熱及び 均一荷重にお 、て、従来のビルドアップ基板及びプリント基板への貼り合わせが可 會 になる。
[0153] その後、図 23Bに示すように、支持板 121をエッチング、又は、応力、熱、紫外線等 をカロえることにより取り除く。更に、第 1及び第 2の絶縁層として図 23Bに示すように所 定の電極部分を開口させたソルダーレジスト 127を形成することで、その後の半導体 素子の実装時、及び表面実装時の作業性を向上させることができる。導電性ペース ト又は半田ペーストで充填されたビア 125aを有する第 3の絶縁層 123を複数使うプ レスにより、高多層の基板が形成できる。また、ここでの貼り合わせ時に、支持板を有 する基板に上下を挟まれる第 3の絶縁層 129は、導電性ペースト又は半田ペースト で充填されたビア 125aを有する第 3の絶縁層 123と榭脂成分、又は、ガラスクロス、 シリカフイラ量、ァラミド不織布の含有量を変えることが好ましい。そうすることによって 、更にプレス後の図 23Bの状態としたときの基板の構造信頼性を増すことができる。
[0154] ここで、図 24A乃至 24Dは、本発明に係る半導体搭載用配線基板の製造方法によ り得られる導電性ペースト又は半田ペースト内部の粉末粒子の構造を示す。また、こ こで使用される導電性ペースト又は半田ペーストは、錫 ビスマス二元系合金、錫 インジウム二元系合金、錫 亜鉛二元系合金、錫 銀二元系合金、錫 銅二元系 合金、錫 金二元系合金、錫 アンチモン二元系合金及び錫 ニッケル二元系合 金力ゝらなる群のいずれか 1種類以上の合金を母相とした粉末粒子を 1種類以上含む ことを特徴としている。導電性ペースト又は半田ペーストは、基板を構成する榭脂の 耐熱温度以下であるプレス温度に応じて、金属種類が選択される。これらの-元系 合金を母相として 、れば、微量添加された元素及び粉末製造工程にお 、て排除で きな 、不純物元素が含まれて 、ても、本発明の請求の範囲内となる。
[0155] 更に、これらの半田ペースト全てが低融点の金属であると、要求される耐熱性を満 たせない場合がある。錫、ビスマス、インジウム、銅、銀、亜鉛、金、ニッケル、アンチ モン、銀等をコーティングした銅、銀をコーティングした亜鉛、銀をコーティングした有 機フイラ一、錫をコーティングした有機フイラ一力もなる群のいずれか 1種類以上の粉 末を半田ペーストに混合することでビアとしての接続信頼性を高めることが可能にな る。
[0156] これらの導電性ペースト又は半田ペースト内部の粉末粒子は、プレス前には図 24 Aのように互いに粉末同士は粉末粒子 A130と粉末粒子 B131のように分散した状態 になっている。粉末粒子 A130と粉末粒子 B131は同一の組成でなくともよい。プレス により、荷重と温度とを印加することで、図 24Bのように、粉末粒子 A130と粉末粒子 B130とが接することが可能になる。
[0157] この状態においても、ペーストバインダーに強度を持たせることでビア内部の構造 強度を保つことができる。プレス温度以下に溶融温度を有する金属粉末が一部有る 場合には、図 24Cのように、その金属粉末は溶融して隣接する粉末粒子に元素拡散 による金属接合層 132を形成でき、電気的及び構造的な接合信頼性を増すことがで きる。ビア内部の金属粉末が全てプレス温度以下の融点を持つ場合には、図 24Dの ようにビア内部は粉末粒子 A130と粉末粒子 B131とが互いに溶け合いバルタ 133 形状となり、更に電気的及び構造的な接合信頼性を増すことができる。この際、ベー ストに使用されるバインダー、溶剤、フラックス等の活性力により、各々の粉末間の濡 れ性が異なる。濡れ性が悪い場合には、金属粒子間の界面で一部が元素拡散によ る金属接合して ヽる状態となる。
[0158] また、ビア内部の粉末粒子の充填率が低い場合、及び、加圧力が低い場合におい ても金属粒子間の界面で一部が元素拡散による金属接合している状態になる。ぺー スト内部の金属粉末が全てプレス温度以上の溶融温度を持つ場合には、その金属 粉末は溶融しないが、その金属粉末の界面においては隣接する金属粉末同士が元 素拡散による金属接合し図 24Cの状態にすることができる。ノ^ンダ一及びフラック スの活性力が低い場合でも、プレス時の圧力により、粉末同士、及び粉末と電極との ぶつ力り合う力によって酸ィ匕膜を壊すことが可能になり、元素拡散を容易にすること ができる。このように、ペーストに含まれる金属成分とバインダーフラックス成分及びプ レス条件力も高信頼性を有するビア接続が可能となる。
[0159] 図 25A乃至 25Cは、貼り合わせる電極配線層と接する粉末粒子の構造状態を示し ている。プレス前には、図 25Aのように、粉末粒子 A130と電極配線 134とは互いに 離れた状態である。プレスによる加圧によって、粉末粒子 A130と電極配線 134とは 図 25Bのように接することができる。この状態においてもペーストバインダーに強度を 持たせることでビア内部の構造強度を保つことができる。プレス温度以下に溶融温度 を持つ金属粉末が一部有る場合には、図 25Cのように、その金属粉末は溶融して電 極との間に金属接合層 135を形成でき、電気的及び構造的な接合信頼性を増すこと ができる。導電性ペースト又は半田ペーストで充填されたビアは、基板の配線層に形 成された酸化膜を除去する役割も兼ねる。ペーストに使用されるバインダー及びフラ ッタスの活性力により、電極との間に形成される、 Cu— Sn、 Sn— An、 Au— Zn、 Cu Zn等の金属間化合物層の厚みが変化する。バインダー及びフラックスの活性力が 低い場合でも、プレス時の圧力により、粉末同士及び粉末と電極とのぶっかり合う力 によって酸ィ匕膜を壊すことが可能になる。このように、ペーストに含まれる金属成分と ノインダーフラックス成分及びプレス条件力も高信頼性を有するビア接続が可能にな る。
[0160] 以上詳述したように、本発明によれば、半導体デバイスの高集積化、高速化、多機 能化による端子の増加及び狭ピッチ化に有効であり、半導体デバイスを特に両面に 高密度且つ高精度に搭載でき、更には信頼性にも優れた新規な半導体搭載用配線 基板を得ることができる。

Claims

請求の範囲
[1] 絶縁膜と、前記絶縁膜中に形成された配線と、前記絶縁膜の表裏面において表面を 露出して設けられ、且つ、その側面の少なくとも一部が前記絶縁膜に埋設されている 複数個の電極パッドと、前記配線と前記電極パッドとを接続するビアとを有し、前記絶 縁膜中に形成された配線同士を接続する少なくとも 1つのビアは、前記配線と前記電 極パッドを接続するビアを形成する第 1の材料とは異なる第 2の材料を含む半導体搭 載用目 C線基板。
[2] 前記絶縁膜は、配線基板の表面に位置する第 1の絶縁層と、配線基板の裏面に位 置する第 2の絶縁層と、配線基板の内部に位置する 1又は複数個の第 3の絶縁層と を有し、前記第 3の絶縁層には、第 3の絶縁層の両表面に埋設された複数個の配線 と、これらの配線を相互に接続するビアとが設けられ、前記電極パッドは前記第 1の 絶縁層における配線基板表面側の表面及び前記第 2の絶縁層における配線基板裏 面側の表面に、夫々表面を露出して設けられ、且つ前記電極パッドの側面の少なく とも一部は前記第 1の絶縁層又は第 2の絶縁層に埋設されており、前記第 3の絶縁 層の両表面に埋没された複数個の配線同士を接続する少なくとも 1つのビアは、前 記第 1の絶縁層及び前記第 2の絶縁層に形成されたビアを形成する第 1の材料とは 異なる第 2の材料を含む請求の範囲 1に記載の半導体搭載用配線基板。
[3] 前記第 3の絶縁層の両表面に埋没された複数個の配線同士を接続するビアのうち、 前記第 1の絶縁層と前記第 2の絶縁層とから最も離れた配線同士を接続するビアが、 それ以外のビアを形成する第 1の材料とは異なる第 2の材料を含む請求の範囲 2に 記載の半導体搭載用配線基板。
[4] 前記第 2の材料は、導電性ペースト又は半田ペーストである請求の範囲 1乃至 3のい ずれかに記載の半導体搭載用配線基板。
[5] 前記第 2の材料は、 2種以上の粉末粒子を含む導電性ペースト又は半田ペーストで ある請求の範囲 1乃至 4のいずれか〖こ記載の半導体搭載用配線基板。
[6] 前記第 2の材料は、導電性ペースト又は半田ペースト内部に、錫、ビスマス、インジゥ ム、銅、銀、亜鉛、金、ニッケル、アンチモン、銀をコーティングした銅、銀をコーティン グした亜鉛、銀をコーティングした有機フィラー、錫をコーティングした有機フィラーの 少なくとも 1種類の粉末粒子を含む請求の範囲 1乃至 5のいずれかに記載の半導体 搭載用配線基板。
[7] 前記第 2の材料は、導電性ペースト又は半田ペースト内部に錫 ビスマス二元系合 金、錫 インジウム二元系合金、錫 亜鉛二元系合金、錫 銀二元系合金、錫 銅 二元系合金、錫 金二元系合金、錫 アンチモン二元系合金、錫 ニッケル二元 系合金カゝらなる群カゝら選択された少なくとも 1種類の合金を母相とした粉末粒子を少 なくとも 1種類含む請求の範囲 1乃至 5のいずれかに記載の半導体搭載用配線基板
[8] 前記第 2の材料により形成されるビアの内部がバルタ形状となっている部分を含み、 前記バルタ内部に錫、ビスマス、インジウム、金、銅、銀、亜鉛、アンチモン、ニッケル 力 なる群力 選択された少なくとも 1種の元素を含む請求の範囲 1乃至 3のいずれ かに記載の半導体搭載用配線基板。
[9] 前記第 2の材料により形成されるビア内部に、前記粉末粒子同士が金属接合層を形 成している請求の範囲 5乃至 7のいずれかに記載の半導体搭載用配線基板。
[10] 前記第 1の材料は、銅、ニッケル及び金力 なる群力 選択された少なくとも 1種の金 属を含む請求の範囲 1乃至 9のいずれか〖こ記載の半導体搭載用配線基板。
[11] 前記第 1の絶縁層、前記第 2の絶縁層及び前記第 3の絶縁層のうち、少なくとも前記 第 1の絶縁層と前記第 2の絶縁層は異なる材料で形成されている請求の範囲 2に記 載の半導体搭載用配線基板。
[12] 前記第 1の絶縁層と前記第 3の絶縁層との間、及び前記第 2の絶縁層と前記第 3の 絶縁層との間の少なくとも一方に、配線及びビアを有する第 4の絶縁層を少なくとも 1 層有する請求の範囲 2に記載の半導体搭載用配線基板。
[13] 前記第 3の絶縁層の上下の絶縁層の少なくとも一方の絶縁層の外形が、前記第 3の 絶縁層の外形と異なる請求の範囲 12に記載の半導体搭載用配線基板。
[14] 前記第 3の絶縁層の上下の絶縁層のうちいずれか一方の絶縁層の外形と前記第 3 の絶縁層の外形が等しぐ前記第 3の絶縁層の上下の絶縁層のうち他の一方の絶縁 層の外形は前記第 3の絶縁層の外形よりも小さい請求の範囲 12に記載の半導体搭 載用目 C線基板。
[15] 前記第 3の絶縁層の前記他の一方の絶縁層と接する面上に、前記他の一方の絶縁 層とは別に前記第 3の絶縁層の外形よりも外形力 S小さい絶縁層を少なくとも 1つ有す る請求の範囲 14に記載の半導体搭載用配線基板。
[16] 前記第 1、 2及び 4の絶縁層の少なくとも 1つの絶縁層が無機材料カゝらなる配線層を 含む絶縁層であり、前記第 3の絶縁層が有機材料力 なる絶縁層である請求の範囲
12に記載の半導体搭載用配線基板。
[17] 前記第 3の絶縁層が、エポキシ系榭脂を含む請求の範囲 2に記載の半導体搭載用 配線基板。
[18] 前記第 3の絶縁層が、ポリイミド系榭脂を含む請求の範囲 2に記載の半導体搭載用 配線基板。
[19] 前記第 3の絶縁層が、アクリル系榭脂を含む請求の範囲 2に記載の半導体搭載用配 基板。
[20] 前記第 3の絶縁層が、ガラスクロスを含む請求の範囲 2に記載の半導体搭載用配線 基板。
[21] 前記第 3の絶縁層が、シリカフイラを含む請求の範囲 2に記載の半導体搭載用配線 基板。
[22] 前記第 3の絶縁層が、ァラミド不織布を含む請求の範囲 2に記載の半導体搭載用配 基板。
[23] 前記第 3の絶縁層が、熱硬化性榭脂である請求の範囲 2に記載の半導体搭載用配 基板。
[24] 前記第 3の絶縁層が、熱可塑性榭脂である請求の範囲 2に記載の半導体搭載用配 基板。
[25] 前記第 3の絶縁層が、感光性榭脂である請求の範囲 2に記載の半導体搭載用配線 基板。
[26] 前記複数の電極パッドの少なくとも 1つは、露出した面が前記絶縁膜の表面又は裏 面と同 Cf立置にある請求の範囲 1乃至 25のいずれかに記載の半導体搭載用配線基 板。
[27] 前記複数の電極パッドの少なくとも 1つは、露出した面が前記絶縁膜の表面又は裏 面よりも窪んだ位置にある請求の範囲 1乃至 25のいずれかに記載の半導体搭載用 配線基板。
[28] 前記複数の電極パッドの少なくとも 1つは、露出した面が前記絶縁膜の表面又は裏 面よりも突出した位置にある請求の範囲 1乃至 25のいずれかに記載の半導体搭載 用配線基板。
[29] 前記電極パッドの少なくとも 1つの表面の一部が前記絶縁膜により覆われている請求 の範囲 1乃至 25のいずれか〖こ記載の半導体搭載用配線基板。
[30] 前記絶縁膜の表面又は裏面の少なくとも一部に、支持体が設けられている請求の範 囲 1乃至 25のいずれか〖こ記載の半導体搭載用配線基板。
[31] 前記絶縁膜の表面又は裏面の少なくとも一方の上に、ソルダーレジスト層が設けられ ている請求の範囲 1乃至 25のいずれかに記載の半導体搭載用配線基板。
[32] 請求の範囲 1乃至 31のいずれかに記載の半導体搭載用配線基板に半導体素子が 実装されている半導体装置。
[33] 電極パッドとなる導電層を形成する第 1工程と、前記導電層上に絶縁層を形成する 第 2工程と、前記絶縁層中にビアを形成する第 3工程と、前記絶縁層上に配線層を 形成する第 4工程と、前記配線層上に他の絶縁層を形成する第 5工程と、前記第 3ェ 程乃至前記第 5工程を 1又は複数回繰り返す第 6工程と、により形成される第 1の配 線基板と、電極パッドとなる導電層を形成する第 1工程と、前記導電層上に絶縁層を 形成する第 2工程と、前記絶縁層中にビアを形成する第 3工程と、前記絶縁層上に 配線層を形成する第 4工程と、前記配線層上に他の絶縁層を形成する第 5工程と、 前記第 3工程乃至前記第 5工程を 1又は複数回繰り返す第 6工程と、最上面となる絶 縁層中にビアを形成して導体を埋め込む第 7工程と、により形成される第 2の配線基 板と、を形成した後、前記第 1の配線基板の最上面となる絶縁層と、前記第 2の配線 基板の最上面となる絶縁層を、面合わせで貼り付ける工程を有する半導体搭載用配 線基板の製造方法であって、前記第 1及び前記第 2の配線基板の絶縁層中のビア に第 1の材料を埋め込む工程と、前記第 2の配線基板の前記最上面となる絶縁層を 形成する工程において、前記第 1の材料とは異なる第 2の材料を充填する工程を含 む半導体搭載用配線基板の製造方法。
[34] 前記第 1の配線基板を形成する工程に、最上面となる絶縁層中にビアを形成して導 体を埋め込む第 7の工程を有する請求の範囲 33に記載の半導体搭載用配線基板 の製造方法。
[35] 前記第 1の配線基板を形成する工程及び Z又は前記第 2の配線基板を形成するェ 程において、支持基板上に電極パッドとなる導電層を形成する工程と、前記面合わ せで貼り付ける工程の後、前記支持基板の一部又は全部を除去する工程を有する 請求の範囲 33又は 34に記載の半導体搭載用配線基板の製造方法。
[36] 前記最上面となる絶縁層を形成する工程において、導電性ペースト又は半田ペース トをビア内部に充填する工程を含む請求の範囲 33乃至 35のいずれかに記載の半導 体搭載用配線基板の製造方法。
[37] 前記最上面となる絶縁層を形成する工程において、印刷法により導電性ペースト又 は半田ペーストをビア内部に充填する工程を含む請求の範囲 33乃至 35のいずれか に記載の半導体搭載用配線基板の製造方法。
[38] 前記最上面となる絶縁層を形成する工程において、絶縁層の一部となる榭脂シート にレーザー又はドリルによりビアを形成する工程を含む請求の範囲 33乃至 37のいず れかに記載の半導体搭載用配線基板の製造方法。
[39] 前記最上面となる絶縁層を形成する工程において、絶縁層中のビアを露光現象によ り形成する工程を含む請求の範囲 33乃至 38のいずれか〖こ記載の半導体搭載用配 線基板の製造方法。
[40] 前記最上面となる絶縁層同士を面合わせで貼り付ける工程において、前記導電性べ 一スト又は半田ペーストの内部に存在する金属粉末粒子同士が金属接合する工程 を含む請求の範囲 36に記載の半導体搭載用配線基板の製造方法。
[41] 電極パッドとなる導電層を形成する第 1工程と、前記導電層上に絶縁層を形成する 第 2工程と、前記絶縁層中にビアを形成する第 3工程と、前記絶縁層上に配線層を 形成する第 4工程と、前記第 2工程力 前記第 4工程を 1又は複数回繰り返し、最上 層となる配線層を形成する第 5の工程と、により配線基板を 2個形成する工程と、他の 絶縁層にレーザー又はドリルによりビアを形成する第 6工程と、を含み、前記 2枚の配 線基板の最上層となる配線層と、前記他の絶縁層に形成されたビアと、を面合わせ で挟むようにして貼り付ける第 7工程を含む半導体搭載用配線基板の製造方法。 前記配線基板を 2個形成する工程において、少なくとも 1個の基板において、支持基 板上に電極パッドとなる導電層を形成する工程と、前記貼り付ける工程の後、前記支 持基板の一部又は全部を除去する請求の範囲 41に記載の半導体搭載用配線基板 の製造方法。
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