CN101356641A - 半导体搭载用布线基板、其制造方法及半导体封装 - Google Patents

半导体搭载用布线基板、其制造方法及半导体封装 Download PDF

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山道新太郎
菊池克
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Abstract

半导体搭载用布线基板(5)，至少具有：绝缘膜(1)；在绝缘膜(1)中形成的布线(2)；多个电极凸台(4)，这些电极凸台(4)在绝缘膜(1)的正反两面中露出表面地设置，而且其侧面的至少一部分被绝缘膜(1)埋设；以及连接布线(2)与电极凸台(4)的通路孔(3)。用第1材料来形成连接布线(2)与电极凸台(4)的通路孔(3)。将在绝缘膜(1)中形成的布线(2)彼此连接的至少一个通路孔(3a)，包含与第1材料不同的第2材料。半导体搭载用布线基板(5)有利于在半导体器件的高集成化、高速化或多功能化情况下的端子数量的增加及端子间隔的狭小间距化，特别是能够在基板两面高密度而且高精度地搭载半导体器件、可靠性也优异。

Description

半导体搭载用布线基板、其制造方法及半导体封装
技术领域
[0001]
本发明涉及半导体搭载用布线基板、其制造方法及使用了该布线基板的半导体封装的技术，特别涉及能够高密度而且高精度地搭载半导体器件等各种器件、进而可以获得高速性及可靠性优异的封装及模块的半导体搭载用布线基板、其制造方法及使用了该布线基板的半导体封装的技术。
背景技术
[0002]
目前，在半导体器件的高集成化、高速化及多功能化的推动下，端子的数量在不断增加，其间距也越来越狭小。对于搭载这些半导体器件的半导体搭载用布线基板，要求能够以前所未有的高密度和高精度搭载半导体器件，而且可靠性优异。作为现在广泛使用的半导体搭载用布线基板的例子，可以列举在板芯的印刷基板上用逐次层叠法形成高密度的布线层的逐次层叠基板(build-up board)、一次性地层叠形成布线层及通路孔的树脂层(sheet)后构成的一次层叠基板。JP特开2001-284783号公报公开了逐次层叠基板的一个例子，JP特开2003-347738号公报公开了一次层叠基板的一个例子。
[0003]
图26是表示逐次层叠基板的剖面图。如该图26所示，核心基板103，在绝缘层中形成多层布线结构。在核心基板103的上面及下面设置的导体布线层102，被贯通核心基板103的绝缘层的贯通孔(through hole)101连接。在该核心基板103的上、下两面上，形成层间绝缘膜105。在各层间绝缘膜105上，形成导体布线层106。进而在层间绝缘膜105上，覆盖一部分导体布线层106地形成焊料抗蚀剂层107。在层间绝缘膜105上，形成旨在将上下导体部线电性地连接的通路孔(via)104。进而，如果需要进一步的多层化，就依次反复进行层间绝缘膜105的形成工序和导体布线层106的形成工序，从而能够形成多层的布线结构。
[0004]
另一方面，图27A～27C是按照工序顺序，表示一次层叠基板的制造方法的一个例子的剖面图。在现有技术的一次层叠基板中，如图27A所示，导体布线层112在树脂层111上形成图案。在树脂层111内，设置与该导体布线层112连接的通路孔113。如图27B所示，准备多个这种树脂层111，一次层叠后，如图27C所示，形成一次层叠基板114。一次层叠基板114，有时被称作基板114。
[0005]
在这种一次层叠基板中，所有的通路孔部分均靠印刷后的糊料充填，所以存在着难以使间距狭小的问题。另外，为了使基板变薄时，不得不使树脂层111变薄，在一次层叠时，由于配置通路孔，还存在着冲压后整个基板114成为波纹状的结构的问题。
[0006]
另外，这些现有技术的逐次层叠基板及一次层叠基板，成为在绝缘膜上形成导体布线层的结构，搭载半导体用的电极凸台(pad)也在绝缘膜上形成。因此，最近伴随着这些布线基板的高密度细微布线化，导体布线层102、106及112的形成方法，也正在从腐蚀铜箔的方法(消去法)变成设置电极后在抗蚀剂上布图、使电解电镀层析出后层叠的方法(添加法)。
[0007]
可是，用添加法形成的电极凸台，存在着高度的离差大、电极凸台上面的形状不平坦、成为凸状的缺点。而且难以搭载多管脚而且狭小间距的半导体器件。另外，在电极凸台上，往往形成焊料抗蚀剂层107，但是由于电极凸台的离差大，所以焊料抗蚀剂层的膜厚及开口直径的高精度化非常困难。进而，伴随着电极凸台的细微化，电极凸台和绝缘膜的粘接面积减少，所以电极凸台和绝缘膜之间的贴紧力下降，特别是在采用了无铅焊料的高温工艺的半导体器件搭载工序中，存在着电极凸台从绝缘膜中剥离的问题。
[0008]
本发明申请人为了解决上述诸多问题，提出了下述方案：在由平坦性优异的金属板构成的支承体上，形成布线结构和为了在其上搭载半导体器件的电极凸台，再在该电极凸台上搭载半导体器件的方法。在JP特开2002-83893号公报中，公开该方法。
[0009]
可是，伴随着近来的可移动机器等的惊人的高性能化及多功能化，为了高密度地搭载半导体器件，迫切要求在布线基板的表面和背面的两个面上搭载半导体器件。在上述特开2002-83893号公报中讲述的现有技术的布线基板上，虽然单面搭载半导体器件没有问题，但是两面搭载时，却难以高密度地搭载。
[0010]
进而，为了实现半导体封装的高可靠性化，最好在构成半导体搭载用布线基板的一部分的层间绝缘膜中，采用热膨胀率低的材料或弹性率低的材料。可是，在上述现有技术的布线基板中，如果采用不同的物性值的绝缘膜，还会在结构上带来可靠性下降的问题。
[0011]
因此，在表面层叠具有布线层的绝缘体的多层化的布线基板形成方法中，有各种各样的技术问世。
[0012]
JP特开平10-084186号公报公开的技术，是在将导电体埋入与布线层的布线图案对应的位置上设置的孔中的粘接性绝缘体的两个表面上，加压复制在离型性支持板的表面形成的导电性布线图案后，再在粘接性绝缘体的表面上形成布线层，与此同时还进行通路孔连接，除去离型性支持板后，获得布线基板。在该技术中，布线基板的上下被2枚双面布线基板(该双面布线基板具有与通路孔连接的印刷布线)夹持，再用2枚离型性支持板(在该离型性支持板的表面上形成导电性布线图案)夹持该上下的双面布线基板，使用真空压力机从两面赋予其规定的温度及压力，从而加压加热一定时间地层叠。
[0013]
JP特开2003-60348号公报公开的技术，是层叠包含只在单面形成布线图案的树脂薄膜在内的由相同的热可塑性树脂构成的多个树脂薄膜后，一边加压一边加热，从而相互粘接后形成印刷基板。在该技术中，只在树脂薄膜的单面形成导体图案。然后，层叠用导电糊料充填了转接孔的单面导体图案薄膜和用同样的方法形成的导体图案只由电极部构成的单面导体图案，再将它加热，从而不形成焊料抗蚀剂层地的形成只有电极部露出的表面的印刷基板。
[0014]
另外，JP特开2003-188536号公报公布的技术，是将表面具有由铜等构成的导体图案、设置着用环氧树脂或金属糊料等充填了转接孔的、由陶瓷类材料构成的层叠板，和表面具有由铜等构成的导体图案、设置着用环氧树脂或金属糊料等充填了转接孔的、由有机类材料构成的层叠板，通过由赋予绝缘性的薄板材料(该绝缘性的薄板材料由将半硬化状态的环氧树脂等热硬化性树脂作为主体)感光性的感光性树脂薄板构成的层间绝缘层作媒介，互相粘合而成。另外，在互相粘合的面上，为了平坦化而形成焊料抗蚀剂等绝缘膜。
[0015]
在JP特开2004-228165号公报公布的技术中，是利用在分别带单面布线电路的树脂基材上形成的内转接孔的导电性糊料等导体，将绝缘基材的单面具有导电层的带单面布线电路的树脂基材的导电层和正反两面具有导电层的、由聚酰亚胺等可挠性的树脂构成的主板印刷布线板的导电层电连接。采用该技术，能够在主板印刷布线板的表面的自由的位置，配置电子部件安装用的多层部(部分性的布线基板)，而且能够削减多余的多层化部。
[0016]
JP特开平5-335747号公报，公布了通过焊料凸台作媒介，将半导体元件直接与陶瓷多层基板连接的陶瓷多层基板。该陶瓷多层基板的最上层通路孔和最下层通路孔中至少在安装倒装片的部分，不设置布线电极，唯有该部分的通路孔不包含Al2O3，只由Cu的材料构成。除此以外的中间层的通路孔，用10～20wt％Al2O3和剩余部分Cu的复合材料构成。按照倒装片的部分，由于Cu的收缩大于基材的玻璃陶瓷，所以成为有凹陷的通路孔。该通路孔本身，成为对于焊料凸台而言的取出电极。这样，焊料凸台就被该凹陷覆盖地固定，形状不容易变样。因此，容易进行焊料凸台的回流焊。
[0017]
JP特开2005-123332号公报，公布了具备多层基板和电子部件的电路基板。在多层基板中，在绝缘基板上多层配置多个导体图案。导体图案彼此之间，被充填于多个转接孔的每一个的多个层间连接材料电连接。多个导体图案，包含作为在多层基板表面设置的岛的导体图案。电子部件，通过粘接材料作媒介，与岛电连接。多个层间连接材料，与岛电连接。多个转接孔，至少其一部分从层叠方向中的同一个位置，朝多层基板的平面方向错开规定量地设置。因此，绝缘基板和层间连接材料成为在某个程度上分散配置的结构。这样，与多个转接孔都在层叠方向中的同一个位置连续形成时相比，能够减小作用于接合部(岛和接合材料的接合部及接合材料和电子部件的接合部)的层叠方向的应力(绝缘基板和层间连接材料的线膨胀系数之差引起的应力)。就是说，能够抑制接合部中产生的剥离，提高电路基板的连接可靠性。
[0018]
JP特开2005-39044号公报，公布了在热可塑性树脂中多层配置多个导体图案的印刷基板。导体图案之间，通过充填了层间连接材料的多个转接孔作媒介，被电连接。多个转接孔，包含贯通多个导体图案的一个的第1转接孔，和具有被贯通的导体图案的开口部及与开口部的周围相对的开口部的第2转接孔。充填于第2转接孔内的层间连接材料，与充填于第1转接孔内的层间连接材料接合，并且与被贯通的导体图案的开口部的周围接合。在该印刷基板中，因为在第1转接孔和第2转接孔中，在层间连接材料彼此接合的接合部的周围，设置导体图案，所以即使第1转接孔和第2转接孔产生错位，也能够确保层间连接材料彼此的接合。就是说，该印刷基板的连接可靠性得到提高。
[0019]
JP特开2004-22670号公报，公布了多层陶瓷基板的制造方法。该制造方法具有：制造热收缩率互不相同的第1印刷电路基板和第2印刷电路基板的工序；在第2印刷电路基板中，形成热收缩率调整用的转接孔的工序；向热收缩率调整用的转接孔埋入热收缩率调整用材料的工序；埋入热收缩率调整用材料后，层叠第1印刷电路基板及第2印刷电路基板，并且将它们烧成，在将第1印刷电路基板作为第1陶瓷绝缘层的同时，还将第2印刷电路基板作为第2陶瓷绝缘层的工序。采用该制造方法后，能够利用热收缩率调整用材料的热收缩量，调节第2陶瓷绝缘层整体的热收缩量，减小第1印刷电路基板和第2印刷电路基板之间的热收缩量之差。这样，能够防止第1及第2陶瓷绝缘层产生裂纹及？1，提高多层陶瓷基板的品质。
[0020]
JP特开2003-318322号公报，公布了为了在上侧表面安装半导体芯片的主板基板。主板基板，具备多个布线基板。多个布线基板，被使应力缓和层位于相邻的布线基板彼此之间地层叠，而且将相邻的布线基板彼此之间电连接后，形成电路。多个布线基板的每一个，是双面基板或多层基板。邻接的布线基板的组合中，至少在一个组合中，布线基板具有互不相同的面积，而且一个布线基板不从另一个布线基板露出地配置在靠近上侧表面的一侧。在该主板基板中，能够使倒装半导体芯片时的应力集中得到缓和。
[0021]
可是，在JP特开平10-084186号公报公布的技术中，因为需要考虑布线图案和埋入导电体的孔的对位，所以存在着难以使间距狭小的问题。另外，虽然该公报称形成通路孔的导电体，不仅能够使用导电性糊料，而且还能够使用焊料球、金球等金属体，但实际上却难以只采用印刷法将金属体充填到间距狭窄而且微小的转接孔中。另外，在排列直径100μm以下的金属球之际，由于静电的影响，金属球互相吸引，所以存在着容易引起通路孔之间的短路的问题。另外，还存在着金属球掉落后引起的断开的问题。
[0022]
另外，在JP特开2003-60348号公报公布的技术中，将只在单面形成导体图案的树脂层重叠后形成印刷基板，只用导电糊料充填通路孔。这样，就存在着通路孔的形成不得不依靠印刷法，因而难以形成间距狭窄的布线的问题。进而，由于树脂层都用相同的材料形成，所以将LSI芯片等与基板倒装片连接时，硅和粘接树脂的热膨胀系数之差有可能导致倒装片凸台的破坏、基板内部的树脂破坏等问题。
[0023]
在JP特开2003-188536号公报公布的技术中，由于向用层叠面重叠的面的没有导体图案的部位供给绝缘层，而且是必须使该面完全平坦的结构，所以需要进行供给绝缘层及平坦化工序等许多工序，结果导致成本上升。进而，由于该绝缘层被包含于粘接层和层叠板之间，所以不同材料的界面比通常的情况时多，存在着粘接面的可靠性不良的问题。另外，使用感光性的树脂时，不能够使用机械特性优异的树脂。将有机的基板和无机的基板粘接到一起时，热膨胀系数大，存在着可靠性差的问题。另外，只层叠双面布线基板，还存在着难以使间距狭窄化的问题。
[0024]
在JP特开2004-228165号公报公布的技术中，由于电子部件安装部和主板印刷基板由同一种树脂构成，所以存在着可靠性因安装的部件而不良的问题。另外，由于所有的树脂层都由热可塑聚酰亚胺形成，所以存在着材料费用高的问题。进而，由于粘贴之际需要较高的温度，所以还存在着旨在加热的电力成本增大的问题。进而，由于采用所有的通路孔均用导电性糊料充填，在导电层设置排气孔的结构，所以存在着需要进行设置这种孔的工艺，另外还存在着该孔容易带来裂纹等不良的问题。进而，由于在将外形不同的基板彼此粘贴时，不使用支持板地进行连接，所以在将外径不同的薄基板导状粘贴之际，需要有很高的压力，从而存在着有可能损伤绝缘及导电层的危险，最终成为可靠性低的电路基板的问题。
发明内容
[0025]
本发明就是针对上述情况研制的，其目的在于提供在半导体器件的高集成化、高速化或多功能化的推动下，端子数量的增加及端子间隔的狭小间距化中有效、特别是能够在基板的两面高密度而且高精度地搭载半导体器件、进而可靠性也优异的半导体搭载用布线基板、其制造方法及半导体封装。
[0026]
本发明涉及的半导体搭载用布线基板，具有绝缘膜、在所述绝缘膜中形成的布线、多个电极凸台(这些电极凸台在所述绝缘膜的正反两面中露出表面地设置，而且其侧面的至少一部分被所述绝缘膜埋设)、连接所述布线和所述电极凸台的通路孔。将在所述绝缘膜中形成的布线彼此连接的至少一个通路孔，包含和形成连接所述布线和所述电极凸台的通路孔的第1材料不同的第2材料。由于布线基板的正反两面的电极凸台，成为埋入绝缘膜内的结构，所以正反两面都能够抑制电极凸台的高度的离差，能够在布线基板的正反两面高密度而且高精度地搭载半导体器件。进而，由于电极凸台的侧面被绝缘膜埋设，所以能够提高电极凸台和绝缘膜的贴紧性，能够获得和半导体器件的连接可靠性优异的半导体搭载用布线基板。
[0027]
所述绝缘膜，最好具有位于布线基板的表面的第1绝缘层、位于布线基板的背面的第2绝缘层、位于布线基板的内部一个或多个第3绝缘层。这时，在所述第3绝缘层中，设置被第3绝缘层的两表面埋设的多个布线，和将这些布线相互连接的通路孔。所述电极凸台，在所述第1绝缘层中的布线基板的表面侧的表面及所述第2绝缘层中的布线基板的表面侧的表面，分别露出表面地设置，而且所述电极凸台的侧面的至少一部分，被所述第1绝缘层或第2绝缘层埋设。将被所述第3绝缘层的两表面埋设的多个布线彼此连接的至少一个通路孔，包含和形成在所述第1绝缘层及所述第2绝缘层中形成的通路孔的第1材料不同的第2材料。
[0028]
半导体搭载用布线基板，成为具有被位于半导体搭载用布线基板的内部的第3绝缘层的正反面埋设的布线和通路孔的结构，具有在该第3绝缘层的表面形成第1绝缘层、背面形成第2绝缘层的结构。因此，即使反复外加由于半导体器件动作而导致的热负荷及偏压时，也能够防止各绝缘层间界面剥离的问题，能够进一步提高半导体搭载用布线基板的可靠性。这样，在现有技术的布线基板中，因为采用在位于内部的绝缘膜的正反面上具有布线的结构，所以伴随着半导体器件动作而导致的热负荷产生将绝缘膜界面剥离的应力时，特别在采用多层结构的情况下，需要解决绝缘膜界面的剥离的问题。
[0029]
如上所述，本发明涉及的半导体搭载用布线基板，因为在结构上不存在各绝缘膜层间界面剥离的问题，所以具有还能够组合物性值不同的绝缘膜，能够按照用途形成最佳的半导体搭载用布线基板的优点。特别是即使在第1绝缘层和第3绝缘层之间或第2绝缘层和第3绝缘层之间，形成具有布线和通路孔的第4绝缘层，也因为在结构上第3绝缘层和第4绝缘层的层间界面不会剥离，所以能够确保适用上的可靠性。
[0030]
另外，将被所述第3绝缘层的两表面埋设的多个布线彼此连接的通路孔中，最好使将离所述第1绝缘层和所述第2绝缘层最远的布线彼此连接的通路孔，包含和形成除此以外的通路孔的第1材料不同的第2材料。
[0031]
例如：所述第2材料，可以采用导电性糊料或焊锡糊料；进而还可以采用内部包含2种以上的粉末粒子的导电性糊料或焊锡糊料。
[0032]
另外，所述第2材料，最好在导电性糊料或焊锡糊料的内部，至少包含锡、铋、铟、铜、银、锌、金、镍、锑、涂覆了银的铜、涂覆了银的锌、涂覆了银的有机充填物、涂覆了锡的有机充填物中的一种粉末粒子。用低熔点的金属构成焊锡糊料时，往往耐热性差，但是混合这些粉末粒子后，能够提高作为通路孔的连接可靠性。
[0033]
此外，所述第2材料，还可以在导电性糊料或焊锡糊料的内部，至少包含将从锡-铋二元类合金、锡-铟二元类合金、锡-锌二元类合金、锡-银二元类合金、锡-铜二元类合金、锡-金二元类合金、锡-锑二元类合金、锡-镍二元类合金构成的组中选择的至少一种合金作为母相的粉末粒子。能够按照构成布线基板的树脂的耐热温度以下——压力机温度，选择最适当的合金。
[0034]
由所述第2材料形成的通路孔的内部，包含大块的形状的部分；在所述大块的内部，最好包含从锡、铋、铟、金、铜、银、锌、锑、镍构成的组中选择的至少一种元素。
[0035]
进而，在由所述第2材料形成的通路孔的内部，最好使所述粉末粒子彼此形成金属接合层。
[0036]
另外，所述第1材料，可以包含从铜、镍及金构成的组中选择的至少一种元素。
[0037]
所述第1绝缘层、所述第2绝缘层及所述第3绝缘层中，至少所述第1绝缘层和所述第2绝缘层可以用不同的材料形成。作为组合不同的绝缘层的具体的效果，在由所述第1绝缘层及所述第2绝缘层中的至少一个的膜强度高于所述第3及第4绝缘层的膜强度的材料形成时，能够防止产生搭载半导体器件时的热膨胀率差引起的、来自布线基板表面的裂纹。另外，在由所述第1绝缘层及所述第2绝缘层中的至少一个的热膨胀率低于所述第3及第4绝缘层的热膨胀率的材料形成时，能够减少对于搭载了搭载的半导体器件及本发明的半导体搭载用布线基板的主板的应力，提高移动性机器整体的可靠性。
[0038]
进而，能够在第1绝缘层和第2绝缘层中，采用不同的材料，宜于按照用途组合可靠性成为最佳的绝缘层。例如为了防止产生搭载半导体器件时的热膨胀率差引起的、来自布线基板表面的裂纹，在第1绝缘层中采用膜强度高于第3及第4绝缘层的膜强度的材料；为了减少对于主板的应力，在第2绝缘层中采用热膨胀率低于第3及第4绝缘层的热膨胀率的材料。
[0039]
此外，所述第1绝缘层和所述第3绝缘层之间及所述第2绝缘层和所述第3绝缘层之间中的至少一个，还可以具有一层第4绝缘层，该第4绝缘层具有布线及通路孔。
[0040]
另外，所述第3绝缘层的上下的绝缘层中至少一个绝缘层的外形，可以与所述第3绝缘层的外形不同。
[0041]
所述第3绝缘层的上下的绝缘层中的某一个绝缘层的外形，可以与所述第3绝缘层的外形相等；所述第3绝缘层的上下的绝缘层中的另一个绝缘层的外形，可以小于所述第3绝缘层的外形。这样，即使存在需要多层的部位和不需要多层的部位时，也能够缩小基板的体积。
[0042]
在所述第3绝缘层与所述另一个绝缘层相接的面上，进而至少具有一个所述另一个绝缘层。
[0043]
所述第1、2及4绝缘层中的至少一个绝缘层，最好是包含由无机材料构成的布线层的绝缘层；所述第3绝缘层，最好是由有机材料构成的绝缘层。
[0044]
所述第3绝缘层，还可以包含环氧树脂。
[0045]
所述第3绝缘层，还可以包含聚酰亚胺类树脂。
[0046]
所述第3绝缘层，还可以包含丙烯类树脂。
[0047]
所述第3绝缘层，还可以包含玻璃纤维布。
[0048]
所述第3绝缘层，还可以包含硅石填料(silica filler)。
[0049]
所述第3绝缘层，还可以包含芳族聚酰胺无纺织物。
[0050]
所述第3绝缘层，还可以是热硬化性树脂。
[0051]
另外，所述第3绝缘层，还可以是热可塑性树脂。
[0052]
所述第3绝缘层，还可以是感光性树脂。形成用导电性糊料或焊锡糊料充填的通路孔的第3绝缘层，在按压时还作为粘接层发挥作用。因此，考虑硬化后的可靠性时，可以按照压力机温度，从环氧树脂、聚酰亚胺树脂、丙烯树脂、包含聚玻璃纤维布的树脂、包含硅石填料的树脂、包含芳族聚酰胺无纺织物的树脂中选择第3绝缘层的材料。另外，还可以按照工艺，分别使用热硬化性树脂及热可塑性树脂。进而，需要采用不利用激光或钻头的方法形成通路孔时，可以使用感光性树脂。
[0053]
另外，可以将所述多个电极凸台中的至少一个，设置在露出的面位于和所述绝缘膜的正面或反面相同的位置。在这种结构中，利用金凸台等将半导体器件电连接时，能够成为用更细微的间距实现高精度的连接的半导体封装的结构。
[0054]
另外，可以将所述多个电极凸台中的至少一个，设置在露出的面位于比所述绝缘膜的正面或反面凹陷的位置。在这种结构中，使用引线法或焊料搭载半导体器件时，能够成为用更细微的间距实现高精度的连接的半导体封装的结构。
[0055]
另外，可以将所述多个电极凸台中的至少一个，设置在露出的面位于比所述绝缘膜的正面或反面突出的位置。在这种结构中，将焊料球搭载到露出的面上，进而搭载到主板上时，能够防止焊料球的破断裂纹，能够成为可靠性更加优异的半导体封装。
[0056]
所述多个电极凸台中的至少一个的表面的一部分，可以被所述绝缘膜覆盖。具有这种结构的半导体搭载用布线基板，因为成为凸台等大部分被埋入树脂中的结构，所以不容易发生将凸台端作为基点的裂纹，可靠性优异。另外，由于开口后的绝缘层作为焊料抗蚀剂层发挥作用，所以与腐蚀支承体后形成焊料抗蚀剂层的方法相比，由于和形成凸台及布线的金属的贴紧性优异，所以能够形成稳定的焊料抗蚀剂层。进而，因为能够确认凸台位置后在凸台上形成开口部，所以能够使位置精度很高地在凸台上形成开口部。
[0057]
在所述绝缘膜的正面或反面的至少一部分上，还可以设置支承体。
[0058]
另外，在所述绝缘膜的正面或反面的至少一个上，还可以设置焊料抗蚀剂层。
[0059]
本发明涉及的半导体装置，其特征在于：在上述的半导体搭载用布线基板上，安装半导体元件。
[0060]
本发明涉及的半导体搭载用布线基板的制造方法，其特征在于，具有形成第1布线基板的工序，形成第2布线基板的工序，在形成所述第1布线基板及所述第2布线基板后，将成为所述第1布线基板的最上面的绝缘层和成为所述第2布线基板的最上面的绝缘层面重合地粘贴的工序。形成第1布线基板的工序，包含形成成为电极凸台的导电层的第1工序、在所述导电层上形成绝缘层的第2工序、在所述绝缘层中形成通路孔的第3工序、在所述绝缘层上形成布线层的第4工序、在所述布线层上形成其它绝缘层的第5工序、进而按照需要将所述第3工序～所述第5工序反复进行一次或多次的第6工序。形成第2布线基板，包含形成成为电极凸台的导电层的第1工序、在所述导电层上形成绝缘层的第2工序、在所述绝缘层中形成通路孔的第3工序、在所述绝缘层上形成布线层的第4工序、在所述布线层上形成其它绝缘层的第5工序、进而按照需要将所述第3工序～所述第5工序反复进行一次或多次的第6工序、在成为最上面的绝缘层中形成通路孔后埋入导体的第7工序。本发明涉及的半导体搭载用布线基板的制造方法，包含：向所述第1及所述第2布线基板的绝缘层中的通路孔埋入第1材料的工序；在形成成为所述第2布线基板的所述最上面的绝缘层的工序中，充填和所述第1材料不同的第2材料的工序。
[0061]
另外，在形成所述第1布线基板的工序中，还可以具有在成为最上面的绝缘层中形成通路孔后埋入导体的第7工序。
[0062]
在形成所述第1布线基板的工序及/或形成所述第2布线基板的工序中，还可以具有：在支承基板上形成成为电极凸台的导电层的工序；在所述面重合地粘贴的工序之后，除去所述支承基板的一部分或全部的工序。
[0063]
在形成成为所述最上面的绝缘层的工序中，最好包含向通路孔内部充填导电性糊料或焊锡糊料的工序。
[0064]
在形成成为所述最上面的绝缘层的工序中，还可以包含采用印刷法，向通路孔内部充填导电性糊料或焊锡糊料的工序。
[0065]
在形成成为所述最上面的绝缘层的工序中，最好包含利用激光或钻头，在成为绝缘层的一部分的树脂层中，形成通路孔的工序。
[0066]
在形成成为所述最上面的绝缘层的工序中，还可以包含利用曝光显影，形成绝缘层中的通路孔的工序。
[0067]
构成本发明的布线基板及半导体封装的通路孔的形状，可以选择各种各样的形状。例如通路孔的表面侧尺寸和背面侧尺寸相同的圆筒状的形状、中央粗的不倒翁状的形状、中央细的鼓状的形状、圆锥状的形状等。圆锥状的通路孔，具有容易用钻头等形成的优点。不倒翁状的通路孔，由于中央粗、电阻小，通路孔上下的尺寸小，所以具有能够使布线部的布线密度大于圆筒状的通路孔的优点。中央细的鼓状的通路孔，由于和连接通常比较脆弱的布线等的连接部——上下部的面积大，所以具有提高可靠性的优点。在用激光形成通路孔的激光通路孔及使用光的光敏通路孔中，存在着激光及光射入的一侧的通路孔的直径变大的倾向，但是可以通过改变材料、激光的照射条件、曝光条件等，在一定程度上控制它们的形状。
[0068]
在将成为所述最上面的绝缘层彼此面重合地粘贴的工序中，还可以包含将所述导电性糊料或焊锡糊料内部存在的金属粉末彼此金属接合的工序。
[0069]
导电性糊料或焊锡糊料包含一部分在被压力机外加载荷及温度之际，熔化温度在按压温度以下的金属粉末时，可以利用这种金属粉末熔化后元素扩散到邻接的金属粉末中后进行金属接合。通路孔内部的金属粉末都具有按压温度以下的熔点时，通路孔内部就成为大块的形状。这时，在导电性糊料或焊锡糊料中使用的粘合剂及助熔剂的活性力的作用下，各粉末之间的润湿性不同。润湿性较差时，在金属粒子之间的界面，一部分成为元素扩散后的金属接合的状态。
[0070]
另外，充填了与2枚粘贴在一起的带支持板的基板的布线层相接的导电性糊料或焊锡糊料的通路孔，还兼具除去在基板的布线层上形成的氧化膜的作用。在导电性糊料或焊锡糊料中使用的粘合剂及助熔剂的活性力的作用下，在与电极之间形成的Cu-Sn、Sn-An、Au-Zn、Cu-Zn等金属间化合物层的厚度变化。即使粘合剂及助熔剂的活性力较低时，在按压时的压力的作用下，粉末彼此碰撞以及粉末和电极互相碰撞，利用该碰撞力，也能够去掉氧化膜。这样，能够进行具有高可靠性的通路孔连接。
[0071]
另外，导电性糊料或焊锡糊料在被压力机外加载荷及温度之际，糊料内的金属粉末的熔化温度都在按压温度以上时，这些金属粉末不熔化。可是，在这些金属粉末的界面中，能够利用金属粉末彼此的元素扩散进行金属接合。即使粘合剂及助熔剂的活性力较低时，在按压时的压力的作用下，粉末彼此碰撞以及粉末和电极互相碰撞，利用该碰撞力，也能够去掉氧化膜，容易进行元素扩散。这样，能够进行具有高可靠性的通路孔连接。
[0072]
本发明涉及的其它的半导体搭载用布线基板的制造方法，其特征在于，包含通过形成成为电极凸台的导电层的第1工序、在所述导电层上形成绝缘层的第2工序、在所述绝缘层中形成通路孔的第3工序、在所述绝缘层上形成布线层的第4工序、将所述第2工序～所述第4工序反复进行一次或多次从而形成成为最上层的布线层的第5工序后形成两枚布线基板的工序，和利用激光或钻头，在其它的绝缘层中形成通路孔的第6工序；还包含将成为所述两枚布线基板的最上层的导电层和在所述绝缘层中形成的通路孔面重合后夹住地粘贴的第7工序。
[0073]
在形成两枚所述布线基板的工序中，还可以包含：至少在一个基板中，在支承基板上形成成为电极凸台的导电层的工序；在所述粘贴工序之后，除去所述支承基板的一部分或全部的工序。这时，所述支承基板能够作为金属板。在金属板等第1及第2支承基板上形成电极凸台，进而分别在第1及第2支承基板上的电极凸台上形成第1及第2绝缘膜后，将所述第1及第2绝缘膜彼此粘贴，然后除去所述第1及第2支承基板，从而能够形成绝缘膜。这时，因为在平坦性优异的第1及第2支承基板形成电极凸台，所以电极凸台的露出面的位置精度高，另外还容易实现高密度化。
[0074]
另外，由于将在支承基板上形成的2枚布线基板粘贴后形成，所以与来自现有技术的将多枚树脂薄板一次层叠的一次层叠基板相比，粘贴时的位置精度良好，能够形成密度更高而且可靠性也优异的半导体搭载用布线基板。或者与来自现有技术的逐次层叠基板相比，还具有能够在短期间内形成高多层化的优点。
[0075]
另外，将在支承基板上形成的2枚布线基板粘贴时，如果用太高的温度及太高的压力进行层叠，就存在着使预先在支承基板上形成的布线基板产生变形，导致可靠性下降的问题。在本发明涉及的半导体搭载用布线基板中，在最上面形成绝缘层后使其平坦化，进而在绝缘层中形成通路孔，埋入导电性糊料或焊锡糊料等导体，将埋入该导体的通路孔彼此重叠后，获得电性的连接。由于将平坦的面彼此粘贴，所以即使在低温而且低压力的条件下，也能够将在支承基板上形成的2枚布线基板粘贴，能够形成高密度而且可靠性也优异的半导体搭载用布线基板。
[0076]
另外，还可以制造一枚带支持板的基板，利用压力机与现有技术的无机及有机电路基板连接。这样，可以在市场销售的电路基板上，形成符合电路设计需要的附加电路。
[0077]
采用本发明后，使用由在支持板上采用电镀法形成的通路孔、绝缘树脂及电极构成的多层电路基板，将导电性糊料或焊锡糊料充填于通路孔部后取得导通部分的连接，所以与一次层叠而成的基板相比，能够形成间距狭窄的电路布线，能够形成高速高频的电气特性良好、很薄的高多层基板。另外，形成同一层数的电路基板时，同时制作该层数的一半层数的电路基板，通过用导电性糊料或焊锡糊料充填的通路孔作媒介，自上而下地进行基板粘贴后，能够获得缩短制造周期、提高成品率的效果。
附图说明
[0078]
图1是表示本发明的第1实施方式涉及的半导体搭载用布线基板的剖面图。
图2A是表示第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图2B是表示第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图2C是表示第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图3A是表示第1实施方式涉及的半导体搭载用布线基板的另一个变形例的剖面图。
图3B是表示第1实施方式涉及的半导体搭载用布线基板的另一个变形例的剖面图。
图4A是表示第1实施方式涉及的半导体搭载用布线基板的又一个变形例的剖面图。
图4B是表示第1实施方式涉及的半导体搭载用布线基板的又一个变形例的剖面图。
图4C是表示第1实施方式涉及的半导体搭载用布线基板的又一个变形例的剖面图。
图5A是表示本发明的第2实施方式涉及的半导体封装的剖面图。
图5B是表示本发明的第2实施方式涉及的半导体封装的剖面图。
图5C是表示本发明的第2实施方式涉及的半导体封装的剖面图。
图6A是表示本发明的第3实施方式涉及的半导体搭载用布线基板的剖面图。
图6B是表示本发明的第3实施方式涉及的半导体搭载用布线基板的剖面图。
图7是表示本发明的第4实施方式涉及的半导体搭载用布线基板的剖面图。
图8是表示本发明的第5实施方式涉及的半导体搭载用布线基板的剖面图。
图9是表示本发明的第6实施方式涉及的半导体搭载用布线基板的剖面图。
图10A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图10B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图10C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图10D是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图10E是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图11A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图11B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图11C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图11D是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图12A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图12B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图12C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的变形例的剖面图。
图13A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的另一个变形例的剖面图。
图13B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的另一个变形例的剖面图。
图14A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图14B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图14C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图14D是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图15A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图15B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图15C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16C是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16D是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16E是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16F是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16G是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16H是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图16I是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图17A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图17B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图18A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图18B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图19A是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图19B是表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图20A是表示本发明的第7实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图20B是表示本发明的第7实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图21A是表示本发明的第8实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图21B是表示本发明的第8实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图22A是表示本发明的第9实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图22B是表示本发明的第9实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图23A是表示本发明的第10实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图23B是表示本发明的第10实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。
图24A是表示采用本发明涉及的半导体搭载用布线基板的制造方法后获得的导电性糊料或焊锡糊料内部的粉末粒子的结构的示意图。
图24B是表示采用本发明涉及的半导体搭载用布线基板的制造方法后获得的导电性糊料或焊锡糊料内部的粉末粒子的结构的示意图。
图24C是表示采用本发明涉及的半导体搭载用布线基板的制造方法后获得的导电性糊料或焊锡糊料内部的粉末粒子的结构的示意图。
图24D是表示采用本发明涉及的半导体搭载用布线基板的制造方法后获得的导电性糊料或焊锡糊料内部的粉末粒子的结构的示意图。
图25A是表示与粘贴的电极布线层相接的粉末粒子的结构状态的示意图。
图25B是表示与粘贴的电极布线层相接的粉末粒子的结构状态的示意图。
图25C是表示与粘贴的电极布线层相接的粉末粒子的结构状态的示意图。
图25D是表示与粘贴的电极布线层相接的粉末粒子的结构状态的示意图。
图26是表示现有技术的逐次层叠基板的剖面图。
图27A是表示现有技术的一次层叠基板的制造方法的剖面图。
图27B是表示现有技术的一次层叠基板的制造方法的剖面图。
图27C是表示现有技术的一次层叠基板的制造方法的剖面图。
具体实施方式
[0079]
下面，参照附图，具体讲述本发明的实施方式。首先参照图1，讲述本发明的第1实施方式。图1是表示本实施方式涉及的半导体搭载用布线基板的剖面图。在本实施方式涉及的半导体搭载用布线基板5中，在绝缘膜1的内部，设置上下的布线2及旨在将上下的布线2电连接的通路孔3a；在半导体搭载用布线基板5的正反两面、即绝缘膜1的正反两面，设置电极凸台4。该电极凸台4，其侧面的至少一部分被绝缘膜1埋设，布线2和电极凸台4被连接通路孔3a。半导体搭载用布线基板5，有时被称作“基板5”。
[0080]
绝缘膜1，层叠多个绝缘层(参照图11A的绝缘层67a、67b)后构成。布线2，是采用电镀法，在各绝缘层上，形成导电膜图案后设置。在形成该布线2之际，在进行电镀工序之前，在绝缘层中形成到达下层布线2的转接孔，将电镀布线用导电材料埋入该转接孔后，形成通路孔3。另外，向连接上下的布线2的转接孔中，埋入和通路孔3不同的材料、例如导电性糊料或无铅焊锡糊料后，形成通路孔3a。这样，连接布线2和电极凸台4的通路孔3，就由布线用的电镀材料形成，将上下的布线2电连接通路孔3a，则由和通路孔3不同的材料、例如导电性糊料或焊锡糊料形成。
[0081]
构成绝缘膜1的各绝缘层的材料，完全相同。作为绝缘膜1的材料，只要是焊料耐热性、耐药品性等优异的材料就行，没有特别限制。但是最好采用玻璃转移温度高、膜强度及破断延伸率等机械特性优异的环氧树脂、聚酰亚胺、液晶聚合体等耐热性树脂。另外，如果重视成本、作业温度及可靠性，还可以使用环氧树脂、丙烯树脂、聚酰亚胺等。另外，使绝缘膜1薄到0.3mm以下时，为了提高搭载半导体器件时的装卸性，作为绝缘膜1用的材料，最好使用含浸玻璃纤维布或芳族聚酰胺无纺织物等弯曲弹性率高的材料。
[0082]
在本发明的半导体搭载用布线基板5中，由于基板5的正反两面的电极凸台4成为埋入绝缘膜1内的结构，所以基板5的正反两面都能够抑制电极凸台4的高度的离差，能够在半导体搭载用布线基板5的两面高密度而且高精度地搭载半导体器件。进而，由于电极凸台4的侧面被绝缘膜1埋设，所以能够提高电极凸台4和绝缘膜1的贴紧性，能够获得和半导体器件的连接可靠性优异的半导体搭载用布线基板5。
[0083]
另外，由于采用电镀法形成，所以不需要进行排列金属球的作业，能够形成细微的图案。因此，与特开平10-084186号公报、特开2003-60348号公报及特开2004-228165号公报公布的基板相比，能够用狭窄的间距配置通路孔，能够形成具有高布线收容率的电路基板。另外，与特开2004-228165号公报公布的技术不同，因为在向转接孔埋入导电性糊料或焊锡糊料之际，不需要在导电层形成排出空气的孔，所以能够减少工艺数量。另外，还由于不存在排出空气的孔，所以不会出现由孔引起的裂纹等。
[0084]
图2A～2C是表示本实施方式涉及的半导体搭载用布线基板的变形例的剖面图。就是说，在绝缘膜1的正反两面形成的电极凸台4，可以是电极凸台4a(如图2A所示，露出的面位于和绝缘膜1的正面或反面相同的位置)、电极凸台4b(如图2B所示，露出的面位于比绝缘膜1的正面或反面凹陷的位置)或者电极凸台4c(如图2C所示，露出的面位于比绝缘膜1的正面或反面突出的位置)中某一个。
[0085]
因此，在如图2A所示，露出的面位于和绝缘膜1的正面或反面相同的位置的电极凸台4a中，在这里使用金凸台搭载半导体器件时，因为根本不存在电极凸台4a的高度离差，所以能够实现最高精度而且细微间距的半导体器件的连接。另外，在如图2B所示，露出的面位于比绝缘膜1的正面或反面凹陷的位置的电极凸台4b中，在这里使用金引线接合或焊料搭载半导体器件时，因为位于从电极凸台4b突出的位置的绝缘膜1防止金或焊料的过剩的变形，所以能够实现最高精度而且细微间距的半导体器件的连接。进而，在如图2C所示，露出的面位于比绝缘膜1的正面或反面突出的位置的电极凸台4c中，在这里搭载焊料，进而搭载到主板上时，能够防止来自焊料球的根部的裂纹，获得可靠性更加优异的半导体封装。
[0086]
图3A～3B是表示本实施方式的另一个变形例涉及的半导体搭载用布线基板的剖面图。在绝缘膜1的正反两面形成的电极凸台4a，如图3A所示，表面的一部分被绝缘膜1覆盖。另一方面，在图3B中，背面(图的下侧)形成的电极凸台4a的露出的表面的一部分被绝缘膜1覆盖，表面(图的上侧)形成的电极凸台4a，位于和绝缘膜1的表面相同的位置。在图3A及图3B中，在绝缘膜1的正面或反面形成的、表面的一部分被绝缘膜1覆盖的电极凸台4a，位于比绝缘膜1的正面或反面凹陷的位置，但并不局限于此。
[0087]
图4A～4C是表示本实施方式涉及的半导体搭载用布线基板的另一个变形例的剖面图。图4A所示布线基板，是在本发明的第1实施方式涉及的半导体搭载用布线基板5的绝缘膜1的正面或反面的至少一部分上设置支承体6的布线基板。设置支承体6后，能够抑制搭载半导体器件时的热履历引起的翘曲及弯曲等，能够更加高精度地搭载半导体器件。另外，还能够如图4B所示，在绝缘膜1的正面或反面的至少一个面上，形成焊料抗蚀剂层7。本实施方式涉及的半导体搭载用布线基板5，特别是由于电极凸台4的高度的离差非常小，所以能够高精度地形成焊料抗蚀剂层7。进而，还能够如图4C所示，在焊料抗蚀剂层7的面上的至少一部分，设置支承体8。
[0088]
接着，讲述本发明的第2实施方式涉及的半导体封装。图5A～5C是表示本实施方式涉及的半导体封装的剖面图。本实施方式涉及的半导体封装14，如图5A所示，是在前文讲述的半导体搭载用布线基板5上设置2个半导体器件11而成的部件。在半导体搭载用布线基板5上设置的凸台9，连接电极凸台4和1个半导体器件11。进而，另一个半导体器件11的一面的端子和电极凸台4重叠连接，通过引线10作媒介，另一个半导体器件11的另一面的端子和电极凸台4电连接。进而，在该半导体封装14中，通过导电性粘接剂12作媒介，将电极凸台4和外部端子管脚连接。引线10有时称作“金属线10”。
[0089]
在搭载半导体器件11的部位设置的电极凸台4，成为图2A的电极凸台4露出的面位于和绝缘膜1的正面或反面相同的位置的电极凸台4a或如图2B的露出的面位于比绝缘膜1的正面或反面凹陷的位置的电极凸台4b，能够实现高精度而且高密度的半导体封装14。此外，在本实施例中，列举了采用使用凸台9的倒装片连接及使用金属线10的引线连接搭载半导体器件11的例子。但除此之外，还可以使用？2或？3法等，搭载半导体器件11。
[0090]
另外，还可以根据需要，如图5B所示，形成模型15，以便覆盖金属线10、被金属线10连接的电极凸台4及半导体器件11。
[0091]
进而，图5C所示的半导体封装20，搭载在主板19上。半导体封装20，有时被称作“封装20”。主板19，其表面具有电极凸台17和焊料抗蚀剂层18。在半导体封装20的下面(背面)，如图2C所示，设置着露出的面位于比绝缘膜1的背面突出的位置的电极凸台4c。该电极凸台4c通过焊料球16作媒介连接主板的电极凸台17，从而将封装20搭载到主板19上。另外，在半导体封装20的上面(表面)，如图2B所示，设置着露出的面位于比绝缘膜1的表面凹陷的位置的电极凸台4b。该电极凸台4b通过凸台9作媒介，搭载半导体器件11。另外，在封装20的下面(背面)，进而如图2A所示，设置着露出的面位于和绝缘膜1的背面相同的位置的电极凸台4a。该电极凸台4a通过凸台9作媒介，搭载半导体器件11。此外，通过凸台9作媒介，与半导体器件11连接的电极凸台4，最好是电极凸台4a或4b。在搭载焊料球16的部位设置的电极凸台4，最好是电极凸台4a或4c。这样，能够高精度而且高密度地搭载半导体器件11，还能够防止来自焊料球16的根部的裂纹，获得可靠性更加优异的半导体封装14。
[0092]
接着，讲述本发明的第3实施方式涉及的半导体搭载用布线基板。图6A～6B是表示本实施方式涉及的半导体搭载用布线基板的剖面图。如图6A所示，本实施方式涉及的半导体搭载用布线基板29，设置绝缘膜24。绝缘膜24，至少具有位于其表面的第1绝缘层21、位于其背面的第2绝缘层22、位于其中间的第3绝缘层23。半导体搭载用布线基板29，在第3绝缘层23中，具有被其正反两面埋设的布线25，进而具有旨在将布线25电连接的通路孔31a。半导体搭载用布线基板29，进而在绝缘膜24的正反两面，具有露出表面地设置、而且侧面的至少一部分被绝缘膜24埋设的电极凸台27。电极凸台27和布线25，用通路孔28电连接。通路孔31a，充填和通路孔28不同的材料、例如导电性糊料或焊锡糊料。电极凸台27，如前所述，可以是如图2A所示被绝缘膜24埋设的电极凸台的露出的面位于和绝缘膜24的正面或反面相同的位置的电极凸台、如图2B所示位于比绝缘膜24的正面或反面凹陷的位置的电极凸台或者如图2C所示位于比绝缘膜24的正面或反面突出的位置的电极凸台中某一个。
[0093]
在现有技术的布线基板中，采用在位于内部的绝缘层的正反面上设置布线的结构。因此，层叠由和位于内部的绝缘层不同的材料构成的绝缘层后形成布线基板时，由于在伴随着半导体器件动作的热负荷的作用下出现的线膨胀率的差异，产生剥离绝缘膜界面的应力，在结构上存在着将贴紧性弱的布线端子作为起点，绝缘膜界面逐渐剥离的问题。与此不同，本发明的半导体搭载用布线基板29，成为具有被位于其内部的第3绝缘层23的正反两面埋设的布线25的结构。因此，即使用和第3绝缘层23不同的材料形成第1绝缘层21及第2绝缘层22，构成绝缘膜24，对于反复外加由于半导体器件动作而导致的热负荷及偏压时产生的剥离应力，也由于用整个第3绝缘层23承受该应力，所以能够完全防止将布线端子作为起点的绝缘膜界面剥离。
[0094]
这样，本实施方式涉及的半导体搭载用布线基板29，能够在位于其表面的第1绝缘层21、位于其背面的第2绝缘层22、位于其中间的第3绝缘层23中，选择符合目的由任意的物性构成的材料。这样，能够解决象特开2004-228165号公报那样，由于基板的材料局限于热可塑聚酰亚胺一种，所以可靠性因安装的部件而不良的问题以及材料费用高的问题，由于粘贴之际不需要较高的温度，所以还能够解决旨在加热的电力成本增大的问题。
[0095]
另外，本实施方式涉及的半导体搭载用布线基板29，还能够如图6B所示，采用多层布线化结构。在位于绝缘膜24的表面的第1绝缘层21及位于其背面的第2绝缘层22的内部，分别设置布线30和通路孔31。在位于绝缘膜24的内部的第3绝缘层23的内部，设置布线30和转接孔。在第3绝缘层23中，作为用和通路孔31不同的材料例如导电性糊料或焊锡糊料，充填了布线间的通路孔的至少一层以上的通路孔的通路孔31a。
[0096]
进而，即使使用本实施方式涉及的半导体搭载用布线基板29，也能够和上文讲述的半导体搭载用布线基板5同样，形成半导体封装14及20。在半导体搭载用布线基板29的两面搭载半导体器件时，例如在第3绝缘层23中，选择弹性率高的有刚性的材料以便提高装卸性，进而在第1绝缘层21及第2绝缘层22中，使用相同的材料——膜强度高于第3绝缘层23或热膨胀率低于第3绝缘层23的材料后，能够获得防止产生搭载半导体器件时的热膨胀率差引起的来自半导体搭载用布线基板29的表面的裂纹的效果。另外，在半导体搭载用布线基板29的第1绝缘层21侧搭载半导体器件，在第2绝缘层22侧不仅搭载半导体器件，还搭载焊料球后，将半导体搭载用布线基板29搭载到主板上时，能够在所有的绝缘层采用不同的材料，形成在可靠性上成为最佳的半导体搭载用布线基板29。例如在第3绝缘层23中，选择弹性率高的有刚性的材料以便提高装卸性，在第1绝缘层21中，使用膜强度高于第3绝缘层23或热膨胀率低于第3绝缘层23的材料，在第2绝缘层22中，使用弹性率低于第3绝缘层23的材料。
[0097]
接着，讲述本发明的第4实施方式涉及的半导体搭载用布线基板。图7是表示本实施方式涉及的半导体搭载用布线基板的剖面图。本实施方式涉及的半导体搭载用布线基板52，设置绝缘膜47。绝缘膜47，具有位于其表面的第1绝缘层41、位于其背面的第2绝缘层42、位于其内部的第3绝缘层43、在第1绝缘层41和第3绝缘层43之间及第2绝缘层42和第3绝缘层43之间的至少一个中设置的第1绝缘层46。在第4绝缘层46中，形成布线44和通路孔45。在第3绝缘层43中，形成被其正反两面埋设的布线48，和进而作为旨在将布线48电连接的通路孔，用和通路孔45不同的材料、例如导电性糊料或焊锡糊料充填的通路孔45a。进而在绝缘膜47的正反两面，形成露出表面地设置、而且侧面的至少一部分被绝缘膜47埋设的电极凸台50。电极凸台50和布线44，被通路孔51电连接。
[0098]
本发明的半导体搭载用布线基板52，成为具有被位于其内部的第3绝缘层43的正反两面埋设的布线48，进而布线44也被第4绝缘层46埋设的结构。因此，即使在所有的绝缘层中使用不同的材料形成绝缘膜47，对于反复外加由于半导体器件动作而导致的热负荷及偏压时产生的剥离应力，也由于用整个第3绝缘层43及第4绝缘层46承受该应力，所以能够完全防止将布线端子作为起点的绝缘膜界面剥离。
[0099]
在本实施方式涉及的半导体搭载用布线基板52中，也和前文讲述的半导体搭载用布线基板5及半导体搭载用布线基板29同样，能够使用它形成半导体封装14及半导体封装20。在这里，在半导体搭载用布线基板52的两面搭载半导体器件时，例如最好在第3绝缘层43中，选择弹性率高的有刚性的材料以便提高装卸性，在第4绝缘层46中，选择弹性率低的材料以便缓和应力，进而在第1绝缘层41及第2绝缘层42中，使用膜强度高于第3绝缘层43及第4绝缘层46或热膨胀率低于第3绝缘层43及第4绝缘层46的材料。这样，能够形成防止产生搭载半导体器件时的热膨胀率差引起的来自半导体搭载用布线基板52的表面的裂纹，而且还具有缓和应力的功能的半导体搭载用布线基板52。因此，和采用特开2003-60348号公报公布的技术后获得的基板相比，作为半导体封装，能够形成可靠性优异的电路基板。
[0100]
进而，在半导体搭载用布线基板52的第1绝缘层41侧搭载半导体器件，在第2绝缘层42侧不仅搭载半导体器件，还搭载焊料球后，将半导体搭载用布线基板52搭载到主板上时，能够在所有的绝缘层中采用不同的材料，形成在可靠性上成为最佳的半导体搭载用布线基板52。例如在第3绝缘层23中，选择弹性率高的有刚性的材料以便提高装卸性，在第4绝缘层42中，使用热膨胀率低的材料，进而在第1绝缘层41中，使用膜强度高于第3绝缘层43及第4绝缘层46的材料，在第2绝缘层42中，使用弹性率低于第3绝缘层43及第4绝缘层46的材料。
[0101]
接着，讲述本发明的第5实施方式。图8是表示本实施方式涉及的半导体搭载用布线基板的剖面图。本实施方式涉及的半导体搭载用布线基板100a，设置绝缘膜99。绝缘膜99，具有位于其表面的第1绝缘层96、位于其背面的第2绝缘层97、位于其内部的第3绝缘层98。半导体搭载用布线基板100a，具有下述结构：在第1绝缘层96中形成的通路孔94的表面侧(图的上侧)的尺寸，小于背面侧(图的下侧)的尺寸；在第2绝缘层97中形成的通路孔94的背面侧(图的下侧)的尺寸，小于表面侧(图的上侧)的尺寸。这种通路孔形状，例如能够通过激光加工形成通路孔、通过使用感光性树脂的光通路孔实现。通常，在形成通路孔中，在激光加工或曝光工序的激光或曝光光的射入侧和相反侧，通路孔尺寸不同。这样，可以获得具有下述结构的半导体搭载用布线基板100a：在第1绝缘层96中形成的通路孔94的表面侧(图的上侧)的尺寸，小于背面侧(图的下侧)的尺寸；在第2绝缘层97中形成的通路孔94的背面侧(图的下侧)的尺寸，小于表面侧(图的上侧)的尺寸。能够形成提高了和半导体元件的连接密度的基板。
[0102]
此外，在这里所说的通路孔的尺寸，如果通路孔的形状是圆锥台状，就表示其上部或下部中的直径。通路孔的形状未必都是圆形，这时，可以将周长等适当的量作为尺寸定义。
[0103]
接着，讲述本发明的第6实施方式。图9是表示本实施方式涉及的半导体搭载用布线基板100b的剖面图。本实施方式涉及的半导体搭载用布线基板100b，在上述第5实施方式涉及的半导体搭载用布线基板100a中，在第1绝缘层96及第2绝缘层97中形成的通路孔，不是满的通路孔94，而是保形的通路孔95。除了这一点不同以外，具有同样的结构。满的通路孔94时，在通路孔上也能够描绘布线，由于能够设计满的通路孔94被堆起来的那种布线及凸台，所以具有能够提高布线密度的优点。另一方面，保形的通路孔95时，由于具有缓和作用于通路孔的应力的效果，所以具有改善温度循环等可靠性特性的优点。
[0104]
另外，通路孔的表面侧的尺寸和背面侧的尺寸的大小关系，也可以是和图8及图9所示的情况相反的关系。
[0105]
如上所述，由于通路孔的尺寸在表面侧和背面侧不同，所以能够在通路孔的两面中的布线密度上设置差异。这时，最好减小要求高密度的布线密度的一侧的尺寸。用激光形成通路孔的激光通路孔和使用光形成通路孔的光敏通路，通常存在激光及光的射入侧的通路孔的直径变大的倾向。因此，使形成第1绝缘层96之际的激光或光的射入方向，与形成第2绝缘层97之际的激光或光的射入方向相反后，能够将表面侧的尺寸和背面侧的尺寸的大小关系控制成为相反的关系。
[0106]
进而，高性能的半导体元件，由于与布线基板的连接部——凸台的间隔非常狭窄，今后还会更加狭窄，所以搭载半导体元件的表面侧及背面侧的通路孔尺寸小是求之不得的。因为本发明涉及的半导体搭载用布线基板可以在两面搭载半导体元件，所以这时特别希望第1绝缘层96中形成的通路孔的表面侧的尺寸小于背面侧的尺寸，第2绝缘层97中形成的通路孔的背面侧的尺寸小于表面侧的尺寸。
[0107]
接着，讲述本发明的半导体搭载用布线基板的制造方法。图10A～10E及图11A～10D是按照其工序顺序，表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。如图10A所示，首先例如利用电镀法等，在支承基板61上形成成为电极凸台62的导电层。在这里，还能够如图10B所示，通过腐蚀预先在支承基板61上形成凹部63之后，再埋入形成导电层，从而在支承基板61的内部形成一部分埋入的电极凸台64。或者，还能够如图10C所示，首先在支承基板61上设置阻挡层65，再在阻挡层65上形成导电层，从而形成阻挡层65及导电层的2层结构的电极凸台66。
[0108]
接着如图10D所示，在具有如上所述地形成的电极凸台62、64、66的支承基板61上，形成绝缘层67a，进而在绝缘层67a上形成转接孔68a。然后如图10E所示，采用电镀法，在绝缘层67a上形成布线69a。这样，用布线用导电材料埋入转接孔68a的内部，形成连接电极凸台和布线的通路孔68b。
[0109]
接着，如图11A所示，在布线69a上，形成绝缘层67b，采用和上述的转接孔68a的形成方法同样的方法，利用由导电性糊料或焊锡糊料构成的导电材料，在绝缘层67b上形成布线69b，从而用由导电性糊料或焊锡糊料构成的导电材料充填通路孔68c的内部。接着如图11B所示，研磨除去最上层的布线69b，从而形成在布线69a上设置了绝缘层67b和通路孔68c的带支承基板的布线基板73。此外，通路孔68c还可以向在绝缘层67b上设置的转接孔充填由导电性糊料或焊锡糊料构成的导电材料后形成。
[0110]
再接着，如图11C所示，使该带支承基板的布线基板73与绝缘层67b彼此一一接触地重叠，进而使露出绝缘层67b的表面的通路孔68c相互接触地面重合地粘贴。然后，采用腐蚀等完全除去两支持板61后，就如图12A所示，形成电极凸台62在正反两面露出、内部具有多层布线结构的半导体搭载用布线基板75即本发明的第1实施方式涉及的半导体搭载用布线基板。
[0111]
或者如图11D所示，将图10E的状态即在形成绝缘层67b和通路孔68b之前的基板和带支承基板的布线基板73粘贴，然后采用腐蚀等完全除去两支持板61，也能够形成本发明的第1实施方式涉及的半导体搭载用布线基板。
[0112]
采用本发明后，能够利用电镀法，形成通路孔68b，从而维持通路孔彼此的狭小间距化。而且，用粘接性高的材料例如导电性糊料或焊锡糊料充填相互接触的通路孔68c后，能够提高通路孔彼此的粘接性。这样，采用本发明后，能够提供高密度而且可靠性也高的布线基板。特别是使用具有金属粉末粒子的导电性糊料或焊锡糊料时，因为能够形成粉末粒子之间的金属接合，所以能够进而将通路孔彼此高强度地粘接。
[0113]
另外，如果如图12B所示，保留支承基板61的一部分，将它作为支承体76，就可以获得设置了支承体76的半导体搭载用布线基板75。进而，如果需要，还可以如图12C所示，在半导体搭载用布线基板75的两面的任意的部位，形成焊料抗蚀剂层77。
[0114]
另外，如图11A所示，在布线69a上，形成绝缘层67b，采用和上述的转接孔68a的形成方法同样的方法，在绝缘层67b上形成转接孔，然后在绝缘层67b上形成布线69b，从而形成通路孔68c，这样能够多层化。反复进行该工序后，能够多层化到必要的层数为止。
[0115]
对于支承基板61的材质没有特别的限制，但是考虑到最终除去的情况，最好使用加工性良好的材料。作为支承基板61的具体的例子，宜于采用铜、铜合金、不锈钢、铝等金属或玻璃、硅等材料。
[0116]
例如如果使支承基板为由薄膜金属层和比薄膜金属层厚的支持金属层构成的金属制支承基板后，在除去支承基板之际，就可以在基板侧只保留薄膜金属层地只剥除厚的支持金属层。这样，能够使以后需要用腐蚀等除去的金属层非常薄。
[0117]
另外，还可以在用激光等在绝缘层上形成开口之际，将上述薄膜金属层原封不动地保留，用激光形成开口，然后进行去污处理等。在该方法中，由于去污处理时开口部以外被薄膜金属层覆盖，所以不会出现被去污液等造成的树脂损伤，还能够减轻对去污液的污染的问题。
[0118]
另外，作为在通路孔68c内设置的由导电性糊料或焊锡糊料构成的导电材料，最好是能够利用将带支承基板的布线基板73彼此粘贴时的温度和压力切实熔化后连接的材料。具体地说，宜于采用使金属粒子分散到树脂中的导电性糊料或焊锡糊料。另外，绝缘层67a及67b，在制造工艺上需要耐热性及耐药品性等。如果在这一点上没有问题，就能够在绝缘层67a及67b中选择任意的材料。
[0119]
在上述本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法中，如图11C所示，将在尺寸稳定性优异的支承基板61上形成了绝缘层及布线的带支承基板的布线基板73彼此面重合地粘贴。这样，可以如图12A所示，获得电极凸台62的位置精度良好、高密度而且高精度的半导体搭载用布线基板75。
[0120]
进而，面重合地粘贴时的两表面，由于在布线69a上形成绝缘层67b后平坦化，所以不需要通过加热及加压使绝缘层67b变形后粘贴，不依靠通路孔的配置，可以采用均匀的载荷进行按压，能够用非常低的温度而且非常低的压力进行粘贴。因此，粘贴时不会使带支承基板的布线基板73整体变形，能够获得布线及绝缘层的损伤小、可靠性优异的半导体搭载用布线基板75。进而，在粘贴之际的粘贴层中使用包含去污、玻璃纤维布等的刚性高的树脂，还能够在按压及除去铜板等支持板后，形成平坦性优异的电路基板。这样，能够削减在特开2003-188536号公报公布的技术中必不可少的为了平坦化而形成绝缘层的工序，还因为不存在该绝缘层，所以能够减少导致不良的不同材料的界面。
[0121]
另外，如图10B所示，在通过腐蚀预先在支承基板61上形成凹部63之后，再将导电层埋入凹部63，形成电极凸台64时，除去支承基板61的全部或一部分后，能够如图13A所示，获得电极凸台64露出的面比绝缘膜78的正面或反面突出的半导体搭载用布线基板75。
[0122]
另一方面，如图10C所示，在预先在支承基板61上设置阻挡层65，再在阻挡层65上层叠导电层，形成电极凸台66时，除去支承基板61的全部或一部分，进而除去阻挡层65后，能够如图13B所示，获得电极凸台66露出的面比绝缘膜78的正面或反面凹陷的半导体搭载用布线基板75。
[0123]
接着，讲述本发明的半导体搭载用布线基板的其它制造方法。图14A～14D及图15A～15C是按照其工序顺序，表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。首先如图14A所示，在支承基板81上布图形成导电层后，形成电极凸台82。此外，如前所述，通过腐蚀预先在支承基板81上形成凹部之后，再将导电层埋入所述凹部内地形成，如后所述，最终除去支承基板81的全部或一部分时，还能够形成电极凸台露出的面比绝缘膜的正面或反面突出的形状的电极凸台。进而，首先在支承基板81上设置阻挡层，接着形成成为电极凸台82的导电层，除去支承基板81的全部或一部分，再除去阻挡层后，还能够形成电极凸台露出的面比绝缘膜的正面或反面凹陷的形状的电极凸台。下面，讲述图14A所示的在支承基板81上形成电极凸台82时的情况。
[0124]
接着，如图14B所示，在支承基板81上形成绝缘层83，进而在绝缘层83上形成到达电极凸台82的转接孔83a。
[0125]
再接着，如图14C所示，在绝缘层83上形成布线85。这时，布线85的布线用导电材料也被埋入转接孔83a的内部，形成连接布线85和电极凸台82的通路孔84。这样，就获得带支承基板的布线基板86。
[0126]
此外，如果需要，可以如图14D所示，在布线85及绝缘层83上，形成绝缘层83b，在绝缘层83b上形成布线85a的同时，还在绝缘层83b的内部形成通路孔84a。反复进行这种绝缘层、布线及通路孔的形成工序后，能够获得多层化的半导体搭载用布线基板86。
[0127]
接着，在图14C所示的支承基板86和布线85上，如图15A所示，形成绝缘层87。在绝缘层87的内部形成转接孔，进而向该转接孔埋入由导电性糊料或焊锡糊料构成的导电材料，形成通路孔84a。这样，能够获得具有通路孔84a的带支承基板的布线基板90。
[0128]
再接着，如图15B所示，将图14C的带支承基板的布线基板86和图15A的具有用导电性糊料或焊锡糊料充填的通路孔84a的带支承基板的布线基板90，面重合后粘贴。
[0129]
最后，如图15C所示，将支承基板81全部除去，使电极凸台82露出后，就可以获得本发明的第1实施方式涉及的半导体搭载用布线基板92。
[0130]
此外，如果需要，可以如图12B所示，不将支承基板81全部除去，只除去一部分，从而留下支承基板的一部分，作为具有支承体(支承体76)的半导体搭载用布线基板92。进而，还可以如图12C所示，在半导体搭载用布线基板92的两面的任意的部位，形成焊料抗蚀剂层(焊料抗蚀剂层77)。
[0131]
在上述本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法中，由于带支承基板的布线基板86的表面不平坦，所以粘贴时精度有所下降。可是，在该制造方法中，由于只在进行面重合的某一个的带支承基板的布线基板90上形成绝缘层87及在绝缘层87的内部充填了导电性糊料或焊锡糊料的通路孔84a，所以具有可以缩短工序、实现低成本化的优点。
[0132]
但是，为了在适当的低温而且低压的条件下，将带支承基板的布线基板86和具有用导电性糊料或焊锡糊料充填的通路孔84a的带支承基板的布线基板90面重合粘贴，绝缘层87的特性非常重要。作为绝缘层87，最好使用与绝缘层83相比，硬化温度低，而且在层叠时的温度和压力的作用下容易流动的热硬化性树脂。具体地说，可以列举环氧树脂及变性聚酰亚胺等。但是最好采用含有弹性体成分的环氧树脂。在绝缘层87中应用这些材料后，能够获得成本低、可靠性优异的半导体搭载用布线基板92。
[0133]
再接着，讲述本发明的半导体搭载用布线基板的另一个其它制造方法。图16A～16I是按照其工序顺序，表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。在该制造方法中，首先在支承基板61上形成绝缘层93，再在其上形成成为电极凸台62的导电层。和以下的图7的实施例同样，形成布线层等，将2枚基板粘贴后，除去支承基板61(图16H)。在支承基板61上，形成旨在使凸台从最初形成的绝缘层93露出的开口部(图16I)。开口部的形成方法，最好根据位置精度及容易的程度，采用激光或干腐蚀形成，但对它们没有特别的限定。在图16A～16I中，符号67a、67b、70，表示绝缘层；符号68a、68b、71，表示通路孔；符号69a、69b，表示布线；符号72表示导体；符号73表示带支承基板的布线基板。
[0134]
在本制造方法中，由于首先在支承基板61上形成绝缘层93，然后形成凸台等金属层，所以支承基板61上的绝缘层93，作为牢固的腐蚀阻挡层发挥作用。因此，腐蚀铜板时，凸台部、布线部受到腐蚀液损伤的可能性较小，能够获得可靠性高的封装基板。另外，开口后的绝缘层93，还作为焊料抗蚀剂层发挥作用。开口后的绝缘层93，与腐蚀支持板后形成的焊料抗蚀剂层相比，与形成凸台及布线的金属的贴紧性优异，所以成为稳定的焊料抗蚀剂层。进而，因为在确认凸台位置之后在凸台上形成开口部，所以能够位置精度很高地形成凸台上的开口部。
[0135]
再接着，讲述本发明的半导体搭载用布线基板的又一个其它制造方法。图17A～17B是按照其工序顺序，表示本发明的第1实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。如图17A所示，预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔。对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，使具有主要采用电镀法在第4绝缘层122的内部任意设计形成的布线124及通路孔125的带支持板121的基板，在和支持板121相反的面，彼此夹住第3绝缘层123地互相相对。用导电性糊料或焊锡糊料充填的通路孔125a，与规定的电极布线连接地进行？4后，采用真空压力机等，通过第3绝缘层薄片123作媒介，将基板粘贴。
[0136]
在随后的工序中，如图17B所示，通过腐蚀或外加应力、热量、紫外线等除去两面形成的支持板121。进而，作为第1及第2绝缘层，如图17B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。
[0137]
在第3绝缘层——树脂层123上形成转接孔时，能够采用使用钻头的方法、利用曝光显影和形成的方法、利用激光后形成的方法等。使用钻头形成时，由于不给树脂层添加热量，所以树脂层在进行粘贴的按压之前，第3绝缘层123不会硬化。这样，树脂层在粘贴之际才硬化的部分的比例几乎为100％，所以具有能够实现更牢固的贴紧性的优点。另外，利用曝光显影形成转接孔时，具有能够提高通路孔的形状精度及位置精度的优点。进而，使用激光时，具有可以形成更微小的通路孔的优点。另外，使用钻头或激光时，不必在成为粘接层的基板中使用机械特性较差的感光性树脂，可以重视强度面地选择材质。这样，可以形成可靠性高于利用曝光显影形成转接孔基板的基板。
[0138]
图18A和图17A的情况不同，粘贴的一个基板是带支持板121的基板，粘贴的另一个基板是没有支持板的基板。带支持板121的基板，主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125。在带支持板121的基板及没有支持板的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，使带支持板121的基板和另一个没有支持板的基板粘贴。这样，可以在使用带支持板121的基板的均匀加热及均匀载荷中，与现有技术的逐次层叠基板及印刷基板粘贴。
[0139]
然后，如图18B所示，通过腐蚀或外加应力、热量、紫外线等除去两面形成的支持板121。进而，作为第1及第2绝缘层，如图18B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。
[0140]
在图19A中，粘贴的一个基板是带支持板121的基板，粘贴的另一个基板是没有支持板的基板。带支持板121的基板，主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125。在带支持板121的基板及没有支持板的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，使带支持板121的基板和另一个没有支持板的基板粘贴。在这里，成为无极基板的第5绝缘层128，由氧化铝、氧化硅、硅等构成，还可以使用LSI芯片。这样，可以使用带支持板121的基板，从而在均匀加热及均匀载荷中，与无机基板粘贴。
[0141]
然后，如图19B所示，通过腐蚀或外加应力、热量、紫外线等除去支持板121。进而，作为第1及第2绝缘层，如图19B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。与在第5绝缘层128的内部形成了电感器、电容器、电阻器等的空间的无机基板粘贴后，能够形成多功能的电路基板。
[0142]
接着，讲述本发明的第7实施方式。图20A及20B是表示本实施方式涉及的半导体搭载用布线基板的剖面图。在本实施方式中，与前文讲述的第1实施方式涉及的半导体搭载用布线基板相比，除了粘贴的两个基板的外形不同之外，其它的结构都相同。
[0143]
图20A～20B是表示本实施方式涉及的半导体搭载用布线基板的制造方法的剖面图。如图20A所示，被粘贴的带支持板121的基板，其外形互不相同。带支持板121的基板，主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125。在粘贴的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，进行粘贴。这样，使用带支持板121的基板后，可以在均匀加热及均匀载荷中，与现有技术的逐次层叠基板及印刷基板粘贴。
[0144]
然后，如图20B所示，通过腐蚀或外加应力、热量、紫外线等除去两面形成的支持板121。进而，作为第1及第2绝缘层，如图20B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。即使将外形不同的基板彼此粘贴，也在形成支持板121后，能够在粘贴时在粘贴面中用均匀的温度及压力进行按压，对于布线及绝缘层而言，可以减少布线及绝缘层的损伤。因此，和采用特开2004-228165号公报公布的技术后获得的基板相比，能够获得可靠性高的布线基板。另外，粘贴外形互不相同的基板后，能够只增加多层布线必要的部分，能够减少基板整体的体积。进而，采用该结构后，能够在搭载了外形较小的绝缘层的其它的绝缘层上，形成空间。在该空间中，按照其用途搭载其它的半导体元件等后，能够有效地利用该空间，能够提供高密度而且满足多用途的布线基板。
[0145]
接着，讲述本发明的第8实施方式。图21A及21B是表示本实施方式涉及的半导体搭载用布线基板的剖面图。如图21A所示，将外形互不相同的带支持板121的基板和没有支持板的无机基板粘贴后，形成半导体搭载用布线基板。带支持板121的基板，主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125。在粘贴的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，将带支持板121的基板和没有支持板的无机基板粘贴后，形成半导体搭载用布线基板。在这里，成为无极基板的第5绝缘层128，由氧化铝、氧化硅、硅等构成，还可以使用LSI芯片。这样，使用带支持板121的基板后，可以在均匀加热及均匀载荷中，与无机基板粘贴。
[0146]
然后，如图21B所示，通过腐蚀或外加应力、热量、紫外线等除去两面形成的支持板121。进而，作为第1及第2绝缘层，如图21B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。与在第5绝缘层128的内部形成了电感器、电容器、电阻器等的空间的无机基板粘贴后，能够形成多功能的电路基板。另外，粘贴外形互不相同的基板后，能够只增加多层布线必要的部分，能够减少基板整体的体积。
[0147]
接着，讲述本发明的第9实施方式。图22A及22B是表示本实施方式涉及的半导体搭载用布线基板的剖面图。在本实施方式中，与前文讲述的第1实施方式涉及的半导体搭载用布线基板相比，除了粘贴的两个基板的外形不同，而且通过第3绝缘层作媒介连接的基板的枚数不同之外，其它的结构都相同。
[0148]
如图22A所示，使用主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125的带支持板121的基板。在粘贴的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，进行粘贴。
[0149]
这时，由于粘贴的部位有两个以上，所以各个基板的高度不同时，还能够在每个粘贴部位，利用倒装片安装机等进行临时连接后的工序，进行树脂的硬化。进而，使用带支持板121的基板后，可以在均匀加热及均匀载荷中，与现有技术的逐次层叠基板及印刷基板粘贴。
[0150]
然后，如图22B所示，通过腐蚀或外加应力、热量、紫外线等除去两面形成的支持板121。进而，作为第1及第2绝缘层，如图22B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。另外，粘贴外形互不相同的基板后，能够只增加多层布线必要的部分，能够减少基板整体的体积。此外，在本实施方式中，粘贴的两个基板的外形互不相同，而且通过第3绝缘层作媒介连接的基板的枚数在第3绝缘层的表面侧和背面侧不同，在通过第3绝缘层作媒介的各粘贴部分中，如果至少在一个基板上附加支持板，就在连接时的均匀加压、均匀过热及按压后的平坦性上，具有效果。对于现有技术的基板，也能够粘贴采用本发明的带支持板的基板，能够部分性地作为高多层基板。
[0151]
进而，即使与将第2绝缘层——无机材料作为基材的基板粘贴，在无机基板布线内部附加电感器L、电容器C、电阻器R等的功能后，也能够形成高功能基板。另外，采用这种结构后，能够在搭载了外形较小的绝缘层的其它的绝缘层上，形成空间。在该空间中，按照其用途搭载其它的半导体元件等后，能够有效地利用该空间，能够提供高密度而且满足多用途的布线基板。另外，在粘贴的带支持板的基板中的一个上设置空间，按压后，还可以获得和进行了锪孔的基板同样形状的基板。
[0152]
接着，讲述本发明的第10实施方式。图23A及23B是表示本实施方式涉及的半导体搭载用布线基板的剖面图。本实施方式涉及的半导体搭载用布线基板，组合用图19A及19B所示的制造方法和用图18A及18B所示的制造方法后形成。如图23A所示，作为粘贴的上端和下端的基板，使用主要采用电镀方法，在第4绝缘层122的内部任意设计形成布线124及通路孔125后的带支持板121的基板。在带支持板121的基板或者被中间夹住的基材由第3绝缘层123构成的没有支持板的基板中的至少一个的最表层，形成第3绝缘层123。采用激光、钻头、曝光显影等，在该绝缘层123上开口，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。或者预先采用激光、钻头、曝光显影等或者不局限于它们的方法，在第3绝缘层——树脂层123上形成转接孔，对于通路孔内部，则采用印刷法、喷墨法等或者不局限于它们的方法，形成用导电性糊料或焊锡糊料充填的通路孔125a。然后，将带支持板121的基板和另一个没有支持板的基板粘贴。这样，使用带支持板121的基板后，可以在均匀加热及均匀载荷中，与现有技术的逐次层叠基板及印刷基板粘贴。
[0153]
然后，如图23B所示，通过腐蚀或外加应力、热量、紫外线等除去支持板121。进而，作为第1及第2绝缘层，如图23B所示，形成使规定的电极部分开口的焊料抗蚀剂层127，从而能够提高以后的安装半导体元件时及表面安装时的作业性。利用使用多个具有用导电性糊料或焊锡糊料充填的通路孔125a的第3绝缘层123的压力机，能够形成高多层的基板。另外，在这里进行粘贴时，被具有支持板的基板上下夹住的第3绝缘层129，最好改变具有用导电性糊料或焊锡糊料充填的通路孔125a的第3绝缘层123和树脂成分或玻璃纤维布、硅石填料量、芳族聚酰胺无纺织物的含有量。这样，能够进一步增加挤压后的成为图23B的状态时的基板的结构可靠性。
[0154]
在这里，图24A～24D表示采用本发明涉及的半导体搭载用布线基板的制造方法后获得的导电性糊料或焊锡糊料内部的粉末粒子的结构。另外，这里使用的导电性糊料或焊锡糊料，其特征在于：包含一种以上将从锡-铋二元类合金、锡-铟二元类合金、锡-锌二元类合金、锡-银二元类合金、锡-铜二元类合金、锡-金二元类合金、锡-锑二元类合金、锡-镍二元类合金构成的组中选择的某些一种以上的合金作为母相的粉末粒子。导电性糊料或焊锡糊料，可以按照构成基板的树脂的耐热温度以下——压力机温度，选择金属种类。如果将这些二元类合金作为母相，即使包含被微量添加的元素及在粉末制造工序中不能够排除的杂质元素，也属于本发明的权利要求的范围。
[0155]
进而，如果这些焊锡糊料都是低熔点的金属，就往往无法满足要求的耐热性。将从由锡、铋、铟、铜、银、锌、金、镍、锑、涂覆了银等的铜、涂覆了银的锌、涂覆了银的有机充填物、涂覆了锡的有机充填物构成的组中的某些一种以上的粉末混合到焊锡糊料中后，能够提高作为通路孔的连接可靠性。
[0156]
这些导电性糊料或焊锡糊料内部的粉末粒子，在按压之前，如图24A所示，粉末粒子就象粉末粒子A130和粉末粒子B131那样地互相成为分散的状态。粉末粒子A130和粉末粒子B131可以不是相同的成分。利用压力机，外加载荷和温度后，就如图24B所示，粉末粒子A130和粉末粒子B131可能相接。
[0157]
在该状态中，也使糊料粘合剂具有强度后，能够保持通路孔内部的结构强度。具有一部分熔化温度在压力机温度以下的金属粉末时，如图24C所示，该金属粉末熔化后，能够形成元素扩散到邻接的粉末粒子中后的金属接合层132，能够增加电性及结构性的接合可靠性。通路孔内部的金属粉末，都具有压力机温度以下的熔化温度时，如图24D所示，通路孔内部粉末粒子A130和粉末粒子B131互相熔合，成为大块133的状态，能够进一步增加电性及结构性的接合可靠性。这时，在糊料使用的粘合剂、溶剂、助熔剂的活性力的作用下，各粉末之间的润湿性不同。润湿性较差时，在金属粒子之间的界面，一部分成为元素扩散后的金属接合的状态。
[0158]
另外，通路孔内部的粉末粒子的充填率较低时，以及加压力较低时，在金属粒子的界面也成为一部分元素扩散后的金属接合的状态。糊料内部的金属粉末，都具有压力机温度以上的熔化温度时，该金属粉末虽然不熔化，但是在该金属粉末的界面中，邻接的金属粉末彼此元素扩散后进行金属接合，成为图24C所示的状态。即使粘合剂及助熔剂的活性力较低时，在按压时的压力的作用下，粉末彼此碰撞以及粉末和电极互相碰撞，利用该碰撞力，也能够去掉氧化膜，宜于进行元素扩散。这样，由于糊料包含的金属成分、粘合剂及助熔剂成分、按压条件，能够进行具有高可靠性的通路孔连接。
[0159]
图25A～25C表示与粘贴的电极布线层相接的粉末粒子的结构状态。在按压以前，如图25A所示，粉末粒子A130和电极布线134处于互相分离的状态。被压力机加压后，粉末粒子A130和电极布线134可以如图25B所示地相接。即使在该状态下，也使糊料粘合剂具有强度后，能够保持通路孔内部的结构强度。具有一部分熔化温度在压力机温度以下的金属粉末时，如图25C所示，该金属粉末熔化后，能够在(金属粉末)和电极之间形成金属接合层135，能够增加电性及结构性的接合可靠性。用导电性糊料或焊锡糊料充填的通路孔，还兼具除去在基板的布线层上形成的氧化膜的作用。在糊料中使用的粘合剂及助熔剂的活性力的作用下，在与电极之间形成的Cu-Sn、Sn-An、Au-Zn、Cu-Zn等金属间化合物层的厚度变化。即使粘合剂及助熔剂的活性力较低时，在按压时的压力的作用下，粉末彼此碰撞以及粉末和电极互相碰撞，利用该碰撞力，也能够去掉氧化膜。这样，由于糊料包含的金属成分、粘合剂及助熔剂成分、按压条件，能够进行具有高可靠性的通路孔连接。
[0160]
综上所述，采用本发明后，在半导体器件的高集成化、高速化、多功能化导致的端子的增加及间距狭窄化中，非常有效。特别是能够在两面高密度而且高精度地搭载半导体器件，能够获得可靠性更加优异的新型的半导体搭载用布线基板。

Claims (42)

1、一种半导体搭载用布线基板，具有：
绝缘膜；
在所述绝缘膜中形成的布线；
多个电极凸台，这些电极凸台在所述绝缘膜的正反两面中露出表面地设置，而且其侧面的至少一部分被所述绝缘膜埋设；以及
连接所述布线与所述电极凸台的通路孔，
用第1材料来形成连接所述布线与所述电极凸台的通路孔，
将在所述绝缘膜中形成的布线彼此连接的至少一个通路孔，包含与第1材料不同的第2材料。
2、如权利要求1所述的半导体搭载用布线基板，其特征在于：所述绝缘膜，具有：
位于布线基板的正面的第1绝缘层；
位于布线基板的反面的第2绝缘层；以及
位于布线基板内部的一个或多个第3绝缘层，
在所述第3绝缘层中，设置有被第3绝缘层的两表面埋设的多个布线和将这些布线相互连接的通路孔；
所述电极凸台，分别露出表面地设置在所述第1绝缘层中的布线基板的正面侧的表面及所述第2绝缘层中的布线基板的反面侧的表面，而且所述电极凸台的侧面的至少一部分，被所述第1绝缘层或第2绝缘层埋设；
用第1材料来形成在所述第1绝缘层及所述第2绝缘层中形成的通路孔，
将被所述第3绝缘层的两表面埋设的多个布线彼此连接的至少一个通路孔，包含与第1材料不同的第2材料。
3、如权利要求2所述的半导体搭载用布线基板，其特征在于：在将被所述第3绝缘层的两表面埋设的多个布线彼此连接的通路孔中，将离所述第1绝缘层和所述第2绝缘层最远的布线彼此连接的通路孔，包含与形成除此以外的通路孔的第1材料不同的第2材料。
4、如权利要求1～3任一项所述的半导体搭载用布线基板，其特征在于：所述第2材料，是导电性糊料或焊锡糊料。
5、如权利要求1～4任一项所述的半导体搭载用布线基板，其特征在于：所述第2材料，是包含2种以上的粉末粒子的导电性糊料或焊锡糊料。
6、如权利要求1～5任一项所述的半导体搭载用布线基板，其特征在于：所述第2材料，在导电性糊料或焊锡糊料的内部，至少包含锡、铋、铟、铜、银、锌、金、镍、锑、涂覆了银的铜、涂覆了银的锌、涂覆了银的有机充填物、涂覆了锡的有机充填物中的一种粉末粒子。
7、如权利要求1～5任一项所述的半导体搭载用布线基板，其特征在于：所述第2材料，在导电性糊料或焊锡糊料的内部，至少包含将从锡-铋二元类合金、锡-铟二元类合金、锡-锌二元类合金、锡-银二元类合金、锡-铜二元类合金、锡-金二元类合金、锡-锑二元类合金、锡-镍二元类合金构成的组中选择的至少一种合金作为母相的粉末粒子。
8、如权利要求1～3任一项所述的半导体搭载用布线基板，其特征在于：由所述第2材料形成的通路孔的内部，包含大块的形状的部分；在所述大块的内部，包含从锡、铋、铟、金、铜、银、锌、锑、镍构成的组中选择的至少一种元素。
9、如权利要求5～7任一项所述的半导体搭载用布线基板，其特征在于：在由所述第2材料形成的通路孔的内部，所述粉末粒子彼此形成金属接合层。
10、如权利要求1～9任一项所述的半导体搭载用布线基板，其特征在于：所述第1材料，包含从铜、镍及金构成的组中选择的至少一种金属。
11、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第1绝缘层、所述第2绝缘层及所述第3绝缘层中，至少所述第1绝缘层和所述第2绝缘层用不同的材料形成。
12、如权利要求2所述的半导体搭载用布线基板，其特征在于：在所述第1绝缘层与所述第3绝缘层之间及在所述第2绝缘层与所述第3绝缘层之间中的至少一方，具有至少一层第4绝缘层，该第4绝缘层具有布线及通路孔。
13、如权利要求12所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层的上下的绝缘层中至少一方的绝缘层的外形，与所述第3绝缘层的外形不同。
14、如权利要求12所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层的上下的绝缘层中的某一方的绝缘层的外形，与所述第3绝缘层的外形相等；而所述第3绝缘层的上下的绝缘层中的另一方的绝缘层的外形，小于所述第3绝缘层的外形。
15、如权利要求14所述的半导体搭载用布线基板，其特征在于：在所述第3绝缘层与所述另一方的绝缘层相接的面上，除所述另一方的绝缘层之外，还具有至少一个外形小于所述第3绝缘层的外形的绝缘层。
16、如权利要求12所述的半导体搭载用布线基板，其特征在于：所述第1、2及4绝缘层中的至少一个绝缘层，是包含由无机材料构成的布线层的绝缘层；所述第3绝缘层，是由有机材料构成的绝缘层。
17、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含环氧类树脂。
18、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含聚酰亚胺类树脂。
19、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含丙烯类树脂。
20、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含玻璃纤维布。
21、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含硅石填料。
22、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，包含芳族聚酰胺无纺织物。
23、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，是热硬化性树脂。
24、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，是热可塑性树脂。
25、如权利要求2所述的半导体搭载用布线基板，其特征在于：所述第3绝缘层，是感光性树脂。
26、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：所述多个电极凸台中的至少一个，露出的面位于与所述绝缘膜的正面或反面相同的位置。
27、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：所述多个电极凸台中的至少一个，露出的面位于比所述绝缘膜的正面或反面凹陷的位置。
28、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：所述多个电极凸台中的至少一个，露出的面位于比所述绝缘膜的正面或反面突出的位置。
29、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：所述多个电极凸台中的至少一个的表面的一部分，被所述绝缘膜覆盖。
30、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：在所述绝缘膜的正面或反面的至少一部分上，设置支承体。
31、如权利要求1～25任一项所述的半导体搭载用布线基板，其特征在于：在所述绝缘膜的正面或反面的至少一个上，设置焊料抗蚀剂层。
32、一种半导体装置，其特征在于：在权利要求1～31任一项所述的半导体搭载用布线基板上，安装半导体元件。
33、一种半导体搭载用布线基板的制造方法，该制造方法在形成第1布线基板和第2布线基板后，具有将成为所述第1布线基板的最上面的绝缘层与成为所述第2布线基板的最上面的绝缘层面重合地粘贴的工序，其中，
所述第1布线基板由以下步骤形成：
形成成为电极凸台的导电层的第1工序、
在所述导电层上形成绝缘层的第2工序、
在所述绝缘层中形成通路孔的第3工序、
在所述绝缘层上形成布线层的第4工序、
在所述布线层上形成其它绝缘层的第5工序、以及
将所述第3工序～所述第5工序反复进行一次或多次的第6工序，
所述第2布线基板由以下步骤形成：
形成成为电极凸台的导电层的第1工序、
在所述导电层上形成绝缘层的第2工序、
在所述绝缘层中形成通路孔的第3工序、
在所述绝缘层上形成布线层的第4工序、
在所述布线层上形成其它绝缘层的第5工序、
将所述第3工序～所述第5工序反复进行一次或多次的第6工序、以及
在成为最上面的绝缘层中形成通路孔后埋入导体的第7工序，
所述制造方法包含：
向所述第1及所述第2布线基板的绝缘层中的通路孔埋入第1材料的工序；和
在形成成为所述第2布线基板的所述最上面的绝缘层的工序中，充填与所述第1材料不同的第2材料的工序。
34、如权利要求33所述的半导体搭载用布线基板的制造方法，其特征在于：在形成所述第1布线基板的工序中，具有在成为最上面的绝缘层中形成通路孔后埋入导体的第7工序。
35、如权利要求33或34所述的半导体搭载用布线基板的制造方法，其特征在于：在形成所述第1布线基板的工序及/或形成所述第2布线基板的工序中，具有：
在支承基板上形成成为电极凸台的导电层的工序；和
在所述面重合地粘贴的工序之后，除去所述支承基板的一部分或全部的工序。
36、如权利要求33～35任一项所述的半导体搭载用布线基板的制造方法，其特征在于：在形成成为所述最上面的绝缘层的工序中，包含向通路孔内部充填导电性糊料或焊锡糊料的工序。
37、如权利要求33～35任一项所述的半导体搭载用布线基板的制造方法，其特征在于：在形成成为所述最上面的绝缘层的工序中，包含采用印刷法，向通路孔内部充填导电性糊料或焊锡糊料的工序。
38、如权利要求33～37任一项所述的半导体搭载用布线基板的制造方法，其特征在于：在形成成为所述最上面的绝缘层的工序中，包含利用激光或钻头，在成为绝缘层的一部分的树脂层中，形成通路孔的工序。
39、如权利要求33～38任一项所述的半导体搭载用布线基板的制造方法，其特征在于：在形成成为所述最上面的绝缘层的工序中，包含利用曝光显影，形成绝缘层中的通路孔的工序。
40、如权利要求36所述的半导体搭载用布线基板的制造方法，其特征在于：在将成为所述最上面的绝缘层彼此面重合地粘贴的工序中，包含将所述导电性糊料或焊锡糊料内部存在的金属粉末彼此金属接合的工序。
41、一种半导体搭载用布线基板的制造方法，包含：
形成两枚布线基板的工序，各布线基板的形成中具有：形成成为电极凸台的导电层的第1工序、在所述导电层上形成绝缘层的第2工序、在所述绝缘层中形成通路孔的第3工序、在所述绝缘层上形成布线层的第4工序、将所述第2工序～所述第4工序反复进行一次或多次，形成成为最上层的布线层的第5工序；和
利用激光或钻头，在其它的绝缘层中形成通路孔的第6工序；
并且还包含：
将成为所述两枚布线基板的最上层的布线层与在所述其它的绝缘层中形成的通路孔面重合后夹住粘贴的第7工序。
42、如权利要求41所述的半导体搭载用布线基板的制造方法，其特征在于，在形成两枚所述布线基板的工序中，具有：
至少在一个基板中，在支承基板上形成成为电极凸台的导电层的工序；和
在所述粘贴工序之后，除去所述支承基板的一部分或全部的工序。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端
TWI562314B (en) * 2012-11-13 2016-12-11 Invensas Corp Z-connection using electroless plating
CN107148161A (zh) * 2017-05-27 2017-09-08 中国运载火箭技术研究院 电子元器件管脚尺寸转换器及其制作方法
TWI773400B (zh) * 2020-10-15 2022-08-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007034402B4 (de) * 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
US9460951B2 (en) * 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
JP4981712B2 (ja) * 2008-02-29 2012-07-25 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
JPWO2009113198A1 (ja) * 2008-03-14 2011-07-21 イビデン株式会社 インターポーザー及びインターポーザーの製造方法
JP4876272B2 (ja) * 2008-04-02 2012-02-15 サムソン エレクトロ−メカニックス カンパニーリミテッド． 印刷回路基板及びその製造方法
JP2010010500A (ja) * 2008-06-30 2010-01-14 Hitachi Ltd 銅回路部品およびその製造方法
US8278568B2 (en) * 2009-07-23 2012-10-02 Lexmark International, Inc. Z-directed variable value components for printed circuit boards
US8237061B2 (en) * 2009-07-23 2012-08-07 Lexmark International, Inc. Z-directed filter components for printed circuit boards
US8198547B2 (en) 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
US8198548B2 (en) * 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed capacitor components for printed circuit boards
US20110017581A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Switch Components for Printed Circuit Boards
US8273996B2 (en) * 2009-07-23 2012-09-25 Lexmark International, Inc. Z-directed connector components for printed circuit boards
US8735734B2 (en) 2009-07-23 2014-05-27 Lexmark International, Inc. Z-directed delay line components for printed circuit boards
US20110017504A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Ferrite Bead Components for Printed Circuit Boards
US20110017502A1 (en) * 2009-07-23 2011-01-27 Keith Bryan Hardin Z-Directed Components for Printed Circuit Boards
US20110024165A1 (en) * 2009-07-31 2011-02-03 Raytheon Company Systems and methods for composite structures with embedded interconnects
JP2011096900A (ja) * 2009-10-30 2011-05-12 Fujitsu Ltd 導電体およびプリント配線板並びにそれらの製造方法
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
US8826640B2 (en) 2010-11-12 2014-09-09 Raytheon Company Flight vehicles including electrically-interconnective support structures and methods for the manufacture thereof
WO2012099600A1 (en) * 2011-01-21 2012-07-26 Lexmark International, Inc. Z-directed ferrite bead components for printed circuit boards
JP2012209148A (ja) * 2011-03-30 2012-10-25 Sony Corp 導電性粒子、導電性ペースト、及び、回路基板
CN107369668B (zh) 2011-07-22 2020-08-25 先进封装技术私人有限公司 用于制造半导体封装元件的半导体结构
US9078374B2 (en) 2011-08-31 2015-07-07 Lexmark International, Inc. Screening process for manufacturing a Z-directed component for a printed circuit board
US8943684B2 (en) * 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US8752280B2 (en) 2011-09-30 2014-06-17 Lexmark International, Inc. Extrusion process for manufacturing a Z-directed component for a printed circuit board
US9009954B2 (en) 2011-08-31 2015-04-21 Lexmark International, Inc. Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material
US8790520B2 (en) 2011-08-31 2014-07-29 Lexmark International, Inc. Die press process for manufacturing a Z-directed component for a printed circuit board
US8658245B2 (en) 2011-08-31 2014-02-25 Lexmark International, Inc. Spin coat process for manufacturing a Z-directed component for a printed circuit board
KR101550591B1 (ko) * 2011-09-07 2015-09-07 티디케이가부시기가이샤 적층형 코일 부품
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
TWI508241B (zh) 2011-10-20 2015-11-11 先進封裝技術私人有限公司 封裝基板、封裝基板製程、半導體元件之封裝結構及其製程
JP5372112B2 (ja) * 2011-11-04 2013-12-18 新光電気工業株式会社 配線基板の製造方法及び半導体パッケージの製造方法
CN103137570B (zh) * 2011-11-29 2016-02-10 先进封装技术私人有限公司 基板结构、半导体封装元件及基板结构的制造方法
CN102548197B (zh) * 2012-01-30 2016-08-03 华为技术有限公司 一种高速印制电路板
US8822840B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US8822838B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for reducing radiated emissions
US8830692B2 (en) 2012-03-29 2014-09-09 Lexmark International, Inc. Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component
US8912452B2 (en) 2012-03-29 2014-12-16 Lexmark International, Inc. Z-directed printed circuit board components having different dielectric regions
CN203151864U (zh) * 2013-03-05 2013-08-21 奥特斯(中国)有限公司 印制电路板
KR101585554B1 (ko) * 2014-01-22 2016-01-14 앰코 테크놀로지 코리아 주식회사 임베디드 트레이스 기판과 그의 범프 형성 방법
CN103745936B (zh) * 2014-02-08 2016-08-17 华进半导体封装先导技术研发中心有限公司 扇出型方片级封装的制作方法
US9832866B2 (en) * 2015-06-29 2017-11-28 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method of manufacturing the same
US10455708B2 (en) 2015-06-29 2019-10-22 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate and method for manufacturing the same
CN104966709B (zh) * 2015-07-29 2017-11-03 恒劲科技股份有限公司 封装基板及其制作方法
KR102321438B1 (ko) * 2017-07-28 2021-11-04 엘지이노텍 주식회사 인쇄회로기판
US11032917B2 (en) * 2018-06-08 2021-06-08 Unimicron Technology Corp. Circuit carrier board and manufacturing method thereof
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
JP2021052941A (ja) * 2019-09-27 2021-04-08 株式会社平和 遊技機

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6010768A (en) * 1995-11-10 2000-01-04 Ibiden Co., Ltd. Multilayer printed circuit board, method of producing multilayer printed circuit board and resin filler
US6207259B1 (en) * 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
JP3983146B2 (ja) * 2002-09-17 2007-09-26 Ｎｅｃエレクトロニクス株式会社 多層配線基板の製造方法
US20060180344A1 (en) * 2003-01-20 2006-08-17 Shoji Ito Multilayer printed wiring board and process for producing the same
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
JP2005050882A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP2005294496A (ja) * 2004-03-31 2005-10-20 Matsushita Electric Ind Co Ltd 配線基板の連結構造体及びその製造方法
KR100619348B1 (ko) * 2004-09-21 2006-09-12 삼성전기주식회사 무전해 니켈 도금을 이용한 패키지 기판의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI562314B (en) * 2012-11-13 2016-12-11 Invensas Corp Z-connection using electroless plating
CN105934085A (zh) * 2016-06-28 2016-09-07 广东欧珀移动通信有限公司 Pcb板及具有其的移动终端
CN107148161A (zh) * 2017-05-27 2017-09-08 中国运载火箭技术研究院 电子元器件管脚尺寸转换器及其制作方法
TWI773400B (zh) * 2020-10-15 2022-08-01 台灣積體電路製造股份有限公司 半導體元件及其製造方法

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