JP3996315B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子を備えた半導体装置およびその製造方法に関する。特に、半導体素子を保護し、外部機器と半導体素子との電気的な接続を確保する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型化および高機能化のために、半導体装置の小型化や動作速度の高速化とともに、実装密度の向上に対する要求が高まっている。これらの要求に対応するため、種々のパッケージ形態が開発されている。たとえば、ＣＯＣ（チップ・オン・チップ）モジュール（特開平１０−３２３０７号公報）等のパッケージ形態が開発されている。
【０００３】
以下、図５を参照しながら従来のＣＯＣモジュールを用いた半導体装置（以下、「ＣＯＣ」という。）およびその製造方法を説明する。
【０００４】
図５は、従来のＣＯＣ１００の断面を模式的に示している。ＣＯＣ１００は、第１の半導体集積回路部を内蔵する第１半導体チップ１０１と、第２の半導体集積回路部を内蔵する第２半導体チップ１０２とがフェイスダウン方式で互いに電気的に接続された構成をしている。フェイスダウン方式を用いているため、第２半導体チップ１０２の主面は下向きで、半導体チップ１０２の裏面は上向きとなっている。
【０００５】
第１半導体チップ１０１は、リードフレーム１０６のダイパット１０６ａ上に配置されており、第１半導体チップ１０１の上方に位置する第２半導体チップ１０２は、第１半導体チップ１０１よりも小さいチップサイズを有している。第１半導体チップ１０１および第２半導体チップ１０２は共に、封止樹脂１０８によって封止されている。
【０００６】
第１半導体チップ１０１の主面には、第１の半導体集積回路部に電気的に接続された複数の第１素子電極１０３が形成されており、一方、第２半導体チップ１０２の主面には、第２の半導体集積回路部に電気的に接続された複数の第２素子電極１０４が形成されている。第１半導体チップ１０１の主面と第２半導体チップ１０２の主面とは互いに対向するように配置されており、第１半導体チップ１０１の第１素子電極の一部１０３ａと第２半導体チップ１０２の第２素子電極１０４とは、接続部材（例えば、バンプ）１０５によって互いに電気的に接続されている。また、第１半導体チップ１０１の第１素子電極の一部１０３ｂは、ボンディングワイヤ（例えば、Ａｕ線）１０７によってリードフレーム１０６の外部リード（外部電極）１０６ｂと電気的に接続されている。
【０００７】
次に、同図を参照しながら、従来のＣＯＣ１００の製造方法を説明する。
【０００８】
まず、第１半導体チップ１０１と第２半導体チップ１０２とを用意した後、第２半導体チップ１０２の第２素子電極１０４上に、はんだ等からなる接続部材１０５を形成する。次に、第２半導体チップ１０２の第２素子電極１０４が接続部材１０５を介して第１半導体チップ１０１の第１素子電極１０３ａに接続するように、第２半導体チップ１０２を第１半導体チップ１０１の上に載置する。次いで接続部材１０５を溶融させることによって、第２半導体チップ１０２の第２素子電極１０４と第１半導体チップ１０１の第１素子電極１０３ａとを互いに電気的に接続する。
【０００９】
次に、第１半導体チップ１０１をリードフレーム１０６のダイパット１０６ａ上に取り付けた後、ワイヤボンディング法を用いて第１半導体チップ１０１の第１素子電極１０３ｂとリードフレーム１０６の外部リード１０６ｂとをボンディングワイヤ（例えば、Ａｕ線）１０７によって電気的に接続する。最後に、第１半導体チップ１０１および第２半導体チップ１０２と、リードフレーム１０６のダイパット１０６ａおよび外部リード１０６ｂの一部とを封止樹脂１０８によって封止すると、ＣＯＣ１００が得られる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＯＣ１００には、より多ピン化させることが困難であるという問題がある。すなわち、ＣＯＣ１００では、封止樹脂（パッケージ）１０８の側面から引き出された外部リード１０６ｂを用いて外部接続を行うため、さらに多くの外部電極（外部端子）を設けることが難しい。また、ＣＯＣ１００の外形寸法は、リードフレーム１０６のサイズ等のパッケージ寸法によって制約されるため、ＣＯＣ１００の小型化を図ることが難しい。
【００１１】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、多ピン化に対応でき、小型化が可能な半導体装置およびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による半導体装置は、複数の第１素子電極が配列された主面を有する第１半導体素子と、複数の第２素子電極が配列された主面であって前記第１半導体素子の前記主面に対向する主面を有する第２半導体素子と、前記第１半導体素子の前記複数の第１素子電極の少なくとも一部と、前記第２半導体素子の前記複数の第２素子電極の少なくとも一部とを電気的に接続する接続部材と、前記第１半導体素子の前記主面と前記第２半導体素子の裏面とを被覆する絶縁層と、前記絶縁層に形成され、前記複数の第１素子電極の少なくとも一部を露出する開口部と、前記絶縁層上に形成され、前記開口部内に露出した前記第１素子電極と電気的に接続された配線層と、前記配線層の一部として前記絶縁層上に形成され、外部機器に電気的に接続可能な複数の外部電極とを備え、これによって上記目的を達成する。
【００１３】
ある実施形態では、前記第１半導体素子および前記第２半導体素子は共に半導体チップであり、前記第１半導体素子の前記主面の面積は、前記第２半導体素子の前記主面の面積よりも大きい。また、ある実施形態では、前記第１半導体素子は、半導体ウェハ内に形成された半導体チップである。
【００１４】
前記複数の外部電極のうちの少なくとも一部は、前記第２半導体素子の前記裏面上に位置する絶縁層上に形成されていることが好ましい。
【００１５】
ある実施形態では、前記第２半導体素子は、外部機器に電気的に接続可能な外部電極を少なくとも１つ前記第２半導体素子の裏面上に有している。
【００１６】
前記第１半導体素子の前記主面上に形成され、前記複数の第１素子電極を露出する開口部を有するパッシベーション膜をさらに備え、前記絶縁層は、前記パッシベーション膜上に形成されていてもよい。
【００１７】
前記外部電極上に設けられた金属ボールをさらに備えていてもよい。
【００１８】
本発明による半導体装置の製造方法は、複数の第１素子電極が配列された主面を有する第１半導体素子と、複数の第２素子電極が配列された主面を有する第２半導体素子とを用意する工程と、前記第１半導体素子の前記主面と前記第２半導体素子の前記主面とを互いに対向させた後、前記第１半導体素子の前記複数の第１素子電極の少なくとも一部と、前記第２半導体素子の前記複数の第２素子電極の少なくとも一部とを接続部材によって互いに電気的に接続する工程と、前記第２半導体素子の裏面および前記第１半導体素子の前記主面を被覆する絶縁層を形成する工程と、前記複数の第１素子電極の少なくとも一部を露出する開口部を前記絶縁層に形成する工程と、前記開口部内に露出した前記第１素子電極に電気的に接続する配線層であって、前記配線層の一部が外部機器に電気的に接続可能な外部電極として機能する配線層を前記絶縁層上に形成する工程とを包含する。
【００１９】
前記複数の第１素子電極の少なくとも一部と前記複数の第２素子電極の少なくとも一部とを互いに電気的に接続する工程を実行した後に、前記第２半導体素子の前記裏面を研磨する工程をさらに包含することが好ましい。
【００２０】
前記複数の第１素子電極の少なくとも一部と前記複数の第２素子電極の少なくとも一部とを互いに電気的に接続する工程を実行した後に、互いに対向する前記第１半導体素子の前記主面と前記第２半導体素子の前記主面との間に封止樹脂を充填する工程をさらに実行することが好ましい。
【００２１】
ある実施形態では、前記絶縁層に前記開口部を形成する工程の後、前記第２半導体素子の前記裏面と前記絶縁層とを共に研磨する工程と、研磨された前記第２半導体素子の前記裏面および前記絶縁層の上に、さらなる絶縁層を形成する工程とをさらに実行する。
【００２２】
前記外部電極上に金属ボールを設ける工程をさらに包含することが好ましい。
【００２３】
ある実施形態では、前記第１半導体素子と前記第２半導体素子とを用意する工程は、前記第１半導体素子が複数形成された半導体ウェハを用意し、前記半導体ウェハに形成された複数の前記半導体素子のそれぞれに対応する前記第２半導体素子を用意する工程であり、前記配線層を形成する工程の後、前記半導体ウェハを前記複数の第１半導体素子のそれぞれに分離する工程をさらに実行する。
【００２４】
ある実施形態では、前記第１半導体素子と第２半導体素子とを用意する工程は、半導体チップ形態の前記第１半導体素子および前記第２半導体素子を用意する工程である。
【００２５】
本発明の半導体装置では、第１半導体素子の主面と第２半導体素子の裏面とを被覆する絶縁層上に外部電極が形成されているので、外部電極を二次元的に配置することができる。このため、半導体装置の側面から引き出された外部リードを外部電極として使用する従来の半導体装置と比較して、より多くの外部電極を設けることが可能な半導体装置を提供することができる。また、従来の半導体装置のようにリードフレームを用いずに、第１半導体素子の主面上に位置する絶縁層上に外部電極が形成されているため、第１半導体素子のサイズの半導体装置にすることができる。このため、リードフレームのサイズ等よる寸法制約を受けていた従来の半導体装置よりも、小型化した半導体装置を提供することができる。第２半導体素子の裏面上に位置する絶縁層上に外部電極が形成されると、半導体装置の上面全面を用いて外部電極を配置することが可能となる。
【００２６】
第２半導体素子の裏面上に外部電極が形成されている場合、当該外部電極を通じて第２半導体素子で発生した熱を外部機器（例えば、配線基板）に直接伝えて放熱させることができるため、半導体装置の放熱性を向上させることができる。第１半導体素子の主面上にパッシベーション膜が形成されている場合、パッシベーション膜によって第１半導体素子に内蔵された第１の半導体集積回路部を保護することができる。外部電極上に金属ボールが設けられると、金属ボールを介して外部電極と配線基板とを簡便なプロセスで迅速に電気的に接続することが可能となる。また、外部電極上に金属ボールが設けることによって外部電極と配線基板との間隔を広げることができ、半導体装置と配線基板との線膨張係数の差に起因して生じる両者の接合部に加わる応力を緩和することができる。
【００２７】
本発明の半導体装置の製造方法では、第１素子電極に電気的に接続する配線層であって配線層の一部が外部電極として機能する配線層を絶縁層上に形成する工程を行うので、従来技術で使用されていたワイヤーボンディング法を用いずに、第１素子電極と外部電極とを電気的に接続することができる。このため、従来技術と比較して、微細な配線を形成することが可能となる。また、ウェハ一括で形成可能な配線を作製することができ、さらには、従来技術と比較して配線長を短くすることができるため、電気的特性を向上させた半導体装置を製造することができる。
【００２８】
第２半導体素子の裏面を研磨すると、半導体装置の厚さを薄くすることができる。予め厚さを薄くした第２半導体素子を用いる場合においてはチップが割れたりするためにハンドリングが困難であるのに対して、第２半導体素子の裏面を研磨する場合、ハンドリングの困難性を軽減することができる。
【００２９】
第１半導体素子の主面と第２半導体素子の主面との間に封止樹脂を充填した場合、第１半導体素子と第２半導体素子との接合を強固なものにすることができる。また、封止樹脂を充填することによって、第１半導体素子の主面と第２半導体素子の主面との間にボイドが生じないようにすることができ、その結果、ボイドにたまった水蒸気の膨張によって半導体装置にクラックが生じるということを防止することができるため、吸湿や耐リフロー試験を実行するのに有利な半導体装置を製造することができる。
【００３０】
第２半導体素子の裏面と絶縁層とを共に研磨した後、研磨された第２半導体素子の裏面および絶縁層の上にさらなる絶縁層を形成した場合、絶縁層の平坦性を確保することができ、その結果、外部電極の平坦性を良好にすることができる。第１半導体素子が複数形成された半導体ウェハを用意すると、半導体ウェハ状態で各工程を実行することができるため、製造コストの低減を図ることができる。
【００３１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。以下の図面においては、説明を簡明にするために、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
（実施形態１）
図１を参照しながら、本発明による実施形態１を説明する。図１（ａ）は、本実施形態にかかる半導体装置１０の上面を模式的に示しており、半導体装置１０の内部構造を説明するために一部を切り欠いて示している。図１（ｂ）は、半導体装置１０の断面を模式的に示している。
【００３２】
本実施形態の半導体装置１０は、複数の第１素子電極１２が配列された主面１１ａを有する第１半導体素子（第１半導体チップ）１１と、複数の第２素子電極１４が配列された主面１３ａを有する第２半導体素子（第２半導体チップ）１３と、第２半導体チップ１３を覆うように第１半導体チップ１１の主面１１ａ上に形成された絶縁層１７と、絶縁層１７上に形成された配線層２２とを有している。配線層２２は第１素子電極１２の一部１２ｂに電気的に接続されており、配線層２２の一部には、外部機器（不図示）に電気的に接続可能な外部電極として機能するランド２３が形成されている。同図に示すように、ランド２３上には金属ボール２５が設けられ、金属ボール２５が位置する領域以外の半導体装置１０の上面には、ソルダーレジスト膜２４が形成されていることが好ましい。
【００３３】
第１半導体チップ１１は、第１の半導体集積回路部（不図示）を内蔵しており、第１半導体チップ１１の第１素子電極１２は、第１の半導体集積回路部に電気的に接続されている。一方、第２半導体チップ１３は、第２の半導体集積回路部（不図示）を内蔵しており、第２半導体チップ１３の第２素子電極１４は、第２の半導体集積回路部に電気的に接続されている。なお、第１の半導体集積回路部を保護するために第１半導体チップ１１の主面１１ａには、第１素子電極１２を露出する開口部を有するパッシベーション膜（不図示）が形成されていることが好ましい。
【００３４】
第１半導体チップ１１の主面１１ａと第２半導体チップ１３の主面１３ａとは互いに対向して配置されており、第２半導体チップ１３の主面１３ａは下向きで、第２半導体チップ１３の裏面１３ｂは上向きにされている。第２半導体チップ１３の第２素子電極１４は、接続部材１５を介して第１半導体チップ１１の第１素子電極１２の一部１２ａに電気的に接続されている。
【００３５】
本実施形態では、第２半導体チップ１３の第２素子電極１４に電気的に接続される第１半導体チップ１１の第１素子電極１２ａが第１半導体チップ１１の主面１１ａの中央部に配置された第１半導体チップ１１を用いている。第１素子電極１２ａ以外の第１素子電極１２ｂは、半導体チップ１１の主面１１ａの外周部に配置されている。また、第２半導体チップ１１のサイズは、第１半導体チップ１３のサイズよりも小さい。言い換えると、第２半導体チップ１３の主面１３ａの面積は、第１半導体チップ１１の主面１１ａの面積よりも小さい。なお、本実施形態では、半導体装置１０の厚さを薄くする目的で、第２半導体チップ１３として、通常よりも厚さの薄い半導体チップを用いている。
【００３６】
本実施形態では第１半導体素子として半導体チップを用いているが、半導体チップに分離する前の半導体ウェハを用いてもよい。すなわち、第１半導体チップ１１は、半導体ウェハ内に形成された状態であってもよい。なお、第１半導体チップの第１素子電極１２ｂは、第１半導体チップ１１の主面１１ａの外周部の全ての辺に設けられている必要はない。
【００３７】
第１半導体チップ１１の素子電極１２ａと第２半導体チップ１３の第２素子電極１４とを電気的に接続する接続部材１５は、例えば半田または導電ペーストから構成されている。接続部材１５の高さは、例えば５〜１５０μｍ程度であり、接続部材１５の幅（または径）は、例えば５〜１５０μｍ程度である。
【００３８】
本実施形態では、第１半導体チップ１１の主面１１ａと第２半導体チップ１３の主面１３ａとの間（間隙）に封止樹脂１６が充填されている。封止樹脂１６によって、第１半導体チップ１１と第２半導体チップ１３との接続の信頼性を向上させることができる。封止樹脂としては、例えば、エポキシ樹脂を用いることができる。なお、封止樹脂１６の充填を行わずに、第１半導体チップ１１の主面１１ａと第２半導体チップ１３の主面１３ａとの間に絶縁層１７が形成されていてもよい。
【００３９】
封止樹脂１６が充填された場合、第１半導体チップ１１と第２半導体チップ１３との接続の信頼性向上に加えて、第１半導体チップ１１の主面１１ａと第２半導体チップ１３の主面１３ａとの間にボイドが生じないようにすることができるという利点もある。このようにしてボイド対策を施すと、ボイドにたまった水蒸気の膨張によって半導体装置にクラックが生じるということを防止することができるため、吸湿や耐リフロー試験を実行するの有利な半導体装置にすることができる。
【００４０】
第１半導体チップ１１の主面１１ａおよび第２半導体素子１３の裏面１３ｂの上には、絶縁層１７が形成されている。絶縁層１７には、第１半導体チップ１１の第１素子電極１２ｂを露出する開口部２１が形成されている。絶縁層１７に形成された開口部２１は、配線層２２の断線を防止するために、開口部２１を規定する側面と絶縁層１７の上面とが鈍角（例えば、１００〜１４０度程度）をなすように形成されていることが望ましい。
【００４１】
絶縁層１７は、絶縁性を有する材料から構成されており、例えば、エステル結合型ポリイミドやアクリレート系エポキシ等の高分子材料から構成されている。絶縁層１７の厚さは、第２半導体チップ１３が覆われる程度の厚さであり、例えば、第１半導体チップ１１の主面１１ａを基準にして５０〜８００μｍ程度であり、応力吸収および半導体装置の実装高さの観点から４００μｍ程度であることが好ましい。
【００４２】
絶縁層１７は、絶縁性の弾性材料から構成されていることが好ましい。低弾性率材料（弾性率が例えば２０００ｋｇ／ｍｍ2以下の材料）から絶縁層１７を構成した場合、半導体装置１０を実装した配線基板と第１半導体チップ１１との間に熱膨張係数の違いに起因して発生する熱応力を、絶縁層１７によって効果的に防止・抑制することが可能となるからである。低弾性率材料として、例えば、エステル結合型ポリイミドやアクリレート系エポキシ等の高分子材料を用いることができる。
【００４３】
絶縁層１７上には、開口部２１内に露出した第１素子電極１２ｂに電気的に接続された配線層（配線パターン）２２が形成されている。配線層２９は、例えば銅から形成されている。配線層２２の一部には、外部機器（不図示）に電気的に接続可能な外部電極として機能するランド２３が形成されている。ランド２３は第１半導体チップ１１の主面１１ａ上に位置する絶縁層１７上に二次元的に形成されているので、本実施形態の半導体装置１０は、従来のＣＯＣ１００と比べて、多ピン化に対応できる構成となっている。また、第２半導体チップ１３の裏面１３ｂ上に位置する絶縁層１７上にもランド２３を形成することが可能であるため、半導体装置１０の上面全体に多数のランド２３を形成することができる。また、本実施形態の半導体装置１０では、外部電極として機能するランド２３と素子電極１２ｂとの間を微細配線が可能な配線層２２によって電気的に接続しているので、ワイヤボンディング法を用いて素子電極１０３ｂと外部電極（外部リード）１０６ｂの間をボンディングワイヤ１０７で電気的に接続したＣＯＣ１００と比較して、半導体装置のサイズを小型化することが可能となる。
【００４４】
ランド２３には、外部電極端子として機能する金属ボール２５が接合されていることが好ましい。金属ボール２５は、例えば、半田、半田メッキされた銅、ニッケル等から構成されている。ランド２３に金属ボール２５が接合されていると、簡便なプロセスで迅速に、金属ボール２５を介してランド２３と配線基板とを電気的に接続することができる。また、金属ボール２５によってランド２３と配線基板との間隔を広げることができるため、半導体装置１０と配線基板との線膨張係数の差に起因して、半導体装置１０と配線基板との接合部に加わる応力を緩和することができる。
【００４５】
絶縁層１７上のうち金属ボール２５が位置する領域を除く部分には、配線層２２を覆うように、ソルダーレジスト膜２４が形成されていることが好ましい。すなわち、配線層２２を覆い、かつ金属ボール２５の一部を露出させるソルダーレジスト膜２４が形成されていることが好ましい。ソルダーレジスト膜２４によって、金属ボール２５の半田によって生じる所望でない配線層２２の電気的短絡を防止することができる。また、配線層２２と配線基板との所望でない電気的接触を防止することができる。
【００４６】
本実施形態によると、外部電極として機能するランド２３を絶縁層１７上に二次元的に複数形成することが可能であるため、半導体装置１０の上面全面に多数のランド２３を形成することができ、多ピン化に対応することが可能となる。また、第１半導体チップ１１の主面１１ａ上方に形成されたランド２３を外部電極として機能させるため、リードフレーム（外部リード）を用いる必要がない。このため、半導体装置１０のサイズを第１半導体チップ１１のサイズすることができ、その結果、リードフレームを使用するＣＯＣ１００と比較して、半導体装置のサイズを小型化することができる。また、ＣＯＣ１００で使用されたワイヤーボンディング法を用いずに、配線層２２によって素子電極１２と外部電極２３が電気的に接続されているため、ＣＯＣ１００と比較して微細な配線を形成することができる。さらに、ＣＯＣ１００よりも配線長を短くすることができるため、半導体装置の電気的特性を向上させることができる。
【００４７】
また、図２（ａ）および（ｂ）に示すように、絶縁層１７から露出した第２半導体チップ１３の裏面１３ｂ上に、外部機器に電気的に接続可能なランド（外部電極）２６が形成された半導体装置３０の構成にすることもできる。図２に示す例では、ランド２６の上に金属ボール２７がさらに設けられている。第２半導体チップ１３の裏面１３ｂ上にランド２６が形成されていると、第２半導体チップ１３で発生した熱がランド２６に伝わるため、金属ボール２７を介して外部機器（例えば、配線基板）に直接放熱可能な構成となる。その結果、半導体装置の放熱性を向上させることができる。図２の例においては、通常の厚さの第２半導体チップ１３を示しているが、厚さの薄い第２半導体チップ１３を用いることも可能である。
（実施形態２）
次に、図３（ａ）〜（ｇ）および図４（ａ）〜（ｇ）を参照しながら、本実施形態にかかる半導体装置の製造方法を説明する。図３（ａ）〜（ｇ）および図４（ａ）〜（ｇ）は、本実施形態の工程断面図を示している。
【００４８】
まず、図３（ａ）に示すように、第１素子電極１２が形成された第１半導体チップ１１を複数含む半導体ウェハ５０を用意する。なお、半導体ウェハ５０でなく、チップ状態の第１半導体チップ１１を用意してもよい。
【００４９】
次に、図３（ｂ）に示すように、第２半導体チップ１３の第２素子電極１４の上に、半田または導電ペーストなどから構成された接続部材１５を形成した後、接続部材１５を介して第２半導体チップ１３の第２素子電極１４を第１半導体チップ１１の第１素子電極１２ａ上に載置し、両者を接合する。
【００５０】
次に、図３（ｃ）に示すように、第２半導体チップ１３の裏面１３ｂを平面研磨する。この平面研磨は、製造される半導体装置の薄型化のために実行され、例えば、半導体製造プロセスにおいて通常使用されるバックグラインダーを用いて行われる。このようにして第２半導体チップ１３の裏面１３ｂを研磨する場合、予め厚さの薄い第２半導体素子を取り扱う場合にはチップが割れたりすることなどによりハンドリングが困難であったのに対して、そのハンドリングの困難性を軽減することができる。
【００５１】
次に、図３（ｄ）に示すように、第１半導体チップ１１と第２半導体チップ１３との間隙に封止樹脂１６を充填する。封止樹脂１６の充填は、第１半導体チップ１１と第２半導体チップ１３との接合を強固にするために実行され、例えば、通常のＦＣ実装工程と同様にディスペンサー塗布によって行われる。封止樹脂として、例えば、エポキシ樹脂を用いることができる。第１半導体チップ１１と第２半導体チップ１３との接合を強固にした後に第２半導体チップ１３の裏面１３ｂを研磨することも信頼性を高める上で好適であるので、図３（ｃ）の工程と図３（ｄ）の工程とを入れ換えてもよい。
【００５２】
なお、封止樹脂１６を充填せずに次の工程（図３（ｅ））を実行することも可能であるが、封止樹脂１６を充填すると、第１半導体チップ１１の主面１１ａと第２半導体チップ１３の主面１３ｂとの間にボイドが残る可能性を回避することができる。その結果、ボイドにたまった水蒸気の膨張によって半導体装置にクラックが生じるということを防止することができるため、吸湿や耐リフロー試験を実行することが有利になるという利点がある。
【００５３】
次に、図３（ｅ）に示すように、第２半導体チップ１３の裏面１３ｂおよび第１半導体チップ１１の主面１１ａを被覆する絶縁層１７を形成する。絶縁層１７の形成は、第２半導体チップ１３の裏面１３ｂを覆う程度の厚さにて、感光性を有する絶縁材料をスピンコート法によって塗布した後、乾燥することによって行う。絶縁層１７の厚さは、例えば５０〜８００μｍ程度、好ましくは４００μｍ程度にする。
【００５４】
なお、第２半導体チップ１３の裏面１３ｂおよび第１半導体チップ１１の主面１１ａを被覆する絶縁層１７を形成したときに、第２半導体チップ１３の厚さや大きさによって絶縁層１７に段差ができる可能性がある。この場合には、絶縁層１７を形成した後または次工程（図３（ｆ））を行った後に、第２半導体チップ１３の裏面１３ｂと絶縁層１７とを共に研磨し、次いで研磨された第２半導体チップ１３の裏面１３ｂおよび絶縁層１７の上にさらなる絶縁層を形成してもよい。このようにすれば、絶縁層１７の平坦性を確保することができ、その結果、絶縁層１７上に形成される外部電極の平坦性を良好にすることができる。なお、図３（ｃ）の工程で研磨を行わずに、この段階での研磨だけを行うことも可能である。
【００５５】
次に、図３（ｆ）に示すように、乾燥した絶縁層１７に対して露光および現像を順次行うことによって、第１半導体チップ１１の素子電極１２ｂの上に位置する絶縁層１７を選択的に除去する。これによって、第１半導体チップ１１の第１素子電極１２ｂを露出する開口部２１を絶縁層１７に形成する。開口部２１を形成する際、露光工程において平行光ではなく例えば拡散光（散乱光を含む）を使用することが好ましい。拡散光を使用することによって、開口部の側２１面と絶縁層１７の上面とが鈍角（例えば、１００〜１４０度程度）をなすように、開口部１７を形成することが可能となる。
【００５６】
絶縁層１７を形成するための感光性絶縁材料としては、例えばエステル結合型ポリイミドやアクリレート系エポキシ等の高分子材料を用いることができ、絶縁性を有する材料であれば特に限定されない。なお、感光性を有する絶縁層１７として、予めフィルム状に形成された材料を用いてもよい。この場合、フィルム状の絶縁層１７を第１半導体チップ１１の主面１１ａ上に貼りあわせた後に、露光と現像とを順次行って絶縁層１７に開口部２１を形成することができる。また、感光性を有していない絶縁層１７を形成した後、例えば、レーザーやプラズマを用いる機械的な加工、またはエッチングなどの化学的な加工によって開口部２１を形成することも可能である。
【００５７】
次に、図３（ｇ）に示すように、開口部２１内に露出した第１半導体チップ１１の第１素子電極１２ｂおよび絶縁層１７の上に薄膜金属層１８を形成する。薄膜金属層１８の形成は、スパッタリング法、真空蒸着法、ＣＶＤ法、または無電解めっき法などの薄膜形成技術によって行うことができる。本実施形態では、厚さ０．２μｍ程度のＴｉ膜とその上に形成された厚さ０．５μｍ程度のＣｕ膜とからなる薄膜金属層１８を形成する。
【００５８】
次に、図４（ａ）に示すように、薄膜金属層１８の上にスピンコート法でポジ型感光性レジスト膜またはネガ型感光性レジスト膜を形成した後、周知の露光・現像技術によって仕上げ製品の所望のパターン以外を硬化することによって、メッキレジスト膜１９を作製する。
【００５９】
次に、図４（ｂ）に示すように、薄膜金属層１８上のうちメッキレジスト膜１９の形成されている部分を除く領域に、電解めっき等の厚膜形成技術によって厚膜金属層２０を選択的に形成する。本実施形態では、Ｃｕ膜からなる厚膜金属層２０（厚さ：１０μｍ）を形成する。
【００６０】
次に、図４（ｃ）に示すように、厚膜金属層２０の形成後、メッキレジスト膜１９を分解して除去した後、薄膜金属層１８および厚膜金属層２０を選択的に除去することによって、第１素子電極１２ｂとのコンタクト部２２ａおよびランド２３を含む金属配線層（金属配線パターン）２２を形成する。金属配線層２２の形成は、薄膜金属層１８を溶解除去できるエッチング液を施すことによって行う。例えば、Ｃｕ膜に対して塩化第二銅溶液を用い、Ｔｉ膜に対してＥＤＴＡ溶液を用いて全面エッチングすると、厚膜金属層２０よりも厚さの薄い薄膜金属層１８が先行して除去され、金属配線層２２が得られる。なお、メッキレジスト膜１９を除去した後に、フォトリソグラフィ技術を用いて所望のパターン形状を有するエッチングレジスト膜を形成し、このエッチングレジスト膜によって厚膜金属層２０を保護してもよい。
【００６１】
次に、図４（ｄ）に示すように、金属配線層２２および絶縁膜１７の上にスピンコート法で感光性のソルダーレジスト膜２４を形成する。その後、図４（ｅ）に示すように、公知のフォトリソグラフィ技術を用いて、ランド２３を露出する開口部２４ａをソルダーレジスト膜２４に形成する。ソルダーレジスト膜２４を形成することによって、ランド２３以外の金属配線層２２の部分を溶融した金属ボール（半田）から保護することができる。
【００６２】
次に、図４（ｆ）に示すように、金属ボール２５をランド２３上に載置し、次いで、金属ボール２５とランド２３とを溶融接合する。最後に、図４（ｇ）に示すように、半導体ウェハ５０をダイシングソーで分割すると、半導体装置１０を得ることができる。
【００６３】
本実施形態では、従来技術で使用されていたワイヤーボンディング法を用いずに、金属配線層（金属配線パターン）２２を形成することによって第１素子電極１２とランド２３とを電気的に接続するので、従来のＣＯＣ１００と比較して、微細な配線を形成することができると共に、配線長を短くすることができる。また、本実施形態では、半導体ウェハ状態で各工程を実行しているため、従来のＣＯＣ１００の製造方法と比較して、製造コストの大幅な低減を図ることができる。
（他の実施形態）
上記実施形態では薄膜金属層１８および厚膜金属層２０を構成する材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属層１８と厚膜金属層２０とをそれぞれ異なる金属材料により構成しておき、最終的なエッチング工程では薄膜金属層１８のみを選択的にエッチングするエッチャントを用いてもよい。
【００６４】
上記実施形態では、金属ボール２５を設けたが、これに代えて上に突起電極を設けてもよい。突起電極として、例えば、はんだクリームをランド２３上に印刷、溶融することによって形成されたはんだバンプ、溶融はんだ内にディップすることによって形成されたはんだバンプ、無電解めっきによって形成されたニッケル／金バンプなどを設けることができる。突起電極は、導電性を有し、かつソルダーレジスト膜２４から突出していればよい。突起電極を設けることによって、金属ボール２５を順次搭載する手間の掛かる工程とが不要となるため、低コストの半導体装置を実現することができる。
【００６５】
また、ランド２３を外部電極端子として機能させるランド・グリッド・アレイ（ＬＧＡ）型の構成を採用してもよい。ＬＧＡ型の構成を採用した半導体装置を配線基板上に実装する際には、配線基板の接続端子の上にはんだクリームを塗布した後リフローさせるなどの方法によって、ランド２３と配線基板との電気的な接続を容易に行なうことができる。
【００６６】
【発明の効果】
本発明によれば、第１半導体素子の主面と第２半導体素子の裏面とを被覆する絶縁層上に複数の外部電極が形成されているため、従来技術と比較して、多ピン化に対応でき、小型化が可能な半導体装置を提供することができる。また、本発明による半導体装置の製造方法によれば、第１素子電極に電気的に接続する配線層であって一部が外部電極として機能する配線層を形成するため、ワイヤーボンディング法を用いる従来技術よりも、微細な配線を形成することができる。
【図面の簡単な説明】
【図１】（ａ）は、実施形態１にかかる半導体装置１０を模式的に示す一部切り欠き上面図であり、（ｂ）は、半導体装置１０を模式的に示す断面図である。
【図２】（ａ）は、実施形態１にかかる半導体装置３０を模式的に示す一部切り欠き上面図であり、（ｂ）は、半導体装置３０を模式的に示す断面図である。
【図３】（ａ）〜（ｇ）は、実施形態２における半導体装置の製造方法を説明するための工程断面図である。
【図４】（ａ）〜（ｇ）は、実施形態２における半導体装置の製造方法を説明するための工程断面図である。
【図５】従来の半導体装置１００を模式的に示す断面図である。
【符号の説明】
１０ 半導体装置
１１ 第１半導体チップ（第１半導体素子）
１１ａ 第１半導体チップの主面
１２ 第１素子電極
１３ 第２半導体チップ（第２半導体素子）
１３ａ 第２半導体チップの主面
１３ｂ 第２半導体チップの裏面
１４ 第２素子電極
１５ 接続部材
１６ 封止樹脂
１７ 絶縁層
１８ 薄膜金属層
１９ メッキレジスト膜
２０ 厚膜金属層
２１ 開口部
２２ 配線層（金属配線パターン）
２３ ランド
２４ ソルダーレジスト膜
２５ 金属ボール
２６ ランド
２７ 金属ボール
３０ 半導体装置
５０ 半導体ウェハ
１００ 半導体装置（ＣＯＣ）
１０１ 第１半導体チップ
１０２ 第２半導体チップ
１０３ 第１素子電極
１０４ 第２素子電極
１０５ 接続部材（バンプ）
１０６ リードフレーム
１０７ ボンディングワイヤ
１０８ 封止樹脂

Claims (14)

  1. 複数の第１素子電極が配列された主面を有する第１半導体素子と、
    複数の第２素子電極が配列された主面であって前記第１半導体素子の前記主面に対向する主面を有する第２半導体素子と、
    前記第１半導体素子の前記複数の第１素子電極の少なくとも一部と、前記第２半導体素子の前記複数の第２素子電極の少なくとも一部とを電気的に接続する接続部材と、
    前記複数の第１素子電極の少なくとも一部を露出する開口部を有するように、前記第１半導体素子の前記主面と前記第２半導体素子とを被覆して形成された絶縁層と、
    一端が前記第１素子電極に接続し、前記開口部側面を経由して、他端が前記絶縁層上に外部電極を形成している配線層とからなることを特徴とする半導体装置。
  2. 前記複数の外部電極のうちの少なくとも一部は、前記第２半導体素子の前記裏面上に位置する前記絶縁層上に形成されている、請求項１に記載の半導体装置。
  3. 複数の第１素子電極が配列された主面を有する第１半導体素子と、
    複数の第２素子電極が配列された主面であって前記第１半導体素子の前記主面に対向する主面を有する第２半導体素子と、
    前記第１半導体素子の前記複数の第１素子電極の少なくとも一部と、前記第２半導体素子の前記複数の第２素子電極の少なくとも一部とを電気的に接続する接続部材と、
    前記複数の第１素子電極の少なくとも一部を露出する開口部を有し、前記第２半導体素子の前記主面と逆の面である裏面を露出するように、前記第１半導体素子の前記主面を被覆して形成された絶縁層と、
    一端が前記第１素子電極に接続し、前記開口部側面を経由して、他端が前記絶縁層上に第１外部電極を形成している配線層とからなることを特徴とする半導体装置。
  4. 前記第２半導体素子の裏面に第２外部電極を形成していることを特徴とする請求項３に記載の半導体装置。
  5. 前記絶縁層の上面は平坦に形成されていることを特徴とする請求項１に記載の半導体装置。
  6. 前記絶縁層の上面と前記第２半導体素子の裏面とは面一であることを特徴とする請求項３または 4 に記載の半導体装置。
  7. 前記第１半導体素子の面積は、前記第２半導体素子の面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
  8. 前記開口部は、前記第１半導体素子側から前記絶縁層上面に向けて開口面積が広くなるように形成されていることを特徴とする請求項１または３に記載の半導体装置。
  9. 複数の第１素子電極が配列された主面を有する第１半導体素子と、複数の第２素子電極が配列された主面を有する第２半導体素子とを用意する工程と、
    前記第１半導体素子の前記主面と前記第２半導体素子の前記主面とを互いに対向させ、前記第１半導体素子の前記複数の第１素子電極の少なくとも一部と、前記第２半導体素子の前記複数の第２素子電極の少なくとも一部とを接続部材によって互いに電気的に接続する工程と、
    前記第２半導体素子および前記第１半導体素子の前記主面を被覆する絶縁層を形成する工程と、
    前記絶縁層に前記複数の第１素子電極の少なくとも一部を露出する開口部を形成する工程と、
    一端が前記第１素子電極に接続し、前記開口部側面を経由して、他端が前記絶縁層上に外 部電極を形成する配線層を形成する工程と
    からなることを特徴とする半導体装置の製造方法。
  10. 前記第２半導体素子の前記裏面を研磨する工程をさらに備えた請求項９に記載の半導体装置の製造方法。
  11. 互いに対向する前記第１半導体素子の前記主面と前記第２半導体素子の前記主面と
    の間に封止樹脂を充填する工程をさらに備えた請求項９に記載の半導体装置の製造方法。
  12. 前記第２半導体素子の前記裏面と前記絶縁層とを共に研磨する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記第２半導体素子の上方に前記外部電極を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  14. 前記第１半導体素子を用意する工程は、前記第１半導体素子が複数形成された半導体ウェハを用意する工程であり、
    前記第２の半導体素子は、前記半導体ウェハ上に載置され、
    前記半導体ウェハを各半導体装置に分離する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
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