KR20010083204A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20010083204A
KR20010083204A KR1020010008562A KR20010008562A KR20010083204A KR 20010083204 A KR20010083204 A KR 20010083204A KR 1020010008562 A KR1020010008562 A KR 1020010008562A KR 20010008562 A KR20010008562 A KR 20010008562A KR 20010083204 A KR20010083204 A KR 20010083204A
Authority
KR
South Korea
Prior art keywords
semiconductor
insulating layer
electrodes
main surface
semiconductor element
Prior art date
Application number
KR1020010008562A
Other languages
English (en)
Other versions
KR100540243B1 (ko
Inventor
와타세가즈미
후지모토히로아키
사하라류이치
시모이시자카노조미
구마카와다카히로
가이노가즈유키
나카무라요시후미
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20010083204A publication Critical patent/KR20010083204A/ko
Application granted granted Critical
Publication of KR100540243B1 publication Critical patent/KR100540243B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49872—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials the conductive materials containing semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 다핀화에 대응할 수 있으며 소형화 가능한 반도체장치를 제공하기 위한 것이다.
제 1 소자전극(12)이 배열된 제 1 반도체소자(11)와, 제 2 소자전극(14)이 배열된 제 2 반도체소자(13)와, 제 1 소자전극(12)의 일부(12b)와 제 2 소자전극(14)을 전기적으로 접속하는 접속부재(15)와, 제 1 반도체소자의 주면(11a)과 제 2 반도체소자의 이면(13b)을 피복하는 절연층(17)과, 절연층(17) 상에 형성되고 개구부(21) 내에 노출되는 제 1 소자전극(12b)과 전기적으로 접속되는 배선층(22)과, 배선층(22) 일부로서 절연층(17) 상에 형성되는 외부전극(23)을 구비하는 반도체장치(10)이다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체소자를 구비한 반도체장치 및 그 제조방법에 관한다. 특히 반도체소자를 보호하고 외부기기와 반도체소자의 전기적인 접속을 확보하는 반도체장치 및 그 제조방법에 관한다.
최근 전자기기의 소형화 및 고 기능화를 위하여 반도체장치의 소형화나 동작 속도의 고속화와 더불어, 실장밀도의 향상에 대한 요구가 높아지고 있다. 이들 요구에 대응하기 위하여 각종 패키지형태가 개발되고 있다. 예를 들어 COC(chip on chip)모듈(일특개평 10-32307호 공보) 등의 패키지형태가 개발되었다.
이하 도 5를 참조하면서 종래의 COC모듈을 이용한 반도체장치(이하 "COC"로 칭함) 및 그 제조방법을 설명한다.
도 5는 종래 COC(100)의 단면을 모식적으로 나타낸다. COC(100)는 제 1 반도체 집적회로를 내장하는 제 1 반도체 칩(101)과, 제 2 반도체 집적회로를 내장하는 제 2 반도체 칩(102)이 페이스다운 방식으로 서로 전기적으로 접속된 구성이다. 페이스다운 방식을 이용하므로 제 2 반도체 칩(102)의 주면은 아래쪽이고 제 2 반도체 칩(102)의 이면은 위쪽으로 된다.
제 1 반도체 칩(101)은 리드프레임(106)의 다이패드(106a) 상에 배치되며, 제 1 반도체 칩(101)의 상방에 위치하는 제 2 반도체 칩(102)은 제 1 반도체 칩(101)보다 작은 칩 크기를 갖는다. 제 1 반도체 칩(101) 및 제 2 반도체 칩(102)은 모두 봉입수지(108)로 봉입된다.
제 1 반도체 칩(101)의 주면에는 제 1 반도체 집적회로에 전기적으로 접속된 복수의 제 1 소자전극(103)이 형성되는 한편 제 2 반도체 칩(102)의 주면에는 제 2 반도체 집적회로에 전기적으로 접속된 복수의 제 2 소자전극(104)이 형성된다. 제 1 반도체 칩(101) 주면과 제 2 반도체 칩(102) 주면은 서로 대향하도록 배치되며, 제 1 반도체 칩(101)의 제 1 소자전극 일부(103a)와 제 2 반도체 칩(102)의 제 2 소자전극(104)은, 접속부재(예를 들어 범프)(105)에 의하여 서로 전기적으로 접속된다. 또 제 1 반도체 칩(101)의 제 1 소자전극 일부(103b)는 본딩 와이어(예를 들어 금선)(107)에 의하여 리드프레임(106)의 외부리드(외부전극)(106b)와 전기적으로 접속된다.
다음으로 도 5를 참조하면서 종래 COC(100)의 제조방법을 설명한다.
우선 제 1 반도체 칩(101)과 제 2 반도체 칩(102)을 준비한 후, 제 2 반도체칩(102)의 제 2 소자전극(104) 상에 땜납 등으로 이루어지는 접속부재(105)를 형성한다. 다음에 제 2 반도체 칩(102)의 제 2 소자전극(104)이 접속부재(105)를 개재하고 제 1 반도체 칩(101)의 제 1 소자전극(103a)에 접속되도록 제 2 반도체 칩(102)을 제 1 반도체 칩(101) 상에 탑재한다. 이어서 접속부재(105)를 용융시킴으로써 제 2 반도체 칩(102)의 제 2 소자전극(104)과 제 1 반도체 칩(101)의 제 1 소자전극(103a)을 서로 전기적으로 접속한다.
다음, 제 1 반도체 칩(101)을 리드프레임(106)의 다이패드(106a) 상에 부착시킨 후, 와이어본딩법을 이용하여 제 1 반도체 칩(101)의 제 1 소자전극(103b)과 리드프레임(106)의 외부 리드(106b)를 본딩와이어(예를 들어 금선)(107)로 전기적으로 접속한다. 마지막으로 제 1 반도체 칩(101) 및 제 2 반도체 칩(102)과 리드프레임(106)의 다이패드(106a) 및 외부 리드(106b) 일부를 봉입수지(108)로 봉입하면 COC(100)가 얻어진다.
그러나 상기 종래의 COC(100)는 더 많이 다핀화 시키기 어렵다는 문제가 있다. 즉 COC(100)로는 봉입수지(패키지)(108)의 측면으로부터 인출된 외부 리드(106b)를 이용하여 외부 접속을 하기 때문에 더 많은 외부전극(외부단자)을 형성하기가 어렵다. 또 COC(100) 외형의 크기는 리드프레임(106)의 크기 등 패키지 크기에 제약받으므로 COC(100)의 소형화를 도모하기가 어렵다.
본 발명은 이러한 점에 감안하여 이루어진 것으로 그 주된 목적은 다핀화에 대응할 수 있고, 소형화 가능한 반도체장치 및 그 제조방법을 제공하는 데 있다.
도 1의 (a)는 제 1 실시예에 관한 반도체장치(10)를 모식적으로 나타내는 일부 절단 상면도이고, (b)는 반도체장치(10)를 모식적으로 나타내는 단면도.
도 2의 (a)는 제 1 실시예에 관한 반도체장치(30)를 모식적으로 나타내는 일부 절단 상면도이고, (b)는 반도체장치(30)를 모식적으로 나타내는 단면도.
도 3의 (a)~(g)는 제 2 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 공정단면도.
도 4의 (a)~(g)는 제 2 실시예에 관한 반도체장치의 제조방법을 설명하기 위한 공정단면도.
도 5는 종래의 반도체장치(100)를 모식적으로 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 30 : 반도체장치 11 : 제 1 반도체소자(반도체 칩)
11a : 제 1 반도체소자의 주면 12, 103 : 제 1 소자전극
13 : 제 2 반도체소자(반도체 칩) 13a : 제 2 반도체소자의 주면
13b : 제 2 반도체소자의 이면 14, 104 : 제 2 소자전극
15 : 접속부재 16, 108 : 봉입수지
17 : 절연층 18 : 박막금속층
19 : 도금 레지스트막 20 : 후막금속층
21 : 개구부 22 : 배선층(금속배선 패턴)
23, 26 : 랜드 24 : 솔더 레지스트막
25, 27 : 금속 볼 50 : 반도체 웨이퍼
100 : 반도체장치(COC) 101 : 제 1 반도체소자
102 : 제 2 반도체소자 105 : 접속부재(범프)
106 : 리드프레임 107 : 본딩 와이어
본 발명에 의한 반도체장치는 복수의 제 1 소자전극이 배열된 주면을 갖는 제 1 반도체소자와, 복수의 제 2 소자전극이 배열된 주면이고 상기 제 1 반도체소자의 상기 주면에 대향하는 주면을 갖는 제 2 반도체소자와, 상기 제 1 반도체소자의 상기 복수 제 1 소자전극의 적어도 일부와, 상기 제 2 반도체소자의 상기 복수 제 2 소자전극의 적어도 일부를 전기적으로 접속하는 접속부재와, 상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 이면을 피복하는 절연층과, 상기 절연층에 형성되고 상기 복수 제 1 소자전극의 적어도 일부를 노출시키는 개구부와, 상기 절연층 상에 형성되고 상기 개구부 내에 노출된 상기 제 1 소자전극과 전기적으로 접속된 배선층과, 상기 배선층의 일부로서 상기 절연층 상에 형성되어 외부기기에 전기적으로 접속 가능한 복수의 외부전극을 구비하며, 이로써 상기 목적을 달성한다.
실시예에서, 상기 제 1 반도체소자 및 상기 제 2 반도체소자는 모두 반도체 칩이고, 상기 제 1 반도체소자의 상기 주면 면적은 상기 제 2 반도체소자의 상기 주면 면적보다 크다. 또 실시예에서, 상기 제 1 반도체소자는 반도체 웨이퍼 내에 형성된 반도체 칩이다.
상기 복수의 외부전극 중 적어도 일부는, 상기 제 2 반도체소자의 상기 이면 상에 위치하는 절연층 상에 형성되는 것이 바람직하다.
실시예에서, 상기 제 2 반도체소자는 외부기기에 전기적으로 접속 가능한 외부전극을 적어도 1 개, 상기 제 2 반도체소자 이면 상에 갖는다.
상기 제 1 반도체소자의 상기 주면 상에 형성되고, 상기 복수의 제 1 소자전극을 노출시키는 개구부를 갖는 보호막을 추가로 구비하며, 상기 절연층은 상기 보호막 상에 형성되어도 된다.
상기 외부전극 상에 형성되는 금속 볼을 추가로 구비하여도 된다.
본 발명에 의한 반도체장치의 제조방법은, 복수의 제 1 소자전극이 배열된 주면을 갖는 제 1 반도체소자와, 복수의 제 2 소자전극이 배열된 주면을 갖는 제 2 반도체소자를 준비하는 공정과, 상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 상기 주면을 서로 대향시킨 후, 상기 제 1 반도체소자의 상기 복수 제 1 소자전극의 적어도 일부와, 상기 제 2 반도체소자의 상기 복수 제 2 소자전극의 적어도 일부를 접속부재에 의하여 서로 전기적으로 접속하는 공정과, 상기 제 2 반도체소자 이면 및 상기 제 1 반도체소자의 상기 주면을 피복하는 절연층을 형성하는 공정과, 상기 복수 제 1 소자전극의 적어도 일부를 노출시키는 개구부를 상기 절연층에 형성하는 공정과, 상기 개구부 내에 노출된 상기 제 1 소자전극에 전기적으로 접속하는 배선층이며, 상기 배선층 일부가 외부기기에 전기적으로 접속 가능한 외부전극으로서 기능하는 배선층을 상기 절연층 상에 형성하는 공정을 포함한다.
상기 복수의 제 1 소자전극 중 적어도 일부와 상기 복수의 제 2 소자전극 중 적어도 일부를 서로 전기적으로 접속하는 공정을 실행한 후, 상기 제 2 반도체소자의 상기 이면을 연마하는 공정을 추가로 포함하는 것이 바람직하다.
상기 복수 제 1 소자전극의 적어도 일부와 상기 복수 제 2 소자전극의 적어도 일부를 서로 전기적으로 접속하는 공정을 실행한 후, 서로 대향하는 상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 상기 주면 사이에 봉입수지를 충전시키는 공정을 추가로 실행하는 것이 바람직하다.
실시예에서, 상기 절연층에 상기 개구부를 형성하는 공정 후, 상기 제 2 반도체소자의 상기 이면과 상기 절연층을 모두 연마하는 공정과, 연마된 상기 제 2 반도체소자의 상기 이면 및 상기 절연층 상에 새로운 절연층을 형성하는 공정을 추가로 실행한다.
상기 외부전극 상에 금속 볼을 형성하는 공정을 추가로 포함하는 것이 바람직하다.
실시예에서, 상기 제 1 반도체소자와 상기 제 2 반도체소자를 준비하는 공정은, 상기 제 1 반도체소자가 복수 형성된 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼에 형성된 복수의 상기 제 1 반도체소자 각각에 대응하는 상기 제 2 반도체소자를 준비하는 공정이며, 상기 배선층을 형성하는 공정 후, 상기 반도체 웨이퍼를 상기 복수의 제 1 반도체소자 각각으로 분리하는 공정을 추가로 실행한다.
실시예에서, 상기 제 1 반도체소자와 제 2 반도체소자를 준비하는 공정은, 반도체 칩형태의 상기 제 1 반도체소자 및 상기 제 2 반도체소자를 준비하는 공정이다.
본 발명의 반도체장치에서는, 제 1 반도체소자의 주면과 제 2 반도체소자의 이면을 피복하는 절연층 상에 외부전극이 형성되므로, 외부전극을 2차원적으로 배치할 수 있다. 이 때문에 반도체장치의 측면으로부터 인출된 외부 리드를 외부전극으로서 사용하는 종래의 반도체장치와 비교하여, 더 많은 외부전극의 형성이 가능한 반도체장치를 제공할 수 있다. 또 종래의 반도체장치와 같이 리드프레임을 이용하지 않고, 제 1 반도체소자 주면 상에 위치하는 절연층 상에 외부전극이 형성되기 때문에 제 1 반도체소자 크기의 반도체장치로 할 수 있다. 이로써, 리드프레임 크기에 따른 제약을 받았던 종래의 반도체장치보다 소형화된 반도체장치를 제공할 수 있다. 제 2 반도체소자의 이면 상에 위치하는 절연층 상에 외부전극이 형성되면, 반도체장치의 상면 전체를 이용하여 외부전극을 배치할 수 있게 된다.
제 2 반도체소자의 이면 상에 외부전극이 형성되는 경우, 당해 외부전극을 통하여 제 2 반도체소자에서 발생한 열을 외부기기(예를 들어 배선기판)에 직접 전달해 방열시킬 수 있으므로, 반도체장치의 방열성을 향상시킬 수 있다. 제 1 반도체소자의 주면 상에 보호막이 형성되는 경우, 보호막에 의하여 제 1 반도체소자에 내장된 제 1 반도체 집적회로를 보호할 수 있다. 외부전극 상에 금속 볼이 형성되면, 금속 볼을 통하여 외부전극과 배선기판을 간편한 프로세스로 신속한 전기적 접속이 가능해진다. 또 외부전극 상에 금속 볼이 형성됨으로써 외부전극과 배선기판의 간격을 넓힐 수 있어 반도체장치와 배선기판의 선 팽창계수 차에 기인, 발생하여 양쪽 접합부에 인가되는 응력을 완화시킬 수 있다.
본 발명의 반도체장치의 제조방법에서는, 제 1 소자전극에 전기적으로 접속되는 배선층이며 배선층 일부가 외부전극으로서 기능하는 배선층을 절연층 상에 형성하는 공정을 실시하므로, 종래 기술에서 사용되던 와이어본딩법을 이용하지 않고 제 1 소자전극과 외부전극을 전기적으로 접속할 수 있다. 이로써 종래 기술과 비교하여 미세한 배선의 형성이 가능해진다. 또 일괄 웨이퍼로 형성 가능한 배선을 제작할 수 있으며, 더욱이 종래 기술에 비하여 배선길이를 짧게 할 수 있으므로 전기적 특성을 향상시킨 반도체장치를 제조할 수 있다.
제 2 반도체소자의 이면을 연마하면, 반도체장치의 두께를 얇게 할 수 있다. 미리 두께를 얇게 한 제 2 반도체소자를 이용할 경우에 있어서는 칩이 깨지거나 하여 핸들링이 어려운 데 반해, 제 2 반도체소자의 이면을 연마할 경우 그 핸들링의 어려움을 경감시킬 수 있다.
제 1 반도체소자의 주면과 제 2 반도체소자의 주면 사이에 봉입수지를 충전시킬 경우, 제 1 반도체소자와 제 2 반도체소자의 접합을 강력하게 할 수 있다. 또 봉입수지를 충전시킴으로써, 제 1 반도체소자의 주면과 제 2 반도체소자의 주면 사이에 보이드가 발생하지 않도록 할 수 있으며, 그 결과 보이드에 고인 수증기의 팽창에 의하여 반도체장치에 균열이 발생한다는 것을 방지할 수 있으므로 흡습이나 내(耐) 리플로(reflow)시험 실행에 유리한 반도체장치를 제조할 수 있다.
제 2 반도체소자의 이면과 절연층을 모두 연마한 후, 연마된 제 2 반도체소자의 이면 및 절연층 상에 새로운 절연층을 형성할 경우, 절연층의 평탄성을 확보할 수 있으며, 그 결과 외부전극의 평탄성을 양호하게 할 수 있다. 제 1 반도체소자가 복수 형성된 반도체 웨이퍼를 준비하면, 반도체 웨이퍼 상태로 각 공정을 실행할 수 있기 때문에 제조원가의 저감을 도모할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하 도면을 참조하면서 본 발명의 실시예를 설명하기로 한다. 이하의 도면에서는 설명을 간단히 하기 위하여 실질적으로 동일 기능을 갖는 구성요소를 동일 참조부호로 나타낸다.
(제 1 실시예)
도 1을 참조하면서 본 발명에 의한 제 1 실시예를 설명하기로 한다. 도 1의 (a)는 본 실시예에 관한 반도체장치(10)의 상면을 모식적으로 나타내며, 반도체장치(10)의 내부구조를 설명하기 위하여 일부를 잘라내어 나타낸다. 도 1의 (b)는 반도체장치(10)의 단면을 모식적으로 나타낸다.
본 실시예의 반도체장치(10)는 복수의 제 1 소자전극(12)이 배열된 주면(11a)을 갖는 제 1 반도체소자(제 1 반도체 칩)(11)와, 복수의 제 2 소자전극(14)이 배열된 주면(13a)을 갖는 제 2 반도체소자(제 2 반도체 칩)(13)와, 제 2 반도체 칩(13)을 피복하도록 제 1 반도체 칩(11) 주면(11a) 상에 형성된 절연층(17)과, 절연층(17) 상에 형성된 배선층(22)을 구비한다. 배선층(22)은 제 1 소자전극(12)의 일부(12b)에 전기적으로 접속되며, 배선층(22) 일부에는, 외부기기(도시생략)에 전기적으로 접속 가능한 외부전극으로서 기능하는 랜드(23)가 형성된다. 도 1에 도시한 바와 같이 랜드(23) 상에는 금속 볼(25)이 형성되고, 금속 볼(25)이 위치하는 영역 이외의 반도체장치(10) 상면에는 솔더레지스트막(24)이 형성되는 것이 바람직하다.
제 1 반도체 칩(11)은 제 1 반도체 집적회로(도시생략)를 내장하며, 제 1 반도체 칩(11)의 제 1 소자전극(12)은 제 1 반도체 집적회로에 전기적으로 접속된다. 한편 제 2 반도체 칩(13)은 제 2 반도체 집적회로(도시생략)를 내장하며, 제 2 반도체 칩(13)의 제 2 소자전극(14)은 제 2 반도체 집적회로에 전기적으로 접속된다. 여기서 제 1 반도체 집적회로를 보호하기 위하여 제 1 반도체 칩(11) 주면(11a)에는, 제 1 소자전극(12)을 노출시키는 개구부를 갖는 보호막(도시생략)이 형성되는 것이 바람직하다.
제 1 반도체 칩(11) 주면(11a)과 제 2 반도체 칩(13) 주면(13a)은 서로 대향하여 배치되며, 제 2 반도체 칩(13) 주면(13a)은 아래쪽이고 제 2 반도체 칩(13)의 이면(13b)은 위쪽으로 된다. 제 2 반도체 칩(13)의 제 2 소자전극(14)은 접속부재(15)를 개재하고 제 1 반도체 칩(11)의 제 1 소자전극(12) 일부(12a)에 전기적으로 접속된다.
본 실시예에서는, 제 2 반도체 칩(13)의 제 2 소자전극(14)에 전기적으로 접속되는 제 1 반도체 칩(11)의 제 1 소자전극(12a)이 제 1 반도체 칩(11) 주면(11a)의 중앙부에 배치된 제 1 반도체 칩(11)을 이용한다. 제 1 소자전극(12a) 이외의 제 1 소자전극(12b)은, 반도체 칩(11) 주면(11a) 외주부에 배치된다. 또 제 2 반도체 칩(13)의 크기는 제 1 반도체 칩(11)보다 작다. 바꾸어 말하면 제 2 반도체 칩(13) 주면(13a)의 면적은 제 1 반도체 칩(11) 주면(11a)의 면적보다 작다. 여기서 본 실시예에서는, 반도체장치(10)의 두께를 얇게 할 목적으로 제 2 반도체 칩(13)으로, 통상보다 두께가 얇은 반도체 칩을 이용한다.
본 실시예에서는 제 1 반도체소자로서 반도체 칩을 이용하지만 반도체 칩으로 분리하기 전의 반도체 웨이퍼를 이용하여도 된다. 즉 제 1 반도체 칩(11)은 반도체 웨이퍼 내에 형성된 상태라도 된다. 여기서 제 1 반도체 칩의 제 1 소자전극(12b)은 제 1 반도체 칩(11) 주면(11a)의 외주부 전체 변에 형성될 필요는 없다.
제 1 반도체 칩(11)의 소자전극(12a)과 제 2 반도체 칩(13)의 제 2 소자전극(14)을 전기적으로 접속하는 접속부재(15)는 예를 들어 땜납 또는 도전 페이스트로 구성된다. 접속부재(15)의 높이는 예를 들어 5~150㎛ 정도이고 접속부재(15)의 폭(또는 직경)은 예를 들어 5~150㎛ 정도이다.
본 실시예에서는 제 1 반도체 칩(11) 주면(11a)과 제 2 반도체 칩(13) 주면(13a) 사이(틈새)에 봉입수지(16)가 충전된다. 봉입수지(16)에 의하여 제 1 반도체 칩(11)과 제 2 반도체 칩(13)의 접속 신뢰성을 향상시킬 수 있다. 봉입수지로는 예를 들어 에폭시 수지를 이용할 수 있다. 여기서 봉입수지(16)를 충전하지 않고 제 1 반도체 칩(11) 주면(11a)과 제 2 반도체 칩(13) 주면(13a) 사이에 절연층(17)이 형성되어도 된다.
봉입수지(16)가 충전될 경우, 제 1 반도체 칩(11)과 제 2 반도체 칩(13)의 접속 신뢰성 향상과 더불어, 제 1 반도체 칩(11) 주면(11a)과 제 2 반도체 칩(13) 주면(13a) 사이에 보이드가 발생하지 않도록 할 수 있다는 이점도 있다. 이와 같이 하여 보이드 대책을 실시하면, 보이드에 고인 수증기의 팽창에 의하여 반도체장치에 균열이 발생한다는 것을 방지할 수 있으므로, 흡습이나 내 리플로 시험 실행에 유리한 반도체장치로 할 수 있다.
제 1 반도체 칩(11) 주면(11a) 및 제 2 반도체 칩(13) 이면(13b) 위에는 절연층(17)이 형성된다. 절연층(17)에는 제 1 반도체 칩(11)의 제 1 소자전극(12b)을 노출시키는 개구부(21)가 형성된다. 절연층(17)에 형성된 개구부(21)는 배선층(22)의 단선을 방지하기 위하여 개구부(21)를 규정하는 측면과 절연층(17) 상면이 둔각(예를 들어 100~140도 정도)을 이루도록 형성되는 것이 바람직하다.
절연층(17)은 절연성을 갖는 재료로 구성되며, 예를 들어 에스테르결합형 폴리이미드나 아크릴레이트계 에폭시 등의 고분자 재료로 구성된다. 절연층(17) 두께는 제 2 반도체 칩(13)이 피복될 수 있을 정도의 두께이며, 예를 들어 제 1 반도체 칩(11) 주면(11a)을 기준으로 50~800㎛ 정도이고, 응력 흡수 및 반도체장치의 실장 높이의 관점에서 400㎛ 정도인 것이 바람직하다.
절연층(17)은 절연성 탄성재료로 구성되는 것이 바람직하다. 저 탄성율 재료(탄성율이 예를 들어 2000㎏/㎟ 이하의 재료)로 절연층(17)을 구성할 경우, 반도체장치(10)를 실장한 배선기판과 제 1 반도체 칩(11) 사이에 열팽창계수 차에 기인하여 발생하는 열 응력을, 절연층(17)에 의하여 효과적인 방지 억제가 가능해지기 때문이다. 저 탄성율 재료로서 예를 들어 에스테르 결합형 폴리이미드나 아크릴레이트계 에폭시 등의 고분자 재료를 이용할 수 있다.
절연층(17) 상에는 개구부(21) 내에 노출된 제 1 소자전극(12b)에 전기적으로 접속된 배선층(배선 패턴)(22)이 형성된다. 배선층(22)은 예를 들어 구리(Cu)로 형성된다. 배선층(22) 일부에는 외부기기(도시 생략)에 전기적으로 접속 가능한 외부전극으로서 기능하는 랜드(23)가 형성된다. 랜드(23)는 제 1 반도체칩(11) 주면(11a) 상에 위치하는 절연층(17) 상에 2 차원적으로 형성되므로, 본 실시예의 반도체장치(10)는 종래의 COC(100)와 비교하여 다핀화에 대응할 수 있는 구성이 된다. 또 제 2 반도체 칩(13) 이면(13b) 상에 위치하는 절연층(17) 상에도 랜드(23)를 형성할 수 있으므로, 반도체장치(10)의 상면 전체에 다수의 랜드(23)를 형성할 수 있다. 또 본 실시예의 반도체장치(10)에서는 외부전극으로 기능하는 랜드(23)와 소자전극(12b) 사이를 미세 배선이 가능한 배선층(22)에 의하여 전기적으로 접속되므로, 와이어본딩법을 이용하여 소자전극(103b)과 외부전극(외부 리드)(106b)간을 본딩와이어(107)로 전기적으로 접속한 COC(100)에 비하여 반도체장치 크기의 소형화가 가능하다.
랜드(23)에는 외부전극 단자로서 기능하는 금속 볼(25)이 접합되는 것이 바람직하다. 금속 볼(25)은 예를 들어 땜납, 납도금된 구리, 니켈 등으로 구성된다. 랜드(23)에 금속 볼(25)이 접합되어 있으면 간편한 프로세스로 신속하게 금속 볼(25)을 거쳐 랜드(23)와 배선기판을 전기적으로 접속할 수 있다. 또 금속 볼(25)에 의하여 랜드(23)와 배선기판의 간격을 넓힐 수 있으므로, 반도체장치(10)와 배선기판의 선 팽창계수 차에 기인하여 반도체장치(10)와 배선기판의 접합부에 인가되는 응력을 완화시킬 수 있다.
절연층(17) 상에서 금속 볼(25)이 위치하는 영역을 제외한 부분에는, 배선층(22)을 피복하도록 솔더 레지스트막(24)이 형성되는 것이 바람직하다. 즉 배선층(22)을 피복하고 또 금속 볼(25)의 일부를 노출시키는 솔더 레지스트막(24)이 형성되는 것이 바람직하다. 솔더 레지스트막(24)에 의하여 금속 볼(25)의 납땜에 의하여 발생하는, 배선층(22)의 원하지 않는 전기적 단락을 방지할 수 있다. 또 배선층(22)과 배선기판과의 원하지 않는 전기적 접촉을 방지할 수 있다.
본 실시예에 의하면 외부전극으로 기능하는 랜드(23)를 절연층(17) 상에 2 차원적으로 복수 형성하는 것이 가능하기 때문에, 반도체장치(10)의 상면 전체에 다수의 랜드(23)를 형성할 수 있어 다핀화에의 대응이 가능해진다. 또 제 1 반도체 칩(11) 주면(11a) 상방에 형성된 랜드(23)를 외부전극으로 기능 시키기 때문에, 리드프레임(외부 리드)을 이용할 필요가 없다. 이로써 반도체장치(10)의 크기를 제 1 반도체 칩(11)의 크기로 할 수 있으며, 그 결과 리드프레임을 사용하는 COC(100)에 비하여 반도체장치의 크기를 소형화할 수 있다. 또 COC(100)에서 사용된 와이어본딩법을 이용하지 않고 배선층(22)에 의하여 소자전극(12)과 외부전극(23)이 전기적으로 접속되기 때문에 COC(100)에 비하여 미세한 배선을 형성할 수 있다. 그리고 COC(100)보다 배선 길이를 짧게 할 수 있으므로 반도체장치의 전기적 특성을 향상시킬 수 있다.
또 도 2의 (a) 및 (b)에 도시한 바와 같이 절연층(17)으로부터 노출된 제 2 반도체 칩(13) 이면(13b) 상에, 외부기기에 전기적으로 접속 가능한 랜드(외부전극)(26)가 형성된 반도체장치(30)의 구성으로 할 수 있다. 도 2에 도시한 예에서는 랜드(26) 상에 금속 볼(27)이 추가로 형성된다. 제 2 반도체 칩(13)의 이면(13b) 상에 랜드(26)가 형성되면 제 2 반도체 칩(13)에서 발생한 열이 랜드(26)로 전해지므로 금속 볼(27)을 거쳐 외부기기(예를 들어 배선기판)로 직접 방열 가능한 구성으로 된다. 그 결과 반도체장치의 방열성을 향상시킬 수 있다.도 2의 예에서는 통상 두께의 제 2 반도체 칩(13)을 나타내지만, 두께가 얇은 제 2 반도체 칩(13)을 이용하는 것도 가능하다.
(제 2 실시예)
다음으로 도 3의 (a)~(g) 및 도 4의 (a)~(g)를 참조하면서 본 실시예에 관한 반도체장치의 제조방법을 설명하기로 한다. 도 3의 (a)~(g) 및 도 4의 (a)~(g)는 본 실시예의 공정 단면도이다.
먼저 도 3의 (a)에 도시한 바와 같이 제 1 소자전극(12)이 형성된 제 1 반도체 칩(11)을 복수 포함하는 반도체 웨이퍼(50)를 준비한다. 여기서 반도체 웨이퍼(50)가 아닌 칩 상태의 제 1 반도체 칩(11)을 준비해도 된다.
다음으로 도 3의 (b)에 도시한 바와 같이 제 2 반도체 칩(13)의 제 2 소자전극(14) 상에 땜납 또는 도전 페이스트 등으로 구성된 접합재료(15)를 형성한 후, 접합재료(15)를 개재시켜 제 2 반도체 칩(13)의 제 2 소자전극(14)을 제 1 반도체 칩(11)의 제 1 소자전극(12a) 상에 탑재시켜 양자를 접합한다.
다음, 도 3의 (c)에 도시한 바와 같이 제 2 반도체 칩(13)의 이면(13b)을 평면 연마한다. 평면 연마는 제조될 반도체장치의 슬림형화를 위하여 실행되며, 예를 들어 반도체 제조 프로세스에서 통상 사용되는 백그라인더를 이용하여 실행된다. 이와 같이 하여 제 2 반도체 칩(13)의 이면(13b)을 연마하는 경우, 미리 두께가 얇은 제 2 반도체소자를 취급할 경우에 칩이 깨지거나 함으로써 핸들링이 어렵던 것에 반해 그 핸들링의 어려움을 경감할 수 있다.
다음으로 도 3의 (d)에 도시한 바와 같이 제 1 반도체 칩(11)과 제 2 반도체칩(13) 틈새에 봉입수지(16)를 충전한다. 봉입수지(16)의 충전은 제 1 반도체 칩(11)과 제 2 반도체 칩(13)의 접합을 강력하게 하기 위하여 실행되며, 예를 들어 통상의 FC 실장공정과 마찬가지로 분산 도포로 실행된다. 봉입수지로서 예를 들어 에폭시 수지를 이용할 수 있다. 제 1 반도체 칩(11)과 제 2 반도체 칩(13)의 접합을 강력하게 한 후에 제 2 반도체 칩(13)의 이면(13b)을 연마하는 것도 신뢰성을 높이는 데 좋으므로 도 3의 (c)공정과 도 3의 (d)공정을 바꾸어도 된다.
여기서 봉입수지(16)를 충전하지 않고 다음 공정(도 3의 (e))을 실행하는 것도 가능하지만, 봉입수지(16)를 충전하면 제 1 반도체 칩(11) 주면(11a)과 제 2 반도체 칩(13) 주면(13b) 사이에 보이드가 잔존할 가능성을 피할 수 있다. 그 결과 보이드에 고인 수증기의 팽창으로 반도체장치에 균열이 발생하는 것을 방지할 수 있으므로 흡습이나 내 리플로 시험을 실행하는 데 유리하게 된다는 이점이 있다.
다음, 도 3의 (e)에 도시한 바와 같이 제 2 반도체 칩(13)의 이면(13b) 및 제 1 반도체 칩(11)의 주면(11a)을 피복하는 절연층(17)을 형성한다. 절연층(17)의 형성은 제 2 반도체 칩(13)의 이면(13b)을 덮을 정도의 두께에서, 감광성을 갖는 절연재료를 스핀코팅법으로 도포한 후, 건조시키는 것으로 실행한다. 절연층(17)의 두께는 예를 들어 50~800㎛ 정도, 바람직하게는 400㎛ 정도로 한다.
여기서 제 2 반도체 칩(13)의 이면(13b) 및 제 1 반도체 칩(11)의 주면(11a)을 피복하는 절연층(17)을 형성했을 때, 제 2 반도체 칩(13)의 두께나 크기에 따라 절연층(17)에 단차가 생길 가능성이 있다. 이 경우에는 절연층(17)을 형성한 후 또는 다음 공정(도 3의 (f))을 행한 후에 제 2 반도체 칩(13) 이면(13b)과절연층(17)을 함께 연마하고 이어서, 연마된 제 2 반도체 칩(13)의 이면(13b) 및 절연층(17) 상에 새로운 절연층을 형성해도 된다. 이와 같이 하면 절연층(17)의 평탄성을 확보할 수 있고, 그 결과 절연층(17) 상에 형성될 외부전극의 평탄성을 양호하게 할 수 있다. 여기서 도 3의 (c)공정에서 연마를 하지 않고 이 단계에서의 연마만을 실행하는 것도 가능하다.
다음에 도 3의 (f)에 도시한 바와 같이 건조된 절연층(17)에 대하여 노광 및 현상을 순차 실행함으로써, 제 1 반도체 칩(11)의 소자전극(12b) 상에 위치하는 절연층(17)을 선택적으로 제거한다. 이로써 제 1 반도체 칩(11)의 제 1 소자전극(12b)을 노출시키는 개구부(21)를 절연층(17)에 형성한다. 개구부(21)를 형성할 때, 노광공정에 있어서 평행광이 아닌 예를 들어 확산광(산란광 포함)을 사용하는 것이 바람직하다. 확산광을 사용함으로써 개구부(21) 측면과 절연층(17) 상면이 둔각(예를 들어 100~140도 정도)을 이루도록 개구부(17)를 형성하는 것이 가능해진다.
절연층(17)을 형성하기 위한 감광성 절연재료로는, 예를 들어 에스테르결합형 폴리이미드나 아크릴레이트계 에폭시 등의 고분자 재료를 이용할 수 있으며, 절연성을 갖는 재료라면 특별히 한정되지 않는다. 여기서 감광성을 갖는 절연층(17)으로서 미리 필름상태로 형성된 재료를 이용하여도 된다. 이 경우 필름상태의 절연층(17)을 제 1 반도체 칩(11) 주면(11a)에 맞붙인 후에 노광과 현상을 순차 실행하여 절연층(17)에 개구부(21)를 형성할 수 있다. 또 감광성을 갖지 않은 절연층(17)을 형성한 후, 예를 들어 레이저나 플라즈마를 이용하는 기계적인 가공,또는 에칭 등의 화학적인 가공으로 개구부(21)를 형성하는 것도 가능하다.
다음으로 도 3의 (g)에 도시한 바와 같이 개구부(21) 내에 노출된 제 1 반도체 칩(11)의 제 1 소자전극(12b) 및 절연층(17) 상에 박막금속층(18)을 형성한다. 박막금속층(18)의 형성은 스퍼터링법, 진공증착법, CVD법, 또는 무전해 도금법 등의 박막형성 기술에 의하여 실행 가능하다. 본 실시예에서는 두께 0.2㎛ 정도의 티탄막과 그 위에 형성된 두께 0.5㎛ 정도의 구리막으로 이루어지는 박막금속층(18)을 형성한다.
다음에 도 4의 (a)에 도시한 바와 같이 박막금속층(18) 상에 스핀코팅법으로 포지티브형 감광성 레지스트막 또는 네거티브형 감광성 레지스트막을 형성한 후, 주지의 노광현상 기술로, 완성제품의 원하는 패턴 이외를 경화시킴으로써 도금 레지스트막(19)을 제작한다.
다음, 도 4의 (b)에 도시한 바와 같이 박막금속층(18) 상에서 도금 레지스트막(19)이 형성된 부분을 제외한 영역에, 전해도금 등의 후막형성 기술로 후막금속층(20)을 선택적으로 형성한다. 본 실시예에서는 구리막으로 이루어지는 후막금속층(20)(두께: 10㎛)을 형성한다.
다음으로 도 4의 (c)에 도시한 바와 같이 후막금속층(20)의 형성 후, 도금 레지스트막(19)을 분해시켜 제거하고, 박막금속층(18) 및 후막금속층(20)을 선택적으로 제거함으로써 제 1 소자전극(12b)과의 콘택트부(22a) 및 랜드(23)를 포함하는 금속배선층(금속배선 패턴)(22)을 형성한다. 금속배선층(22)의 형성은, 박막금속층(18)을 용해 제거할 수 있는 에칭액을 시약함으로써 실행한다. 예를 들어 구리막에 대하여 염화제2구리 용액을 이용하고 티탄막에 대하여 EDTA 용액을 이용하여 전면 에칭하면, 후막금속층(20)보다 두께가 얇은 박막금속층(18)이 먼저 제거되어 금속배선층(22)이 얻어진다. 여기서 도금 레지스트막(19)을 제거한 후에 포토리소그래피 기술로 원하는 패턴형상을 갖는 에칭 레지스트막을 형성하고 이 에칭 레지스트막으로 후막금속층(20)을 보호해도 된다.
다음에 도 4의 (d)에 도시한 바와 같이 금속배선층(22) 및 절연층(17) 상에 스핀코팅법으로 감광성의 솔더 레지스트막(24)을 형성한다. 그 후 도 4의 (e)에 도시한 바와 같이 주지의 포토리소그래피 기술로 랜드(23)를 노출시키는 개구부(24a)를 솔더 레지스트막(24)에 형성한다. 솔더 레지스트막(24)을 형성함으로써 랜드(23) 이외의 금속배선층(22) 부분을 용융시킨 금속 볼(납땜)로부터 보호할 수 있다.
다음, 도 4의 (f)에 도시한 바와 같이 금속 볼(25)을 랜드(23) 상에 얹고, 이어서 금속 볼(25)과 랜드(23)를 용융 접합한다. 마지막으로 도 4의 (g)에 도시한 바와 같이 반도체 웨이퍼(50)를 절단기(dicing saw)로 분할하면 반도체장치(10)를 얻을 수 있다.
본 실시예에서는 종래 기술에서 사용되던 와이어본딩법을 이용하지 않고 금속배선층(금속배선 패턴)(22)을 형성함으로써 제 1 소자전극(12)과 랜드(23)를 전기적으로 접속하므로, 종래의 COC(100)에 비해 미세한 배선을 형성할 수 있음과 동시에 배선길이를 짧게 할 수 있다. 또 본 실시예에서는 반도체 웨이퍼 상태에서 각 공정을 실행하므로 종래의 COC(100)에 비해 제조원가의 대폭적인 저감을 도모할수 있다.
(다른 실시예)
상기 실시예에서는 박막금속층(18) 및 후막금속층(20)을 구성하는 재료로서 구리를 사용하지만, 이 대신에 크롬, 망간, 티탄/구리, 니켈 등을 사용하여도 된다. 또 박막금속층(18)과 후막금속층(20)을 각각 다른 금속재료로 구성해 두고 최종적인 에칭공정에서 박막금속층(18)만을 선택적으로 에칭하는 에천트를 사용하여도 된다.
상기 실시예에서는 금속 볼(25)을 형성하지만, 이 대신 위에 돌기를 형성해도 된다. 돌기전극으로서 예를 들어 땜납 크림을 랜드(23) 상에 인쇄, 용융시킴으로써 형성된 땜납 범프, 용융 땜납 내에 담금으로써 형성된 땜납 범프, 무전해 도금에 의하여 형성된 니켈/금 범프 등을 형성할 수 있다. 돌기전극은 도전성을 가지며, 또 솔더 레지스트막(24)으로부터 돌출하면 된다. 돌기전극을 형성함으로써 금속 볼(25)을 순차 탑재하는 번거로운 공정이 불필요해지므로, 저원가의 반도체장치를 실현할 수 있다.
또한 랜드(23)를 외부전극단자로서 기능 시키는 LGA(Land Grid array)형의 구성을 채용해도 된다. LGA형 구성을 채용한 반도체장치를 배선기판 상에 실장할 때는 배선기판의 접속단자 상에 땜납 크림을 도포한 후에 리플로시키는 등의 방법으로 랜드(23)와 배선기판의 전기적 접속을 용이하게 할 수 있다.
본 발명에 의하면 제 1 반도체소자의 주면과 제 2 반도체소자의 이면을 피복하는 절연층 상에 복수의 외부전극이 형성되기 때문에 종래 기술에 비해 다핀화에 대응할 수 있으며, 소형화 가능한 반도체장치를 제공할 수 있다. 또 본 발명에 의한 반도체장치의 제조방법에 의하면 제 1 소자전극에 전기적으로 접속하는 배선층이며 일부가 외부전극으로서 기능하는 배선층을 형성하므로, 와이어본딩법을 이용하는 종래 기술보다 미세한 배선을 형성할 수 있다.

Claims (14)

  1. 복수의 제 1 소자전극이 배열된 주면을 갖는 제 1 반도체소자와,
    복수의 제 2 소자전극이 배열된 주면이고 상기 제 1 반도체소자의 상기 주면에 대향하는 주면을 갖는 제 2 반도체소자와,
    상기 제 1 반도체소자의 상기 복수 제 1 소자전극의 적어도 일부와, 상기 제 2 반도체소자의 상기 복수 제 2 소자전극의 적어도 일부를 전기적으로 접속하는 접속부재와,
    상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 이면을 피복하는 절연층과,
    상기 절연층에 형성되고 상기 복수 제 1 소자전극의 적어도 일부를 노출시키는 개구부와,
    상기 절연층 상에 형성되고 상기 개구부 내에 노출된 상기 제 1 소자전극과 전기적으로 접속된 배선층과,
    상기 배선층의 일부로서 상기 절연층 상에 형성되어 외부기기에 전기적으로 접속 가능한 복수의 외부전극을 구비하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체소자 및 상기 제 2 반도체소자는 모두 반도체 칩이고, 상기 제 1 반도체소자의 상기 주면 면적은 상기 제 2 반도체소자의 상기 주면 면적보다큰 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제 1 반도체소자는 반도체 웨이퍼 내에 형성된 반도체 칩인 것을 특징으로 하는 반도체장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 복수의 외부전극 중 적어도 일부는, 상기 제 2 반도체소자의 상기 이면 상에 위치하는 절연층 상에 형성되는 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 제 2 반도체소자는 외부기기에 전기적으로 접속 가능한 외부전극을 적어도 1 개, 상기 제 2 반도체소자 이면 상에 갖는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체소자의 상기 주면 상에 형성되고, 상기 복수의 제 1 소자전극을 노출시키는 개구부를 갖는 보호막을 추가로 구비하며,
    상기 절연층은 상기 보호막 상에 형성되는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 외부전극 상에 형성되는 금속 볼을 추가로 구비하는 것을 특징으로 하는 반도체장치.
  8. 복수의 제 1 소자전극이 배열된 주면을 갖는 제 1 반도체소자와, 복수의 제 2 소자전극이 배열된 주면을 갖는 제 2 반도체소자를 준비하는 공정과,
    상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 상기 주면을 서로 대향시킨 후, 상기 제 1 반도체소자의 상기 복수 제 1 소자전극의 적어도 일부와, 상기 제 2 반도체소자의 상기 복수 제 2 소자전극의 적어도 일부를 접속부재에 의하여 서로 전기적으로 접속하는 공정과,
    상기 제 2 반도체소자 이면 및 상기 제 1 반도체소자의 상기 주면을 피복하는 절연층을 형성하는 공정과,
    상기 복수 제 1 소자전극의 적어도 일부를 노출시키는 개구부를 상기 절연층에 형성하는 공정과,
    상기 개구부 내에 노출된 상기 제 1 소자전극에 전기적으로 접속하는 배선층이며, 상기 배선층 일부가 외부기기에 전기적으로 접속 가능한 외부전극으로서 기능하는 배선층을 상기 절연층 상에 형성하는 공정을 포함하는 반도체장치의 제조방법.
  9. 제 8항에 있어서,
    상기 복수의 제 1 소자전극 중 적어도 일부와 상기 복수의 제 2 소자전극 중적어도 일부를 서로 전기적으로 접속하는 공정을 실행한 후, 상기 제 2 반도체소자의 상기 이면을 연마하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 8항 또는 제 9항에 있어서,
    상기 복수 제 1 소자전극의 적어도 일부와 상기 복수 제 2 소자전극의 적어도 일부를 서로 전기적으로 접속하는 공정을 실행한 후, 서로 대향하는 상기 제 1 반도체소자의 상기 주면과 상기 제 2 반도체소자의 상기 주면 사이에 봉입수지를 충전시키는 공정을 추가로 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 8항 또는 제 9항에 있어서,
    상기 절연층에 상기 개구부를 형성하는 공정 후, 상기 제 2 반도체소자의 상기 이면과 상기 절연층을 모두 연마하는 공정과,
    연마된 상기 제 2 반도체소자의 상기 이면 및 상기 절연층 상에 새로운 절연층을 형성하는 공정을 추가로 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 8항에 있어서,
    상기 외부전극 상에 금속 볼을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 8항에 있어서,
    상기 제 1 반도체소자와 상기 제 2 반도체소자를 준비하는 공정은, 상기 제 1 반도체소자가 복수 형성된 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼에 형성된 복수의 상기 제 1 반도체소자 각각에 대응하는 상기 제 2 반도체소자를 준비하는 공정이며,
    상기 배선층을 형성하는 공정 후, 상기 반도체 웨이퍼를 상기 복수의 제 1 반도체소자 각각으로 분리하는 공정을 추가로 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 8항에 있어서,
    상기 제 1 반도체소자와 제 2 반도체소자를 준비하는 공정은, 반도체 칩 형태의 상기 제 1 반도체소자 및 상기 제 2 반도체소자를 준비하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
KR1020010008562A 2000-02-21 2001-02-21 반도체장치 및 그 제조방법 KR100540243B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2000-042130 2000-02-21
JP2000042130A JP3996315B2 (ja) 2000-02-21 2000-02-21 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20010083204A true KR20010083204A (ko) 2001-08-31
KR100540243B1 KR100540243B1 (ko) 2006-01-10

Family

ID=18565244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010008562A KR100540243B1 (ko) 2000-02-21 2001-02-21 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US6559528B2 (ko)
JP (1) JP3996315B2 (ko)
KR (1) KR100540243B1 (ko)
TW (1) TW498403B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638365B2 (en) 2006-10-23 2009-12-29 Samsung Electronics Co., Ltd. Stacked chip package and method for forming the same

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421158B2 (en) * 1998-12-21 2013-04-16 Megica Corporation Chip structure with a passive device and method for forming the same
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US8178435B2 (en) 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US7531417B2 (en) * 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US6869870B2 (en) * 1998-12-21 2005-03-22 Megic Corporation High performance system-on-chip discrete components using post passivation process
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
JP4182189B2 (ja) * 2001-12-07 2008-11-19 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TW584950B (en) * 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
DE10246728B3 (de) * 2002-10-07 2004-05-06 Infineon Technologies Ag Verfahren zur Herstellung gedünnter Chipstapel z.B. für den Einsatz in einer Chipkarte
DE10320579A1 (de) * 2003-05-07 2004-08-26 Infineon Technologies Ag Halbleiterwafer, Nutzen und elektronisches Bauteil mit gestapelten Halbleiterchips, sowie Verfahren zur Herstellung derselben
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US7394161B2 (en) * 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
JP3953027B2 (ja) * 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
JP3855992B2 (ja) * 2003-12-17 2006-12-13 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2005332896A (ja) * 2004-05-19 2005-12-02 Oki Electric Ind Co Ltd 半導体装置、チップサイズパッケージ、半導体装置の製造方法、及びチップサイズパッケージの製造方法
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
JP2006100385A (ja) 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
TWI330863B (en) * 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
TWI305951B (en) 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
FR2893764B1 (fr) * 2005-11-21 2008-06-13 St Microelectronics Sa Boitier semi-conducteur empilable et procede pour sa fabrication
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP4937856B2 (ja) * 2007-08-03 2012-05-23 スパンション エルエルシー 半導体装置及びその製造方法
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US8241954B2 (en) 2007-12-03 2012-08-14 Stats Chippac, Ltd. Wafer level die integration and method
JP2009302505A (ja) * 2008-05-15 2009-12-24 Panasonic Corp 半導体装置、および半導体装置の製造方法
TWI443790B (zh) * 2008-05-21 2014-07-01 Xintec Inc 電子元件封裝體及其製作方法
JP4639245B2 (ja) * 2008-05-22 2011-02-23 パナソニック株式会社 半導体素子とそれを用いた半導体装置
JP2010073803A (ja) * 2008-09-17 2010-04-02 Nec Electronics Corp 半導体装置の製造方法
US8637981B2 (en) * 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
US9099396B2 (en) * 2011-11-08 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9576873B2 (en) * 2011-12-14 2017-02-21 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with routable trace and method of manufacture thereof
WO2013161095A1 (ja) * 2012-04-26 2013-10-31 東レ株式会社 凹凸構造を有する結晶基板の製造方法
KR101965256B1 (ko) * 2012-10-17 2019-04-04 삼성디스플레이 주식회사 유기 발광 표시 장치
ITMI20121834A1 (it) 2012-10-29 2014-04-30 Biotechware S R L Elettrocardiografo portatile
JP2015088539A (ja) * 2013-10-29 2015-05-07 株式会社デンソー 半導体パッケージ、および、これを実装する配線基板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945741A (en) * 1995-11-21 1999-08-31 Sony Corporation Semiconductor chip housing having a reinforcing plate
US5608262A (en) * 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5892631A (en) * 1995-09-08 1999-04-06 Seagate Technology, Inc. Method and an arrangement for detecting state transitions in a read signal during a bit cell timing window
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
JP3335575B2 (ja) 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
US6225699B1 (en) * 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
US6204562B1 (en) * 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package
JP2001035960A (ja) * 1999-07-21 2001-02-09 Mitsubishi Electric Corp 半導体装置および製造方法
US6294839B1 (en) * 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
TW429494B (en) * 1999-11-08 2001-04-11 Siliconware Precision Industries Co Ltd Quad flat non-leaded package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638365B2 (en) 2006-10-23 2009-12-29 Samsung Electronics Co., Ltd. Stacked chip package and method for forming the same

Also Published As

Publication number Publication date
US20030194834A1 (en) 2003-10-16
JP2001230369A (ja) 2001-08-24
US6924173B2 (en) 2005-08-02
US6559528B2 (en) 2003-05-06
US20010015496A1 (en) 2001-08-23
TW498403B (en) 2002-08-11
KR100540243B1 (ko) 2006-01-10
JP3996315B2 (ja) 2007-10-24

Similar Documents

Publication Publication Date Title
KR100540243B1 (ko) 반도체장치 및 그 제조방법
KR100676493B1 (ko) 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
US6828669B2 (en) Interconnection substrate having metal columns covered by a resin film, and manufacturing method thereof
US5847458A (en) Semiconductor package and device having heads coupled with insulating material
KR100414383B1 (ko) 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법
KR100475619B1 (ko) 배선 기판, 반도체 장치 및 배선 기판의 제조 방법
US6633081B2 (en) Semiconductor device on a packaging substrate
US5977641A (en) Semiconductor device and method for manufacturing the same
US6921980B2 (en) Integrated semiconductor circuit including electronic component connected between different component connection portions
US8766408B2 (en) Semiconductor device and manufacturing method thereof
US20030230805A1 (en) Semiconductor device and manufacturing method thereof
US6228689B1 (en) Trench style bump and application of the same
JP2008244437A (ja) ダイ収容開口部を備えたイメージセンサパッケージおよびその方法
JP2004023101A (ja) 半導体素子パッケージおよびその製造方法
KR101858954B1 (ko) 반도체 패키지 및 이의 제조 방법
JP2003197856A (ja) 半導体装置
EP1744362B1 (en) Semiconductor device and electronic apparatus
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
EP1478021A1 (en) Semiconductor device and manufacturing method thereof
JP3402086B2 (ja) 半導体装置およびその製造方法
US7745907B2 (en) Semiconductor package including connector disposed in troughhole
JP3823636B2 (ja) 半導体チップモジュール及びその製造方法
US20040089946A1 (en) Chip size semiconductor package structure
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
US20220344300A1 (en) Electronic device and manufacturing method thereof

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111202

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee