JP4937856B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4937856B2
JP4937856B2 JP2007202451A JP2007202451A JP4937856B2 JP 4937856 B2 JP4937856 B2 JP 4937856B2 JP 2007202451 A JP2007202451 A JP 2007202451A JP 2007202451 A JP2007202451 A JP 2007202451A JP 4937856 B2 JP4937856 B2 JP 4937856B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
resin portion
insulating resin
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007202451A
Other languages
English (en)
Other versions
JP2009038266A (ja
Inventor
正徳 小野寺
Original Assignee
スパンション エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by スパンション エルエルシー filed Critical スパンション エルエルシー
Priority to JP2007202451A priority Critical patent/JP4937856B2/ja
Publication of JP2009038266A publication Critical patent/JP2009038266A/ja
Application granted granted Critical
Publication of JP4937856B2 publication Critical patent/JP4937856B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は半導体装置及びその製造方法に関し、特に第１半導体チップに第２半導体チップがフリップチップボンディングされた半導体装置及びその製造方法に関する。
実装密度の縮小のため半導体チップを複数積層した半導体装置が開発されている。実装密度の縮小のためには半導体チップを半導体チップ上にフリップチップボンディングするＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）技術が用いられる。特許文献１から３には、ＣｏＣ技術が開示されている。
図１は従来例１に係るＣｏＣ技術を用いた半導体装置の断面図である。基板１０にはランド電極１２、パッド１４および接続部１６が設けられている。パッド１４には、半田ボール１８が設けられている。基板１０上には、接着剤２４を介し第１半導体チップ２０が搭載されている。第１半導体チップ２０上には、パッド２２、２６が設けられている。ボンディングワイヤ２８はパッド２６とランド電極１２とを電気的に接続している。第２半導体チップ３０はパッド２２にバンプ３２が接合するように、第１半導体チップ２０にフリップチップボンディング（以下ＦＣＢ）されている。第１半導体チップ２０と第２半導体チップ３０との間にはアンダーフィル材３４が充填されている。第１半導体チップ２０と第２半導体チップ３０とよりＣｏＣ構造を有する内蔵半導体装置１１０が形成される。封止樹脂部５０は第１半導体チップ２０、第２半導体チップ３０およびボンディングワイヤ２８を封止している。
図２は従来例２に係る半導体装置の断面図である。基板１０上に従来例１の内蔵半導体装置１１０ａおよび１１０ｂが接着剤６０で積層されている。内蔵半導体装置１１０ａおよび１１０ｂはそれぞれボンディングワイヤ２８および６２を用い基板１０のランド電極１２に接続されている。
特開２００５−３３２８９６号公報 特開２００２−１３４６８６号公報 特開２００２−１７０９１８号公報
従来例１に係る半導体装置においては、第１半導体チップ２０と基板１０とをワイヤボンディングしているため、第１半導体チップ２０の表面（回路が形成された面、図１の上面）の一部は第２半導体チップ３０で覆われていない。このため、製造工程中に第１半導体チップ２０の表面を損傷することがある。例えば、第２半導体チップ３０をＦＣＢした後、基板１０に搭載するまでの間は、第１半導体チップ２０の表面は保護されていない。このため、第１半導体チップ２０の表面が傷ついてしまうことがある。また、第２半導体チップ３０が第１半導体チップ２０に比べ小さいため、第２半導体チップ３０を第１半導体チップ２０に搭載した状態では、凹凸がある。このため、第１半導体チップ２０および第２半導体チップ３０が損傷する可能性がある。例えば、ウエハ状態の第１半導体チップ２０に第２半導体チップ３０をＦＣＢした後、ウエハの裏面に、接着剤２４として用いるダイアタッチフィルム等を貼り付ける際、第２半導体チップ３０の凹凸により、ウエハに加わる荷重が集中しウエハが割れてしまうことがある。
本発明は、上記課題に鑑みなされたものであり、半導体チップの破損を抑制することを目的とする。
本発明は、基板と、該基板上にフェースアップで搭載され、前記基板とボンディングワイヤで電気的に接続された第１半導体チップと、該第１半導体チップにフリップチップボンディングされた第２半導体チップと、前記第２半導体チップの側面を覆い、前記第１半導体チップ上面の前記ボンディングワイヤが電気的に接続された領域が露出するように前記第１半導体チップの上面を覆う絶縁性樹脂部と、前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する封止樹脂部と、を具備することを特徴とする半導体装置である。本発明によれば、絶縁性樹脂部が第１半導体チップの上面を覆っているため、製造工程中に第１半導体チップが破損することを抑制することができる。
上記構成において、前記第２半導体チップ上の前記絶縁性樹脂部の上面は第２半導体チップの上方から第２半導体チップが設けられていない周辺部にかけて平坦である構成とすることができる。この構成によれば、第２半導体チップ上に半導体チップを安定に搭載することができる。
上記構成において、前記第２半導体チップの上面は前記絶縁性樹脂部から露出しており、前記絶縁性樹脂部の上面および前記第２半導体チップの上面は平坦である構成とすることができる。この構成によれば、半導体装置の低背化を行うことができる。また、第２半導体チップ上に半導体チップを安定に搭載することができる。
上記構成において、前記第１半導体チップ上面の前記ボンディングワイヤが前記第１半導体チップに接続された領域から前記第１半導体チップの外側に至る非被覆領域には、前記絶縁性樹脂部が覆っておらず、前記ボンディングワイヤは、前記非被覆領域上方を通過している構成とすることができる。この構成によれば、ボンディングワイヤの高さを絶縁性樹脂部より低くすることができる。よって、低背化が可能となる。
上記構成において、前記第１半導体チップと前記第２半導体チップとの間を満たす接着剤を具備する構成とすることができる。
上記構成において、前記第２半導体チップ上に搭載された第３半導体チップを具備し、前記封止樹脂部は前記第３半導体チップを封止している構成とすることができる。この構成によれば、第２半導体チップ上に第３半導体チップを安定に搭載することができる。
上記構成において、前記基板上に搭載されたダミースペーサを具備し、前記第３半導体チップは、前記ダミースペーサおよび前記第２半導体チップ上に搭載されている構成とすることができる。この構成によれば、第２半導体チップ上に第３半導体チップを安定に搭載することができる。
上記構成において、前記絶縁性樹脂部はボンディングワイヤが電気的に接続された領域を露出する開口部を有し、前記開口部は、前記第１半導体チップの上面に形成された前記ボンディングワイヤが接続されたパッドを含む構成とすることができる。この構成によれば、開口部のアスペクト比が低減するため、開口部を容易に形成することができる。
上記構成において、前記絶縁性樹脂部は感光性樹脂である構成とすることができる。この構成によれば、絶縁性樹脂部を簡単に形成することができる。
本発明は、ウエハ上に複数の第２半導体チップをフリップチップボンディングする工程と、前記第２半導体チップを覆い、前記ウエハ上面のボンディングワイヤが電気的に接続される領域が露出するように、前記ウエハ上に絶縁性樹脂部を形成する工程と、前記ウエハを個片化し、前記第２半導体チップが搭載された第１半導体チップを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、絶縁性樹脂部が第１半導体チップの上面を覆っているため、製造工程中に第１半導体チップが破損することを抑制することができる。
上記構成において、前記第１半導体チップを基板に搭載する工程と、前記第１半導体チップと前記基板とを前記ボンディングワイヤを用い電気的に接続する工程と、前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する工程と、を有する構成とすることができる。
上記構成において、前記個片化された第１半導体チップを基板に搭載する工程の後に前記第２半導体チップ上に第３半導体チップを搭載する工程を有し、前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する工程は、前記第３半導体チップを封止する工程を含む構成とすることができる。この構成によれば、第２半導体チップ上に第３半導体チップを安定に搭載することができる。
上記構成において、前記第２半導体チップの上面が露出するように前記絶縁性樹脂部を研削する工程を有する構成とすることができる。この構成によれば、第２半導体チップおよび絶縁性樹脂部の上面が平坦になるため、第２半導体チップ上に半導体チップを搭載する場合に、半導体チップを安定に搭載することができる。また、低背化が可能となる。
本発明によれば、絶縁性樹脂部が第１半導体チップの上面を覆っているため、製造工程中に第１半導体チップが破損することを抑制することができる。
以下、図面を用い本発明に係る実施例について説明する。
図３を用い、実施例１に係る半導体装置について説明する。図３を参照に、例えばガラスエポキシ等からなる中継基板である基板１０の上面にはＣｕ（銅）等の金属からなるランド電極１２等の配線が設けられている。基板１０の下面にはＣｕ等の金属からなるパッド１４が設けられている。ランド電極１２等の配線とパッド１４とはＣｕ等の金属からなる接続部１６で電気的に接続されている。パッド１４下には、例えばＳｎＡｇＣｕ（錫銀銅）からなる半田ボール１８が設けられている。半田ボール１８は、外部と電気的に接続する外部接続端子として機能する。
基板１０上には、シリコンからなる第１半導体チップ２０がフェースアップで、接着剤２４を介し搭載されている。Ｃｕ等の金属からなるパッド２２や２６を含む再配線層は、第１半導体チップ２０上に設けられている。ＣｕやＡｕ（金）等の金属からなるボンディングワイヤ２８は、パッド２６とランド電極１２とを電気的に接続している。パッド２２にバンプ３２が接合することにより、第２半導体チップ３０が第１半導体チップ２０にフリップチップボンディング（以下ＦＣＢ）されている。第１半導体チップ２０と第２半導体チップ３０との間には例えばエポキシ樹脂からなるアンダーフィル材３４が充填されている。アンダーフィル材３４は第２半導体チップ３０の表面（回路が形成されている面、図３では下面）および第１半導体チップ２０の表面（回路が形成されている面、図３では上面）を保護する。
絶縁性樹脂部４０は、第２半導体チップ３０の上面および側面並びに第１半導体チップ２０を覆っている。絶縁性樹脂部４０は、開口部４２を有しており、第１半導体チップ上面のパッド２６（ボンディングワイヤ２８が電気的に接続された領域）が露出するように第１半導体チップ２０の上面を覆っている。第１半導体チップ２０と第２半導体チップ３０とよりＣｏＣ構造を有する内蔵半導体装置１００が形成される。封止樹脂部５０は第１半導体チップ２０、第２半導体チップ３０およびボンディングワイヤ２８を封止している。
図４（ａ）から図５（ｃ）を用い実施例１に係る半導体装置の製造方法について説明する。図４（ａ）を参照に、第１半導体チップ２０となるべきシリコンウエハ上に、複数の第２半導体チップ３０をＦＣＢする。図４（ｂ）を参照に、第１半導体チップ２０と第２半導体チップ３０との間に熱硬化性のエポキシ樹脂からなるアンダーフィル材３４を設ける。
図４（ｃ）を参照に、第２半導体チップ３０の上面および側面並びに第１半導体チップ２０の上面を覆うようにフィルム状のネガ型の感光性樹脂からなる絶縁性樹脂部４０を例えば塗布により形成する。絶縁性樹脂部４０の開口部となるべき領域以外の絶縁性樹脂部４０に光を照射し、現像する。ネガ型の感光性樹脂は、光が照射されなかった領域は現像により溶融し、光が照射された領域は残存する。よって、絶縁性樹脂部４０に開口部４２が形成される。絶縁性樹脂部４０を熱処理し、熱硬化させる。これにより、第２半導体チップ３０を覆い、ウエハである第１半導体チップ２０上面のパッド２６が露出するように、ウエハ上に絶縁性樹脂部４０が形成される。絶縁性樹脂部４０としては、例えば、ポリイミド、ベンゾシクロブテンおよびポリベンゾオキサゾール等を用いることができる。
図４（ｄ）を参照に、接着剤２４であるフィルム状のダイアタッチフィルムを第１半導体チップ２０のウエハの背面全体に貼り付ける。接着剤２４としては、エポキシ系樹脂、アクリル系樹脂およびシリコーン系樹脂を用いることができる。接着剤２４は、液状のものを塗布し形成してもよい。なお、接着剤２４であるダイアタッチフィルムを、絶縁性樹脂部４０の形成後に貼り付けるのは、ＦＢＣ、ワイヤボンディング、絶縁性樹脂部４０形成時に、ダイアタッチフィルムが高温に晒されることを防止するためである。また、ダイアタッチフィルムを、個片化前のウエハ状態で貼り付けるのは、個々の第１半導体チップ２０に接着剤２４を貼り付けることによる工程増大を抑制するためである。
図５（ａ）を参照に、ダイサーを用い、ウエハを切断し複数の第１半導体チップ２０に個片化する。これにより、第２半導体チップ３０が搭載された第１半導体チップ２０が形成される。第１半導体チップ２０と第２半導体チップ３０とはＣｏＣ構造を有する内蔵半導体装置１００を構成する。図５（ｂ）を参照に、接着剤２４を用い中継基板１０上に第１半導体チップ２０を搭載する。つまり内蔵半導体装置１００を搭載する。第１半導体チップ２０のパッド２６と基板１０のランド電極１２とをボンディングワイヤ２８を用い電気的に接続する。
図５（ｃ）を参照に、熱硬化エポキシ樹脂を用い、第１半導体チップ２０、第２半導体チップ３０およびボンディングワイヤ２８を封止する封止樹脂部５０を形成する。封止樹脂部５０としては、熱可塑性樹脂等を用いることもできる。
実施例１によれば、図４（ｃ）から図５（ａ）の製造工程において、第２半導体チップ３０の上面および側面並びに第１半導体チップ上面が絶縁性樹脂部４０に覆われている。これにより、例えば第２半導体チップ３０から微小シリコン片が分離し、第１半導体チップ２０表面に落下しても、回路の損傷を抑制することができる。また、図４（ｃ）において、ダイアタッチフィルムである接着剤２４をウエハの背面に貼り付ける際に、ウエハに加わる荷重が集中することを抑制することができる。よって、ウエハへの荷重の集中に起因したウエハの割れを抑制することができる。
さらに、図４（ｃ）のように、絶縁性樹脂部４０を感光性樹脂とし、塗布、露光、現像により開口部４２を形成している。これにより、製造工程の効率化と製造コストの低減を図ることができる。また、絶縁性樹脂部４０を塗布する方法としてスピンコーティング法を用いることにより、絶縁性樹脂部４０の膜厚の制御と均一化を容易に行うことができる。
実施例２は、絶縁性樹脂部４０の上面が除去され、第２半導体チップ３０の上面が露出している例である。図６（ａ）から図６（ｃ）を用い実施例２に係る半導体装置の製造方法について説明する。図６（ａ）を参照に、実施例１の図４（ａ）から図４（ｃ）と同じ製造工程を行う。図６（ｂ）を参照に、第２半導体チップ３０上の絶縁性樹脂部４０を第２半導体チップ３０の上面３５が露出するように研削する。ウエハの背面に接着剤２４であるフィルム状のダイアタッチフィルムを貼り付ける。
図６（ｃ）を参照に、ウエハを切断する。これにより、内蔵半導体装置１０９が完成する。その後、実施例１の図５（ｂ）および図５（ｃ）と同じ工程を行うことにより実施例２に係る半導体装置が完成する。
実施例２によれば、絶縁性樹脂部４０を第２半導体チップ３０の上面３５が露出するように研削しているため、第２半導体チップ３０の膜厚を薄くすることができる。よって、半導体装置の低背化が可能となる。さらに、内蔵半導体装置１０９の上面が平坦になるため、内蔵半導体装置１０９上に別の内蔵半導体装置や半導体チップを容易に搭載することができる。
実施例１および実施例２のように、絶縁性樹脂部４０は少なくとも第２半導体チップ３０の側面および第１半導体チップ２０の上面を覆っていればよい。
実施例３は、絶縁性樹脂部の上面が平坦な例である。図７を参照に、実施例３に係る半導体装置の内蔵半導体装置１０１においては、絶縁性樹脂部４０ａの上面が第２半導体チップ３０の上方から第２半導体チップ３０が設けられていない周辺部にかけて平坦である。つまり、第１半導体チップ２０上のうち第２半導体チップ３０が搭載されていない領域に形成された絶縁性樹脂部４０ａの膜厚は厚い。その他の構成は実施例１の図３と同じである。
従来例１においては、第１半導体チップ２０と第２半導体チップ３０との大きさが異なるため、内蔵半導体装置１１０が反り易い。実施例１では、絶縁性樹脂部４０の応力により内蔵半導体装置１００の反りを緩和することができる。しかしながら、絶縁性樹脂部４０の膜厚が十分には厚くないため内蔵半導体装置１００の反りを十分に抑制することは難しい。内蔵半導体装置１００が反ると、図５（ｂ）のように内蔵半導体装置１００を基板１０に搭載する際に、歩留まりが低下することがある。例えば、内蔵半導体装置１００を基板１０にボンディングする際の画像認識に不具合が生じ、基板１０への内蔵半導体装置１００の搭載精度が悪化する。また、例えば、ボンディング装置のツールが内蔵半導体装置１００を吸着した際に、吸着できなかったり、内蔵半導体装置１００の搬送中に落下したりする。さらに、傾いた状態で内蔵半導体装置１００同士が接合されたりする。実施例３によれば、絶縁性樹脂部４０ａが厚いため、熱膨張係数や硬化収縮率等を適切な絶縁性樹脂を選択することにより、内蔵半導体装置１０１の反りを抑制することができる。これにより、上記課題を解決することができる。
また、図７のように、第２半導体チップ３０上の絶縁性樹脂部４０の上面は、第２半導体チップ２０の上方から第２半導体チップ３０が設けられていない周辺部にかけて平坦である。これにより、内蔵半導体装置１０１上に、他の内蔵半導体装置や半導体チップを容易に搭載することができる。絶縁性樹脂部４０ａの分平坦な面積が大きくなる。これにより、内蔵半導体装置１０１上に内蔵半導体装置や半導体チップを安定に搭載することができる。
図８は、実施例３に係る半導体装置の第１半導体チップ２０、第２半導体チップ３０、パッド２６および開口部４２を示した平面図である。絶縁性樹脂部４０ａの膜厚が厚くなると、開口部４２のアスペクト比（絶縁性樹脂部４０ａの膜厚／開口部４２の一辺の長さ）が大きくなる。アスペクト比が例えば１以上のように大きくなると、開口部４２の形成が難しくなる。例えば、開口不足や開口部４２側面が弓状に侵食されるサイドエッチとよばれる現象が生じることがある。実施例３のように絶縁性樹脂部４０ａの膜厚が厚い場合は、図８のように、絶縁性樹脂部４０ａの開口部４２はボンディングワイヤ２８が接続されるパッド２６より大きく、開口部４２はパッド２６を含むように形成されることが好ましい。これにより、開口部４２のアスペクト比を低減することができる。
図９は実施例３の変形例に係る半導体装置の断面図である。図９を参照に、実施例３の変形例の内蔵半導体装置１０２は、絶縁性樹脂部４０ｂから第２半導体チップ３０の上面３５が露出しており、第２半導体チップ３０と封止樹脂部５０とが接している。絶縁性樹脂部４０ｂの上面および第２半導体チップ３０の上面が平坦である。その他の構成は実施例３の図７と同じである。実施例３の変形例によれば、実施例２の図６（ｂ）と同様に、絶縁性樹脂部４０ｂを研削する際に第２半導体チップ３０の上面を研削することができる。よって、半導体装置の低背化を行うことができる。また、絶縁性樹脂部４０ｂの上面および第２半導体チップ３０の上面が平坦であるため、内蔵半導体装置１０２上に内蔵半導体装置または半導体チップを安定に搭載することができる。
実施例４は、第１半導体チップ上の絶縁性樹脂部の上面が第２半導体チップ上の絶縁性樹脂部の上面より低い例である。図１０は実施例４に係る半導体装置の断面図である。図１０を参照に、実施例４の内蔵半導体装置１０３は、第１半導体チップ２０上であって第２半導体チップ３０が搭載されていない周辺部の絶縁性樹脂部４０ｃの膜厚ｔ１は第２半導体チップ３０の絶縁性樹脂部４０ｃの膜厚ｔ２より厚く、かつ第１半導体チップ２０上の絶縁性樹脂部４０ｃの上面は第２半導体チップ３０の絶縁性樹脂部４０ｃの上面より低く段差４６が形成されている。
内蔵半導体装置１０３上に内蔵半導体装置や半導体チップを積層する際は、第２半導体チップ３０上の絶縁性樹脂部４０ｃの上面に内蔵半導体装置や半導体チップが搭載されるため、安定である。一方、第１半導体チップ２０上の絶縁性樹脂部４０ｃの膜厚を制御することにより、内蔵半導体装置１０３の反りを調整することができる。
図１１は実施例４の変形例に係る半導体装置の断面図である。実施例４の変形例の内蔵半導体装置１０４は、絶縁性樹脂部４０ｄから第２半導体チップ３０の上面が露出しており、第２半導体チップ３０と封止樹脂部５０とが接している。その他の構成は実施例４の図１０と同じである。実施例４の変形例によれば、半導体装置の低背化を行うことができる。
実施例５は実施例１に対し、ボンディングワイヤが通過する領域に絶縁性樹脂部が被覆していない例である。図１２は実施例５に係る半導体装置の断面図である。図１２を参照に、実施例５の内蔵半導体装置１０５においては、ボンディングワイヤ２８が通過する領域に絶縁性樹脂部４０ｅが形成されていない。図１３（ａ）および図１３（ｂ）は実施例５の平面図である。図１３（ａ）のように、絶縁性樹脂部４０ｅが形成されていない非被覆領域４８は、ボンディングワイヤ２８が通過する近傍の領域とすることができる。また、図１３（ｂ）のように、パッド２６の外側を非被覆領域４８としてもよい。
実施例５によれば、図１１から図１３（ｂ）のように、第１半導体チップ２０上面のボンディングワイヤ２８がパッド２６（第１半導体チップ２０に接続された領域）から第１半導体チップ２０の外側に至る非被覆領域４８には、絶縁性樹脂部４０ｅが被覆していない。ボンディングワイヤ２８は、非被覆領域４８の上方を通過している。これにより、ボンディングワイヤ２８の高さを絶縁性樹脂部４０ｅより低くすることができる。よって、実施例１に比べ、封止樹脂部５０の厚さを小さくし、半導体装置の低背化が可能となる。
図１４は実施例５の変形例１に係る半導体装置の断面図である。実施例５の変形例１の内蔵半導体装置１０６は、絶縁性樹脂部４０ｆから第２半導体チップ３０の上面３５が露出しており、第２半導体チップ３０と封止樹脂部５０とが接している。その他の構成は実施例５の図１２と同じである。実施例５の変形例１によれば、半導体装置の低背化を行うことができる。
図１５は実施例５の変形例２に係る半導体装置の断面図である。実施例５の変形例２の内蔵半導体装置１０７は、第１半導体チップ２０上の絶縁性樹脂部４０ｇの膜厚は第２半導体チップ３０の絶縁性樹脂部４０ｇの膜厚より薄く、かつ第１半導体チップ２０上の絶縁性樹脂部４０ｇの上面は第２半導体チップ３０の絶縁性樹脂部４０ｇの上面より低く段差４６が形成されている。その他の構成は実施例５の図１２と同じである。
図１６は実施例５の変形例３に係る半導体装置の断面図である。実施例５の変形例３の内蔵半導体装置１０８は、絶縁性樹脂部４０ｈから第２半導体チップ３０の上面が露出しており、第２半導体チップ３０と封止樹脂部５０とが接している。その他の構成は実施例５の実施例２の図１５と同じである。実施例５の変形例３によれば、半導体装置の低背化を行うことができる。
実施例６は、実施例１から５の内蔵半導体装置を積層し、基板１０上に搭載した例である。図１７は実施例６に係る半導体装置の断面図である。実施例５の内蔵半導体装置１０５ａの第１半導体チップ２０ａが基板１０上に搭載されている。内蔵半導体装置１０５ａの第２半導体チップ３０ａ上に接着剤７０を用い内蔵半導体装置１０５ｂの第１半導体チップ２０ｂ（第３半導体チップ）が積層されている。接着剤７０は、内蔵半導体装置１０５ａ上全体を覆っており、内蔵半導体装置１０５ｂ下全体に設けられている。内蔵半導体装置１０５ｂと基板１０とはボンディングワイヤ６２を用い電気的に接続されている。封止樹脂部５０は内蔵半導体装置１０５ａ、１０５ｂおよびボンディングワイヤ２８、６２を封止している。
図１８（ａ）から図１８（ｃ）は、実施例６に係る半導体装置の製造方法を示した図である。図１８（ａ）を参照に、基板１０上に内蔵半導体装置１０５ａを接着剤２４を用い搭載する。内蔵半導体装置１０５ａの第１半導体チップ２０ａと基板１０とをボンディングワイヤ２８を用い接続する。図１８（ｂ）のように、内蔵半導体装置１０５ａ上に接着剤７０を滴下する。図１８（ｃ）のように、接着剤７０を用い内蔵半導体装置１０５ｂを搭載する。接着剤７０を硬化させる。内蔵半導体装置１０５ｂの第１半導体チップ２０ｂと基板１０とをボンディングワイヤ６２を用い接続する。その後、図１７のように、内蔵半導体装置１０５ａ、１０５ｂおよびボンディングワイヤ２８、６２を封止する封止樹脂部５０を形成する。これにより、実施例６に係る半導体装置が完成する。
実施例６の内蔵半導体装置１０５ａ上面の平坦な部分の領域（図１８（ａ）のＲ２）は従来例２の内蔵半導体装置１１０ａ上面の平坦な部分の領域（図２のＲ１）より大きい。よって、図１８（ｂ）のように、内蔵半導体装置１０５ａ上への接着剤７０の塗布が従来例２より容易となる。
従来例２においては、図２のように内蔵半導体装置１１０ｂの下がオーバンハングになっている。このため、内蔵半導体装置１１０ｂのパッドにボンディングワイヤ６２を接合する際に、パッドに熱や超音波が伝わり難い。このため、パッドとボンディングワイヤ６２との接合が弱くなる。また、この際に接合用のツールから加わる荷重により、第１半導体チップがたわんでしまう。
実施例６によれば、図１８（ｃ）のように、内蔵半導体装置１０５ｂと基板１０とをボンディングワイヤ６２を用い接続する際に、内蔵半導体装置１０５ｂの第１半導体チップ２０ｂ下に接着剤７０が充満している。このため、熱や超音波のパッドへの伝導がよく、パッドとボンディングワイヤ６２との接合強度を強くすることができる。また、第１半導体チップ２０ｂのたわみを抑制することができる。以上により、ボンディングワイヤ６２を内蔵半導体装置１０５ｂに安定して接合させることができる。
図１９のように、接着剤７０ａを内蔵半導体装置１０５ｂの下面全体に形成してもよい。また、図２０のように、接着剤７０ｂを内蔵半導体装置１０５ａの上面全体に形成してもよい。
図１９および図２０においては、図１７のように、ボンディングワイヤ６２を接続する領域の下に接着剤７０は形成されていない。しかし、内蔵半導体装置１０５ａの上面は従来例２の内蔵半導体装置１１０の上面より、絶縁性樹脂部の幅Ｒ３の分だけ広くなる。よって、図１９および図２０の場合も、従来例２に比べ熱や超音波の伝搬はよくなる。また、第１半導体チップのたわみは小さくなる。これにより、図１９および図２０の場合も従来例２に比べボンディングワイヤ６２を内蔵半導体装置１０５ｂに安定して接合させることができる。
図２１のように、実施例３の内蔵半導体装置１０１ａおよび１０１ｂを積層してもよい。図２２のように、実施例３の変形例の内蔵半導体装置１０２ａおよび１０２ｂを積層してもよい。図２３のように、実施例４の内蔵半導体装置１０３ａおよび１０３ｂを積層してもよい。図２４のように、実施例４の変形例の内蔵半導体装置１０４ａおよび１０４ｂを積層してもよい。
実施例７は、内蔵半導体装置を積層する際に、ダミースペーサを用いる例である。図２５は実施例７に係る半導体装置の断面図である。図２５を参照に、内蔵半導体装置１０９ａおよび１０９ｂは、第１半導体チップ２０ａ、２０ｂが第２半導体チップ３０ａ、３０ｂの面積より非常に大きい。このため、内蔵半導体装置１０９ａの第２半導体チップ３０ａに対し、内蔵半導体装置１０９ｂの第１半導体チップ２０ｂのオーバーハングＲ４が大きくなる。そこで、内蔵半導体装置１０９ａの第２半導体チップ３０ａとほぼ同じ厚さのダミースペーサ７４を基板１０上に搭載する。内蔵半導体装置１０９ｂの第１半導体チップ２０ｂ（第３半導体チップ）をダミースペーサ７４および第２半導体チップ３０ａ上に搭載する。これにより、第３半導体チップ２０ｂにボンディングワイヤ６２を接合する際に、熱や超音波の伝搬をよくすることができる。また、第３半導体チップ２０ｂのたわみを小さくすることができる。これにより、ボンディングワイヤ６２を内蔵半導体装置１０９ｂに安定して接合させることができる。ダミースペーサ７４としては、シリコンや銅等の金属や半導体等を用いることができる。熱伝導の観点からは銅が好ましく、熱歪みの観点からはシリコンが好ましい。
実施例６および実施例７においては、内蔵半導体装置の第２半導体チップ３０ａ上にＣｏＣ構造を有する内蔵半導体装置の第１半導体チップ２０ｂ（第３半導体チップ）を積層する例を説明したが、内蔵半導体装置上に単体のＣｏＣ構造でない第３半導体チップを搭載してもよい。
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は従来例１に係る半導体装置の断面図である。 図２は従来例２に係る半導体装置の断面図である。 図３は実施例１に係る半導体装置の断面図である。 図４（ａ）から図４（ｄ）は実施例１に係る半導体装置の製造工程を示す断面図（その１）である。 図５（ａ）から図５（ｃ）は実施例１に係る半導体装置の製造工程を示す断面図（その２）である。 図６（ａ）から図６（ｃ）は実施例２に係る半導体装置の製造工程を示す断面図である。 図７は実施例３に係る半導体装置の断面図である。 図８は実施例３に係る半導体装置の平面図である。 図９は実施例３の変形例に係る半導体装置の断面図である。 図１０は実施例４に係る半導体装置の断面図である。 図１１は実施例４の変形例に係る半導体装置の断面図である。 図１２は実施例５に係る半導体装置の断面図である。 図１３（ａ）および図１３（ｂ）は実施例５に係る半導体装置の一部の平面図である。 図１４は実施例５の変形例１に係る半導体装置の断面図である。 図１５は実施例５の変形例２に係る半導体装置の断面図である。 図１６は実施例５の変形例３に係る半導体装置の断面図である。 図１７は実施例６に係る半導体装置の断面図である。 図１８（ａ）から図１８（ｃ）は実施例６に係る半導体装置の製造工程を示す断面図である。 図１９は実施例６に係る別の半導体装置の断面図である。 図２０は実施例６に係る別の半導体装置の断面図である。 図２１は実施例６に係る別の半導体装置の断面図である。 図２２は実施例６に係る別の半導体装置の断面図である。 図２３は実施例６に係る別の半導体装置の断面図である。 図２４は実施例６に係る別の半導体装置の断面図である。 図２５は実施例７に係る半導体装置の断面図である。
符号の説明
１０ 基板
２０ 第１半導体チップ
２６ パッド
２８ ボンディングワイヤ
３０ 第２半導体チップ
４０ 絶縁性樹脂部
４８ 非被覆領域
５０ 封止樹脂部

Claims (11)

  1. 基板と、
    該基板上にフェースアップで搭載され、前記基板とボンディングワイヤで電気的に接続された第１半導体チップと、
    該第１半導体チップにフリップチップボンディングされた第２半導体チップと、
    前記第２半導体チップの側面を覆い、前記第１半導体チップ上面の前記ボンディングワイヤが電気的に接続された領域が露出するように前記第１半導体チップの上面を覆う絶縁性樹脂部と、
    前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する封止樹脂部と、を具備し、
    前記絶縁性樹脂部は前記ボンディングワイヤが電気的に接続された領域を露出する開口部を有し、
    前記開口部は、前記第１半導体チップの上面に形成された前記ボンディングワイヤが接続されたパッドを含み、
    前記絶縁性樹脂部は感光性樹脂であることを特徴とする半導体装置。
  2. 前記第２半導体チップ上の前記絶縁性樹脂部の上面は第２半導体チップの上方から第２半導体チップが設けられていない周辺部にかけて平坦であることを特徴とする請求項１記載の半導体装置。
  3. 前記第２半導体チップの上面は前記絶縁性樹脂部から露出しており、前記絶縁性樹脂部の上面および前記第２半導体チップの上面は平坦であることを特徴とする請求項１記載の半導体装置。
  4. 前記第１半導体チップ上面の前記ボンディングワイヤが前記第１半導体チップに接続された領域から前記第１半導体チップの外側に至る非被覆領域には、前記絶縁性樹脂部が覆っておらず、
    前記ボンディングワイヤは、前記非被覆領域上方を通過していることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
  5. 前記第１半導体チップと前記第２半導体チップとの間を満たす接着剤を具備することを特徴とする請求項１から４のいずれか一項記載の半導体装置。
  6. 前記第２半導体チップ上に搭載された第３半導体チップを具備し、
    前記封止樹脂部は前記第３半導体チップを封止していることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
  7. 前記基板上に搭載されたダミースペーサを具備し、
    前記第３半導体チップは、前記ダミースペーサおよび前記第２半導体チップ上に搭載されていることを特徴とする請求項６記載の半導体装置。
  8. ウエハ上に複数の第２半導体チップをフリップチップボンディングする工程と、
    前記第２半導体チップを覆い、前記ウエハ上面のボンディングワイヤが電気的に接続される予定の領域が露出するように、前記ウエハ上に絶縁性樹脂部を形成する工程と、
    前記ウエハを個片化し、前記第２半導体チップが搭載された第１半導体チップを形成する工程と、を有し、
    前記絶縁性樹脂部は前記ボンディングワイヤが電気的に接続される予定の領域を露出する開口部を有し、
    前記開口部は、前記第１半導体チップの上面に形成される予定の前記ボンディングワイヤが接続される予定のパッドを含み、
    前記絶縁性樹脂部を形成する工程は、
    前記絶縁性樹脂部を形成するための感光性樹脂を塗布する工程と、
    前記絶縁性樹脂部に光を照射し、現像する工程と、
    前記絶縁性樹脂部を熱処理し、熱硬化させる工程とを含むとを特徴とする半導体装置の製造方法。
  9. 前記個片化された第１半導体チップを基板に搭載する工程と、
    前記第１半導体チップと前記基板とを前記ボンディングワイヤを用い電気的に接続する工程と、
    前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する工程と、を有することを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記個片化された第１半導体チップを基板に搭載する工程の後に前記第２半導体チップ上に第３半導体チップを搭載する工程を有し、
    前記第１半導体チップ、前記第２半導体チップおよび前記ボンディングワイヤを封止する工程は、前記第３半導体チップを封止する工程を含むことを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記第２半導体チップの上面が露出するように前記絶縁性樹脂部を研削する工程を有する請求項８から１０のいずれか一項記載の半導体装置の製造方法。
JP2007202451A 2007-08-03 2007-08-03 半導体装置及びその製造方法 Expired - Fee Related JP4937856B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007202451A JP4937856B2 (ja) 2007-08-03 2007-08-03 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007202451A JP4937856B2 (ja) 2007-08-03 2007-08-03 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009038266A JP2009038266A (ja) 2009-02-19
JP4937856B2 true JP4937856B2 (ja) 2012-05-23

Family

ID=40439900

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007202451A Expired - Fee Related JP4937856B2 (ja) 2007-08-03 2007-08-03 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4937856B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5658442B2 (ja) 2009-06-02 2015-01-28 株式会社東芝 電子部品とその製造方法
JP5581064B2 (ja) * 2010-01-14 2014-08-27 パナソニック株式会社 半導体装置
JP2022036828A (ja) * 2020-08-24 2022-03-08 ソニーセミコンダクタソリューションズ株式会社 センサデバイスおよび電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335577A (ja) * 1997-06-05 1998-12-18 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3399808B2 (ja) * 1997-10-21 2003-04-21 ローム株式会社 多層チップの組み立て方法
JP3996315B2 (ja) * 2000-02-21 2007-10-24 松下電器産業株式会社 半導体装置およびその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
JP4472481B2 (ja) * 2004-10-04 2010-06-02 シャープ株式会社 半導体装置およびその製造方法並びに積層型半導体装置

Also Published As

Publication number Publication date
JP2009038266A (ja) 2009-02-19

Similar Documents

Publication Publication Date Title
JP4659660B2 (ja) 半導体装置の製造方法
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
TWI420640B (zh) 半導體封裝裝置、半導體封裝結構及其製法
EP1505643B1 (en) Semiconductor device and manufacturing method thereof
KR100609334B1 (ko) 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
TWI662667B (zh) 封裝結構及其製造方法
US7413925B2 (en) Method for fabricating semiconductor package
US9129818B2 (en) Semiconductor device having conductive pads and a method of manufacturing the same
US9041211B2 (en) Semiconductor package and method for manufacturing the semiconductor package embedded with semiconductor chip
US9117770B2 (en) Semiconductor device
US8860215B2 (en) Semiconductor device and method of manufacturing the same
JP2001320013A (ja) 半導体装置およびその製造方法
TWI595613B (zh) 半導體封裝件及其製法
US20070023925A1 (en) Semiconductor element with conductive bumps and fabrication method thereof
US20060097377A1 (en) Flip chip bonding structure using non-conductive adhesive and related fabrication method
US8785297B2 (en) Method for encapsulating electronic components on a wafer
KR20150060758A (ko) 반도체 장치 및 그 제조방법
US20110147905A1 (en) Semiconductor device and method of manufacturing the same
JP6495692B2 (ja) 半導体装置及びその製造方法
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
JP4937856B2 (ja) 半導体装置及びその製造方法
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP4917979B2 (ja) 半導体装置及びその製造方法
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2012099693A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20100327

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100730

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120222

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4937856

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees