JP6495692B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本実施形態は、複数の半導体チップが積層されたチップ積層体を有する半導体装置及びその製造方法に関する。
半導体装置の小型化、高密度化を実現するために、配線基板上に複数の半導体チップを積層しパッケージ化したものが提案されている。
しかし、半導体チップを薄化すると、半導体チップの剛性が低下し、半導体チップの反りが生じ易くなる。その結果、半導体チップ間の接続不良が生じ、半導体装置の信頼性が低下してしまう。この半導体チップの反りは、半導体チップを積層する場合により増加する。さらに、半導体チップの反りは、半導体チップの内部を垂直に貫通する貫通電極（ＴＳＶ：Through Silicon Via）により半導体チップ間を接続する構造において、顕著に生じる。
特開２０１４−１８３２７８号公報 特開２０１４−１５４６９７号公報 特開２０１２−１４６８５３号公報 特開２０１１−１８７５７４号公報
半導体チップの反りを抑制することが可能な半導体装置及びその製造方法を提供する。
実施形態の半導体装置は、複数の半導体チップを含み、前記複数の半導体チップの少なくとも一部は前記半導体チップを貫通する電極を有し、前記複数の半導体チップは積層されかつ前記電極を介して互いに接続され、第１幅を有する積層体と、前記積層体の第１面上に設けられ、前記第１幅より大きい第２幅を有し、１つの前記半導体チップの厚さ以上の厚さを有し、前記積層体の前記第１面と対向する第３面、及び前記第３面と反対側に位置する第４面を有する第１基板と、前記第１基板の周囲に間隙を有するように設けられ、前記第１基板と直接接触せず、前記第１基板と同一の厚みを持つ第２基板とを有するシリコン基板と、前記積層体の第２面上に設けられ、前記第２幅と等しい第３幅を有する配線層と、前記積層体の周囲及び前記間隙内に設けられた樹脂とを具備する。
第１実施形態に係る半導体装置の断面図。 第１実施形態に係る半導体装置の製造方法のフロー図。 第１実施形態に係る半導体装置の製造工程を示す図。 図３に続く、第１実施形態に係る半導体装置の製造工程を示す図。 図４のＶ−Ｖ線に沿った基板及びキャリアの断面図。 図５に続く、第１実施形態に係る半導体装置の製造工程を示す断面図。 図６に続く、第１実施形態に係る半導体装置の製造工程を示す断面図。 図７に続く、第１実施形態に係る半導体装置の製造工程を示す断面図。 図８に続く、第１実施形態に係る半導体装置の製造工程を示す断面図。 図９に続く、第１実施形態に係る半導体装置の製造工程を示す断面図。 第２実施形態に係る半導体装置の断面図。 第２実施形態に係る半導体装置の断面図。 第３実施形態に係る半導体装置の断面図。 第３実施形態に係る半導体装置の断面図。 第３実施形態に係る半導体装置の断面図。 第３実施形態に係る半導体装置の断面図。 第４実施形態に係る半導体装置の製造工程を示す断面図。 第４実施形態に係る半導体装置を示す断面図。 第５実施形態に係る半導体装置の基板を示す平面図。 第５実施形態に係る半導体装置の基板を示す平面図。 第５実施形態に係る半導体装置の基板を示す平面図。 第６実施形態に係る半導体装置の基板を示す断面図。 図２２の半導体装置の基板を示す平面図。 第７実施形態に係る半導体装置の製造方法のフロー図。 第７実施形態に係る半導体装置の製造工程を示す図。 第７実施形態に係る半導体装置の製造工程を示す図。 第７実施形態に係る半導体装置の製造工程を示す断面図。 図２７に続く、第７実施形態に係る半導体装置の製造工程を示す断面図。 第８実施形態に係る半導体装置の製造工程を示す断面図。 第９実施形態に係る半導体装置を示す断面図。 第１０実施形態に係る半導体装置を示す断面図。 第１０実施形態に係る半導体装置の製造工程を示す断面図。 図３２に続く、第１０実施形態に係る半導体装置の製造工程を示す断面図。 図３３に続く、第１０実施形態に係る半導体装置の製造工程を示す断面図。 図３４に続く、第１０実施形態に係る半導体装置の製造工程を示す断面図。 図３５に続く、第１０実施形態に係る半導体装置の製造工程を示す断面図。 図３６に続く、第１０実施形態に係る半導体装置の製造工程を示す断面図。 第１０実施形態に係る半導体装置の変形例を示す断面図。 第１０実施形態に係る半導体装置の変形例を示す断面図。
以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。
［１］第１実施形態
第１実施形態の半導体装置では、チップ積層体の支持体としてシリコン基板を用いることで、半導体チップの反りを抑制する。
［１−１］構造
図１を用いて、第１実施形態に係る半導体装置１の構造について説明する。
図１に示すように、第１実施形態の半導体装置１は、チップ積層体２０、基板３０、配線層５０、樹脂４２及び４５を備えている。チップ積層体２０は、メモリチップ積層体１０及びインターフェースチップ（ＩＦチップ）１８を含んでいる。
メモリチップ積層体１０は、複数の半導体チップ１１ａ〜１１ｈが積層されて形成されている。各半導体チップ１１ｂ〜１１ｈは、半導体チップ１１ｂ〜１１ｈの内部を垂直に貫通する例えばシリコン（Ｓｉ）からなる貫通電極（ＴＳＶ）１２を有している。本図では、メモリチップ積層体１０の基板３０側の最下段に位置する半導体チップ１１ａは、貫通電極１２を有していないが、貫通電極１２を有していてもよい。複数の半導体チップ１１ａ〜１１ｈは、貫通電極１２及びバンプ電極１３によって互いに接続されている。複数の半導体チップ１１ａ〜１１ｈ間の貫通電極１２及びバンプ電極１３が形成されていない領域には接着剤１４が設けられ、この接着剤１４によって複数の半導体チップ１１ａ〜１１ｈが接着して固定されている。各半導体チップ１１ａ〜１１ｈは、例えば、ＮＡＮＤ型フラッシュメモリを有するメモリチップである。
ＩＦチップ１８は、メモリチップ積層体１０を構成する複数の半導体チップ１１ａ〜１１ｈと外部デバイス（図示せず）との間でデータ通信を行うためのインターフェース回路（ＩＦ回路）を備えている。ＩＦチップ１８は、複数の半導体チップ１１ａ〜１１ｈと配線１５等を介して接続されている。ＩＦチップ１８は、チップ積層体２０の配線層５０側の最上面に配置されている。但し、ＩＦチップ１８は、図１の位置に限定されず、例えば、メモリチップ積層体１０の半導体チップ１１ａ〜１１ｈ間等に配置されてもよいし、ＩＦチップ１８自体は設けずに、ＩＦ回路を半導体チップ１１ａ〜１１ｈ内に搭載してもよい。ＩＦチップ１８の幅Ｗ４は、半導体チップ１１ａ〜１１ｈ（メモリチップ積層体１０）の幅Ｗ１より小さくなっている。
基板３０は、チップ積層体２０の支持体として機能している。基板３０は、チップ積層体２０の第１面上に接着剤４１を介して設けられている。基板３０の幅Ｗ２は、半導体チップ１１ａ〜１１ｈ（メモリチップ積層体１０）の幅Ｗ１より大きく、配線層の幅Ｗ３と等しくなっている。基板３０は、１つの半導体チップ１１ａ〜１１ｈの厚さＴ１以上の厚さＴ２を有することが望ましい。基板３０の厚さＴ２は、配線層５０の厚さよりも薄くてもよい。基板３０の厚さＴ２は、例えば、１００μｍ〜２００μｍ程度である。尚、複数の半導体チップ１１ａ〜１１ｈの厚さＴ１が異なる場合、基板３０の厚さＴ２は、最も厚い半導体チップの厚さＴ１以上であることが望ましい。
基板３０の材料は、（ａ）チップ積層体２０を構成する材料（主にシリコン）の熱膨張係数と近い熱膨張係数を有すること、（ｂ）剛性が高いこと、（ｃ）切断及び研削が容易であること、を満たす材料が望ましい。（ａ）を満たすことで、半導体装置１の製造工程における熱処理を経ても、チップ積層体２０の反りを抑制することができる。（ｂ）を満たすことで、チップ積層体２０の反りを抑制することができる。（ｃ）を満たすことで、パーケージ時のダイシング工程での切断や基板の薄化工程による研削を行い易くなる。このような（ａ）乃至（ｃ）の要求を満たす材料としては、シリコンが望ましい。従って、基板３０としては、シリコン基板を用いることが望ましい。
基板３０は、カット部３１を有している。カット部３１は、チップ積層体２０の配置された領域よりも外側に位置している。カット部３１は、基板３０におけるチップ積層体２０と対向する面３０Ａからこの面と反対側の面３０Ｂまで貫通している。
配線層５０は、チップ積層体２０の第２面上に設けられている。配線層５０は、内部接続端子４３及び４４を介して、チップ積層体２０の電極パッド１７と接続されている。配線層５０のチップ積層体２０と反対側の面には、外部接続端子４６が設けられている。外部接続端子４６は、配線層５０内の配線網（図示せず）を介して、内部接続端子４３及び４４と電気的に接続されている。本図のように半導体装置１をＢＧＡ（Ball Grid Array）パッケージとして使用する場合、外部接続端子４６は、はんだボール、はんだメッキ、Ａｕメッキ等を有する突起端子で構成される。但し、本実施形態の半導体装置１は、外部接続端子４６として金属ランドを設けたＬＧＡ（Land Grid Array）型やＣＳＰ（Chip Size Package）型等の他の半導体パッケージにも適用できる。
配線層５０は、例えば、絶縁樹脂基板又は絶縁樹脂層の表面及び内部に配線網（図示せず）を設けたものである。配線層５０としては、具体的には、ガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が用いられる。このように、配線層５０を構成する主な材料は、樹脂であるため、基板３０の材料（シリコン）と異なる。尚、配線層５０としては、インターポーザ、配線基板、パッケージ基板や、チップ積層体２０上に直接形成される再配線層も含まれる。
樹脂４２は、複数の半導体チップ１１ａ〜１１ｈ間及びメモリチップ積層体１０の側面に設けられている。樹脂４２は、基板３０のカット部３１内を埋め込んでいる。このため、樹脂４２は、カット部３１における基板３０の面３０Ｂから露出している。樹脂４５は、樹脂４２を覆い、基板３０と配線層５０との間に設けられている。
樹脂４２及び４５は、例えば、熱硬化性樹脂である。熱硬化性樹脂としては、例えば、エポキシ系樹脂、アクリル系樹脂、アミン系樹脂、シリコーン系樹脂、ポリイミド系樹脂等にシリカ等の充填材（フィラー）を混合したものが用いられる。樹脂４２と樹脂４５とは、例えば、成分が異なる材料が用いられる。樹脂４２は、例えば、エポキシ系樹脂であり、フィラー粒子の小さな材料、液状の浸透し易い材料が望ましい。樹脂４５は、例えば、エポキシ系樹脂であり、フィラー粒子が大きく、熱膨張係数がチップ積層体２０の材料に近い材料が望ましい。このように、樹脂４２と樹脂４５は、同じエポキシ系樹脂であっても、成分が異なることが望ましい。但し、樹脂４２と樹脂４５は、同じ成分の同じ材料であってもよい。
［１−２］製造方法
図２乃至図１０を用いて、第１実施形態に係る半導体装置１の製造方法について説明する。
まず、図３に示すように、例えばＳｉ基板３０に対してハーフカットが行われ、カット部３１が形成される（図２のＳＴ１）。尚、カット部３１は、基板３０を貫通しない程度の所定の深さを有している（図５参照）。カット部３１の深さは、例えば、基板３０の厚さの半分程度である。その後、基板３０は、チップ毎に切断される（図２のＳＴ２）。
次に、図４及び図５に示すように、チップキャリア６０上に基板３０が搭載される（図２のＳＴ３）。この際、基板３０は、チップ毎にチップキャリア６０の段差部６１に配置される。基板３０の厚みは、後述するチップ積層体２０の厚み以上が望ましく、例えば７７５μｍ程度である。尚、チップキャリア６０の段差部６１の中央には、開口部６２が設けられている。
次に、図６に示すように、基板３０上に、熱硬化性の接着剤４１を介して、チップ積層体２０が形成される（図２のＳＴ４）。以下、図１を参照して、チップ積層体２０の形成について説明する。
まず、基板３０上の所定の位置に、メモリチップ積層体１０の１段目となる半導体チップ１１ａが接着される。ここで、所定の位置とは、例えば、基板３０のカット部３１の内側に収まるような位置である。その後、半導体チップ１１ａ上に所定の段数の半導体チップ１１ｂ〜１１ｈが順次積層され、メモリチップ積層体１０が形成される。この際、半導体チップ１１ａ〜１１ｈの相互間は、シリコンからなる貫通電極１２とバンプ電極１３とが接続するように位置合わせをして接続される。そして、貫通電極１２が形成されていない領域において、半導体チップ１１ａ〜１１ｈの片面には、複数の接着剤１４が点在するように形成される。この接着剤１４により、半導体チップ１１ａ〜１１ｈを積層する際に、対向する半導体チップ１１ａ〜１１ｈが接着されて固定される。
次に、メモリチップ積層体１０の最上段に位置する半導体チップ１１ｈ上に絶縁膜１６が形成され、この絶縁膜１６内に貫通電極１２に接続する配線１５が形成される。そして、この配線１５に接続するＩＦチップ１８が搭載される。ＩＦチップ１８は、メモリチップ積層体１０に対してフリップチップ接続（ＦＣ接続）される。このようにして、チップ積層体２０が形成される（図２のＳＴ４）。
次に、図６に示すように、チップ積層体２０の側面及びチップ積層体２０を構成する半導体チップ１１ａ〜１１ｈの間が、モールド樹脂４２で封止される（図２のＳＴ５）。この際、樹脂４２は、基板３０のカット部３１内を充填する。また、カット部３１がストッパーとなり、カット部３１よりも外側に樹脂４２が広がらないようになっている。尚、樹脂４２による封止は、チップ積層体２０を形成する工程途中に適宜行われてもよい。
次に、図７に示すように、チップ積層体２０が、配線層５０に接続される（図２のＳＴ６）。具体的には、チップ積層体２０のＩＦチップ１８が配線層５０と対向するように配置される。そして、チップ積層体２０と配線層５０の対応する内部接続端子４３及び４４の位置合わせが行われ、予め塗布した仮固定材（図示せず）により仮接着が行われる。その後、蟻酸雰囲気等の還元雰囲気中で加熱する（リフロー）ことで、チップ積層体２０と配線層５０とが電気的に接続される。
ここで、還元雰囲気を用いるのは、電気的接続を確実にするために、内部接続端子４３の表面に形成された酸化膜等を還元し、除去するためである。また、内部接続端子４３は、例えば、はんだ材料やＡｕを主成分とする。内部接続端子４３は、メモリチップ積層体１０の最上段の半導体チップ１１ｈと配線層５０との間の電気的な接続を行う。
尚、上記は還元雰囲気でのリフローを用いた接続方法を示したが、これ以外にもフラックスを用いた内部接続端子４３の還元とはんだリフローを用いた、一般的なフリップチップ接続方法を用いても良い。
次に、図８に示すように、チップ積層体２０と配線層５０との間が樹脂４５で充填される（図２のＳＴ７）と同時に、基板３０が樹脂４５で覆われる。尚、この工程は、チップ積層体２０と配線層５０の間を樹脂で充填する工程と、基板３０を樹脂で被覆する工程を分離して実施してもよい。その場合、異なる樹脂を用いることも可能である（図示せず）。
次に、図９に示すように、樹脂４５及び基板３０が同時に研削される（図２のＳＴ８）。この際、カット部３１内の樹脂４２も研削され、基板３０から樹脂４２が露出してもよい。その後、配線層５０の外側の面上に外部接続端子４６が形成される。
次に、図１０に示すように、ダイシングにより、基板３０、配線層５０及び樹脂４５が切断され、個片のパッケージ化が行われる（図２のＳＴ９）。このようにして、図１に示した積層型半導体装置１が完成する。
［１−３］効果
上記第１実施形態によれば、チップ積層体２０の支持体としてシリコン基板３０を用いている。このようなシリコン基板３０は、シリコン基板を用いて形成された半導体チップ１１ａ〜１１ｈ及びＩＦチップ１８を有するチップ積層体２０と同じ熱膨張係数である。また、シリコンは、剛性が高く、切断及び研削が容易である。このため、支持体としてシリコン基板３０を用いることで、半導体チップ１１ａ〜１１ｈの反りを抑制することができ、半導体装置１の信頼性を向上させることができる。さらに、シリコン基板３０は研削及びダイシングし易いため、パッケージの小型化及び薄化を実現し易い。
［２］第２実施形態
第１実施形態では、チップ積層体２０の支持体の基板３０の厚みＴ２が一定であった。これに対し、第２実施形態は、基板３０の厚みＴ２が中央部と端部で異なっている。第２実施形態では、図１１及び図１２を用いて、第１実施形態と異なる点について説明する。
図１１及び図１２に示すように、第２実施形態の半導体装置１では、基板３０及びチップ積層体２０が反ることで、基板３０の中央部の厚みＴ２ａと基板３０の端部の厚みＴ２ｂとが異なっている。但し、ここでいう基板３０及びチップ積層体２０反りは、従来の問題が十分に低減できる程度のわずかな反りである。
図１１の場合、チップ積層体２０は、基板３０側に突出した反りを有している。このため、基板３０の面３０Ａが内側に窪んだ凹形状になっている。つまり、基板３０の中央部の厚みＴ２ａは、基板３０の端部の厚みＴ２ｂより薄くなっている。
図１２の場合、チップ積層体２０は、配線層５０側に突出した反りを有している。このため、基板３０の面３０Ａが外側に突出した凸形状になっている。つまり、基板３０の中央部の厚みＴ２ａは、基板３０の端部の厚みＴ２ｂより厚くなっている。
ここで、図１１及び図１２の半導体装置１において、基板３０のチップ積層体２０が形成された領域、すなわち、基板３０の中央部の厚みＴ２ａは、１つの半導体チップ１１ａ〜１１ｈの厚さＴ１以上あることが望ましい。
上記第２実施形態によれば、基板３０及びチップ積層体２０がわずかに反った場合であっても、第１実施形態と同様、従来と比べて、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
尚、基板３０及びチップ積層体２０が反らずに、基板３０の厚さＴ２にばらつきがある場合も、チップ積層体２０の形成された領域における基板３０の厚さＴ２が、１つの半導体チップ１１ａ〜１１ｈの厚さＴ１以上であることが望ましい。
［３］第３実施形態
第３実施形態の半導体装置１は、基板３０のカット部３１の変形例である。第３実施形態では、図１３乃至図１６を用いて、第１実施形態と異なる点について説明する。
図１３に示すように、カット部３１は、凹部形状であってもよい。つまり、カット部３１は、チップ積層体２０と対向する面３０Ａから窪んだ凹部である。このため、カット部３１内の樹脂４２は、基板３０の外側面３０Ｂから露出していない。このような図１３の半導体装置１の場合、凹部に樹脂４２が入り込む事により、基板３０の樹脂４２に対する密着性が向上し、パッケージの変形応力に対する信頼性が高まるという効果がある。
図１４に示すように、カット部３１の内部でダイシングが行われていてもよい。つまり、カット部３１内の樹脂４２が基板３０の側面から露出されている。換言すると、基板３０の周囲が樹脂４２で覆われた状態になっている。このような図１４の半導体装置１の場合、パッケージ端部に基板３０の端部が露出せず樹脂４２により保護され、パッケージの耐衝撃に対する信頼性が高まるという効果がある。
図１５に示すように、凹部形状のカット部３１の内部でダイシングが行われていてもよい。つまり、カット部３１内の樹脂４２が基板３０の内側部分の側面から露出されている。換言すると、基板３０の内側部分の側面の周囲が樹脂４２で覆われた状態になっている。また、基板３０は、チップ積層体２０に向かって突出した凸形状になっている。このような図１５の半導体装置１の場合、基板３０の端部が薄く形成されている事により、樹脂４２と基板３０の熱膨張係数の差による応力が、基板３０が変形することで緩和され、熱的信頼性が高まるという効果がある。
図１６に示すように、カット部３１より内側でダイシングが行われ、カット部３１が無くなっていてもよい。このような図１６の半導体装置１の場合、比較的厚い基板３０がパッケージ端部まで存在する事により、パッケージ全体の剛性が向上し、パッケージのハンドリングにおける信頼性が高まるという効果がある。
以上のような第３実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
［４］第４実施形態
第４実施形態の半導体装置１は、カット部３１内の樹脂に関する変形例である。第４実施形態では、図１７及び図１８を用いて、第１実施形態と異なる点について説明する。
図１７に示すように、チップ積層体２０の周囲を樹脂４２で封止する際に、カット部３１内に樹脂４２が入り込まなくてもよい。この場合、最終構造の半導体装置１では、図１８に示すように、樹脂４５で、カット部３１が埋め込まれてもよい。
以上のような第４実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
また、第４実施形態の半導体装置１では、カット部３１内が樹脂４５で埋め込まれることで、カット部３１内が樹脂４２で埋め込まれる場合と比べて、相対的に熱膨張係数の大きな樹脂４２の硬化時の収縮応力が基板３０の薄い部分にかからずに信頼性が高まるという効果がある。
［５］第５実施形態
第５実施形態では、図１９乃至図２１を用いて、各実施形態における基板３０の平面図について説明する。
図１９に示すように、基板３０の内側にカット部３１が設けられ、基板３０の側面の周囲が樹脂４２及び４５で囲まれていない。このような平面図の半導体装置１は、例えば、図１のような断面構造を有している。図１９の半導体装置１の場合、カット部３１に樹脂４２または樹脂４５が入り込む事により、基板３０の樹脂４２又は４５に対する密着性が向上し、パッケージの変形応力に対する信頼性が高まるという効果がある。
図２０に示すように、基板３０の周囲には樹脂４２又は４５が形成されており、基板３０の側面の全てが樹脂４２又は４５で覆われている。このような平面図の半導体装置１は、例えば、図１４のような断面構造を有している。図２０の半導体装置１の場合、パッケージ端部に基板３０の端部が露出せず樹脂４２または樹脂４５により保護され、パッケージの耐衝撃に対する信頼性が高まるという効果がある。
図２１に示すように、基板３０の側面の一部が樹脂４２又は４５で覆われている。このような平面図の半導体装置１は、例えば、図１４や図１６のような断面構造を有している。図２１の半導体装置１の場合、パッケージ端部に基板３０の端部が露出せず樹脂４２または樹脂４５により保護されている部分に関しては、パッケージの耐衝撃に対する信頼性が高まるという効果がある。
以上のような第５実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
尚、基板３０のカット部３１は、基板３０の一側面において、１本のカット部で形成されることに限定されず、複数本のカット部が設けられてもよい。
［６］第６実施形態
第６実施形態の半導体装置１は、基板３０の幅Ｗ２に関する変形例である。第６実施形態では、図２２及び図２３を用いて、第１実施形態と異なる点について説明する。
図２２に示すように、基板３０の幅Ｗ２は、配線層５０の幅Ｗ３より小さくてもよい。この場合、図２３に示すように、基板３０の側面の周囲は、樹脂４５で覆われている。
以上のような第６実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
尚、基板３０の幅Ｗ２は、チップ積層体２０の幅Ｗ１と同じであってもよい。
［７］第７実施形態
第７実施形態では、図２４乃至図２８を用いて、第１の実施形態と異なる半導体装置１の製造方法について説明する。ここでは、第１実施形態と異なる点について説明する。
まず、図２５乃至図２７に示すように、例えばシリコン基板３０に対してハーフカットが行われ、カット部３１が形成される（図２４のＳＴ１）。基板３０としては、図２５のシリコンウエハ（円形）や図２６のシリコンの長尺基板（長方形）でもよい。
次に、図２８に示すように、基板３０上に、熱硬化性の接着剤４１を介して、チップ積層体２０が形成される（図２４のＳＴ２’）。
次に、チップ積層体２０の側面、チップ積層体２０を構成する半導体チップ１１ａ〜１１ｈの間及びカット部３１内に、層間封止樹脂４２が充填される（図２４のＳＴ３’）。
次に、基板３０は、チップ毎に切断される（図２４のＳＴ４’）。
その後は、第１の実施形態と同様、図２４のステップＳＴ６〜ＳＴ９が行われる。
第１実施形態では、基板３０のチップ毎の切断をハーフカットの後に行っていた。これに対し、第７実施形態では、基板３０のチップ毎の切断をチップ積層体２０の側面を樹脂４２で封止した後に行っている。また、第７実施形態の半導体装置１の製造工程では、チップキャリア６０を用いていない。このような第７実施形態の半導体装置１も、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
［８］第８実施形態
第８実施形態の半導体装置１は、研削前における基板３０の形状に関する変形例である。第８実施形態では、図２９を用いて、第１実施形態と異なる点について説明する。
図２９に示すように、基板３０は、キャリア６０の開口部６２に対応した突出部３２を有していてもよい。突出部３２は、基板３０のカット部３１の形成された面とは反対側の面に設けられている。
尚、基板３０の突出部３２は、図９の研削工程で削除される。このため、第８実施形態に係る最終的な半導体装置１０は図１と同様の構造になる。但し、図９の研削工程後に、基板３０の突出部３２が残ってもよい。
以上のような第８実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。さらに、第８実施形態によれば、チップキャリア６０に搬送する時、基板３０の突出部３２がキャリア６０の開口部６２に嵌る。このため、その後のプロセスを安定的に行うことができる。
［９］第９実施形態
第９実施形態の半導体装置１は、各半導体チップ１１ａ〜１１ｈとしてＤＲＡＭを用いた場合である。第９実施形態では、図３０を用いて、第１実施形態と異なる点について説明する。
図３０に示すように、各半導体チップ１１ａ〜１１ｈは、例えば、ＤＲＡＭを有するメモリチップでもよい。この場合、ＩＦチップ１８は、図１の構造より幅の広いチップが用いられ、内部接続端子４３及び４４に接続されている。
以上のような第９実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
［１０］第１０実施形態
第１０実施形態は、チップ積層体２０の支持体となる基板７０として、半導体チップを用いた例である。ここでは、第１実施形態と異なる点について説明する。
［１０−１］構造
図３１を用いて、第１０実施形態に係る半導体装置１の構造について説明する。
図３１に示すように、第１０実施形態の半導体装置１では、チップ積層体２０の支持体となる基板７０には、半導体集積回路が搭載されている。つまり、基板７０は、チップ積層体２０を構成する半導体チップ１１ａ〜１１ｈと同じ構成をしている。従って、基板７０は、チップ積層体２０の一段目の半導体チップの基板であるとも言える。
基板７０の厚さＴ２は、１つの半導体チップ１１ａ〜１１ｈの厚さＴ１以上の厚さであることが望ましく、例えば、１つの半導体チップ１１ａ〜１１ｈの厚さＴ１の３〜５倍程度である。例えば、基板７０の厚さＴ２は、１５０μｍ程度であり、各半導体チップ１１ａ〜１１ｈの厚さＴ１は、３０〜５０μｍ程度である。
基板７０の幅Ｗ２は、半導体チップ１１ａ〜１１ｈ（メモリチップ積層体１０）の幅Ｗ１と等しい。但し、基板７０の幅Ｗ２は、半導体チップ１１ａ〜１１ｈ（メモリチップ積層体１０）の幅Ｗ１より大きくすることも可能である。また、基板７０と半導体チップ１１ａ〜１１ｈ（メモリチップ積層体１０）とは、同一サイズであってもよい。
基板７０は、半導体チップ１１ａ〜１１ｈ内に設けられた貫通電極１２を有しない。但し、基板７０内に貫通電極１２を形成することも可能である。
樹脂４５は、複数の半導体チップ１１ａ〜１１ｈ間、メモリチップ積層体１０及び基板７０の側面に設けられている。
［１０−２］製造方法
図３２乃至図３７を用いて、第１０実施形態に係る半導体装置１の製造方法について説明する。
まず、図３２に示すように、チップキャリア６０上に基板７０が搭載される。基板７０は、半導体集積回路が搭載された半導体チップの基板である。基板７０の厚みは、チップ積層体２０の厚み以上が望ましく、例えば７７５μｍ程度である。
次に、図３３に示すように、基板７０上にチップ積層体２０が形成される。次に、図３４に示すように、チップ積層体２０が、内部接続端子４３を介して配線層５０に接続される。次に、図３５に示すように、基板７０、チップ積層体２０及び配線層５０が樹脂４５で封止される。この際、樹脂４５により、チップ積層体２０の複数の半導体チップ１１ａ〜１１ｈ間を充填してもよい。
次に、図３６に示すように、樹脂４５及び基板７０が同時に研削され、基板７０が薄化される。次に、図３７に示すように、ダイシングにより、基板７０、配線層５０及び樹脂４５が切断され、個片のパッケージ化が行われる。このようにして、図１０に示した積層型半導体装置１が完成する。
以上のような第１０実施形態の半導体装置１によれば、第１実施形態と同様、半導体チップ１１ａ〜１１ｈの反りを抑制することができる。
尚、第１０実施形態の半導体装置１は、図３８及び図３９に示すように、上記第２実施形態の半導体装置１と同様、基板７０の中央部の厚みＴ２ａと基板７０の端部の厚みＴ２ｂとが異なっていてもよい。
尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、１０…メモリチップ積層体、１１ａ〜１１ｈ…半導体チップ、１２…貫通電極、１３…バンプ電極、１４、４１…接着剤、１５…配線、１６…絶縁膜、１７…電極パッド、１８…ＩＦチップ、２０…チップ積層体、３０…基板、３１…カット部、４２、４５…樹脂、４３、４４…内部接続端子、４６…外部接続端子、５０…配線層、６０…チップキャリア、６１…段差部、６２…開口部。

Claims (4)

  1. 複数の半導体チップを含み、前記複数の半導体チップの少なくとも一部は前記半導体チップを貫通する電極を有し、前記複数の半導体チップは積層されかつ前記電極を介して互いに接続され、第１幅を有する積層体と、
    前記積層体の第１面上に設けられ、前記第１幅より大きい第２幅を有し、１つの前記半導体チップの厚さ以上の厚さを有し、前記積層体の前記第１面と対向する第３面、及び前記第３面と反対側に位置する第４面を有する第１基板と、前記第１基板の周囲に間隙を有するように設けられ、前記第１基板と直接接触せず、前記第１基板と同一の厚みを持つ第２基板とを有するシリコン基板と、
    前記積層体の第２面上に設けられ、前記第２幅と等しい第３幅を有する配線層と、
    前記積層体の周囲及び前記間隙内に設けられた樹脂と
    を具備する半導体装置。
  2. 前記間隙内の前記樹脂は、前記シリコン基板の前記第４面から露出している、請求項１記載の半導体装置。
  3. 前記配線層と前記積層体の前記第２面との間に設けられ、前記積層体に電気的に接続され、前記第１幅より小さい第４幅を有する第１チップをさらに具備する請求項１または２記載の半導体装置。
  4. シリコン基板にカット部を形成する第１工程と、
    前記第１工程の後、前記シリコン基板上に、半導体チップを貫通する電極を有する複数の半導体チップを積層し、前記複数の半導体チップが前記電極を介して互いに接続された積層体を形成する第２工程と、
    前記第２工程の後、前記積層体に配線層を接続する第３工程と、
    前記第３工程の後、前記シリコン基板上及び前記積層体の周囲に樹脂を形成する第４工程と、
    前記第４工程の後、前記シリコン基板を研削し、前記シリコン基板の厚みを薄くすることにより、前記カット部を研削し、前記シリコン基板の前記カット部よりも外側の部分を分離する第５工程と
    を具備し、
    前記カット部は、前記積層体の形成された領域よりも外側に位置し、
    前記積層体は第１幅を有し、前記シリコン基板は、前記第１幅より大きい第２幅を有すると共に、１つの前記半導体チップの厚さ以上の厚さを有し、前記配線層は前記第２幅と等しい第３幅を有する、半導体装置の製造方法。
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