JP2009049087A - 電子部品と電子部品の製造方法 - Google Patents

電子部品と電子部品の製造方法 Download PDF

Info

Publication number
JP2009049087A
JP2009049087A JP2007212002A JP2007212002A JP2009049087A JP 2009049087 A JP2009049087 A JP 2009049087A JP 2007212002 A JP2007212002 A JP 2007212002A JP 2007212002 A JP2007212002 A JP 2007212002A JP 2009049087 A JP2009049087 A JP 2009049087A
Authority
JP
Japan
Prior art keywords
electronic component
electrode
integrated substrate
integrated
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007212002A
Other languages
English (en)
Inventor
Tomohiro Tamaoki
友博 玉置
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2007212002A priority Critical patent/JP2009049087A/ja
Publication of JP2009049087A publication Critical patent/JP2009049087A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】集積基板を３次元的に積層した構成において、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させることを目的とする。
【解決手段】電子部品の集積回路部の非形成面である第２の面５に局所的な段差部１３を設けて集積基板２の厚みに中央部と端部で差を持たせることにより、電子部品に反りがあっても、反りと局所的な段差部１３の深さを相殺させることが可能となり、第２の面５内において第２の電極６を全て、ほぼ同一平面内に存在させることができるため、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させるという効果を奏する。
【選択図】図３

Description

本発明は、半導体回路基板、あるいは、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）形成基板、あるいは集積回路とＭＥＭＳ両者を混在させた集積基板を、３次元的に積層した構成から成る電子部品とその製造方法に係るものである。
従来技術における、貫通ビアを用いて３次元的に集積基板を積層した構成の電子部品についての説明を図８および図９を用いて以下に述べていく。
図８は、従来技術を用いて３次元的に積層した構成の電子部品の断面図を示し、図９は従来技術では対応できない、大きな反りをもった電子部品を３次元的に積層した構成の断面図を示す。
図８に示すように、３次元的に積層した構成の電子部品１においては、薄型化された集積基板２の第１の面３上に、第１の電極４と、第１の絶縁層７に覆われた集積回路部（図示せず）を形成している。集積回路部は第１の絶縁層７の中に形成された配線（図示せず）により、第１の電極４と電気的に接続している。集積基板２には集積基板２を貫く、貫通ビア８が形成してあり、第１の面３と対向する第２の面５上に形成された第２の電極６と第１の電極４は、貫通ビア８により電気的に接続されている。集積基板２は通常、導電性のあるシリコンを用いているため、貫通ビア８と集積基板２は電気的に絶縁する必要がある。そのため、貫通ビア８の外周には第２の絶縁層９を形成している。貫通ビア８の一端は、集積回路部と電気的に接続し、貫通ビア８の他端は集積基板２の第２の面５上に第２の電極６をなしている。
３次元的に積層した構成の電子部品１において、最下層の集積基板２の第１の電極４は、パッケージ基板１０と電気的に接続している。最下層以外の集積基板２においては、第１の電極４と第１の電極４同士、あるいは、第２の電極６と第２の電極６同士を、相互に電気的接続をさせた構成となっている。
このような貫通ビア８を用いて３次元的に積層した構成から成る電子部品１は、集積基板２間の電気的接続をワイヤボンディングにより行った方式に比較すると、配線距離を劇的に短縮できる構成であるため、集積回路の高速動作に対応した高いパフォーマンスと高周波特性の実現が期待される。しかしながら、３次元的に積層した電子部品１の高さを可能な限り薄型化することも同時に要望されているため、集積基板２の厚さを超薄型化する必要が生じている。
以下に、集積基板２の厚さを超薄型化する際に発生する非常に大きな課題について説明する。それは、集積回路部を被覆する第１の絶縁層７を形成する工程で膜応力が発生し、その膜応力が原因となって、集積基板２が反ってしまうという問題である。平均的なデータとして、例えば集積基板２の外形寸法が７ミリ×７ミリ、厚さ２８０ミクロンの場合には、集積基板２に約１ミクロンの反りが発生する。第１の絶縁層７がＳｉＮやＳｉＯ２などの無機材料の場合には、通常、集積回路部のある面すなわち第１の面３が凸になるように反っている。
集積基板２に約１ミクロンの反りがある状態で、集積基板２の集積回路部を互いに向かい合わせに、バンプ１１を用いて積層する場合の課題点を説明する。前述の外形寸法が７ミリ×７ミリ、厚さ２８０ミクロンの集積基板２の場合を例にとって説明する。集積基板２は約１ミクロンの凸状の反りをもつため、接続時に上下の集積基板２の反り量の和による影響を受け、集積基板２を積層すると、集積基板２の中心付近と端部では約２ミクロンの差が発生する。そのため、接続手段であるバンプ１１の接合面積が、集積基板２の中心付近と端部で異なってしまい、接合強度にバラツキが生じ、３次元的に積層した構成の電子部品１の接続信頼性を低下させる原因となっていた（例えば、特許文献１参照）。
このような課題を解決するため、集積基板２の第１の面３が、凸状に反っている場合、バンプ１１の高さを段階的に変える構成が提案されている。即ち、バンプ１１の高さを集積基板２の中心から端部に向って段階的に高くなるよう構成するというものである。
あるいは、逆に、集積基板２の第１の面３が、凹状に反っている場合、バンプ１１の高さを段階的に変えるように構成する。即ち、バンプ１１の高さを集積基板２の中心から端部に向って段階的に低くなるよう構成するというものである。
この結果、集積基板２が約１ミクロンの反りにとどまっている限りでは、バンプ１１の頂点位置を、接合相手の集積基板の反りに合わせて、変化させることを可能にしていた。 すなわち、バンプ１１の接合面積を、集積基板２の中心付近と端部でほぼ同一にすることを可能にし、接合強度を均一化し、３次元的に積層した構成から成る電子部品１の接続信頼性を維持することを可能にしてきた。
この提案の製造法として、バンプ１１を電解めっきによりレジストマスクのバンプ用開口部に形成する方法を以下に説明する。レジストマスクのバンプ用開口部の寸法を集積基板２の中央から集積基板２の端部に向けて変えると、バンプ用開口部内でのめっき液の循環量が変化し、金属イオン量が変化する。その結果バンプ１１の形成厚さすなわち、バンプ１１の高さを変えることを可能にするというものである。
しかしながら、この方法で設定可能なバンプ１１の高さは、例えば、集積基板２の中央部において３ミクロン、端部において３．５ミクロンなどであり、バンプ１１の高さの差は、集積基板２において、０．５ミクロンしか、差を設定することができない。
そのため、１ミクロンの反りをもつ集積回路を、向かい合わせに接続する場合に発生する、２ミクロンの差を埋め合わせることは不可能である。
その上、集積基板２の超薄型化と外形サイズの大型化への要求の加速度的な進行により、集積基板２の厚さを１００ミクロン以下まで超薄型化して、集積基板２を複数個、３次元的に積層することが強く望まれている。
次に、図９を用いて、従来技術の課題点を述べる。
集積基板２は薄型化するほど、反り値が大きくなるため、集積基板２の厚さが１００ミクロン以下になると、集積基板２の反りは約１ミクロンではとどまらず、数ミクロンの反りが発生することが分かっている。反り値は、第１の絶縁層７の材料がＳｉＯやＳｉＮ、ポリイミドなどの材料に依存して変動する。しかし集積基板２が薄型化するほど反り量が大きくなる傾向がある。これは、第１の絶縁層７を形成する際に発生する膜応力の作用が、集積基板２の薄型化に伴い相対的に強くなるためである。
次に、図９を用いて、従来の方法での課題点を以下に述べる。従来の方法では、集積基板２が約１ミクロンの反りにとどまっている限りは、バンプ１１の接続を保つことが、かろうじて可能であった。しかし、集積基板２の超薄型化が加速し厚さが１００ミクロン以下に達し、数ミクロンの反りが発生した状態では、従来の方法では対応できなくなる。
例えば、集積基板２の集積回路形成面すなわち第１の面３が、凸状に反り、２枚の集積基板２を向かい合わせて積層する場合を考える。接続時に上下の集積基板２の反り量の和による影響を受け、集積基板２の中心付近と端部では数ミクロン〜１０数ミクロンの差が発生する。このとき、たとえバンプ１１の頂点がほぼ同一平面１２内にあっても、向かい合う積層基板に届かないバンプ１１が存在する。すなわち、集積基板２のバンプ１１の接合面積が、集積基板２の中心付近と端部で異なる程度では済まず、バンプ１１が完全に非接触となり電気的に接続すらできない事態が生じていた（例えば、特許文献２参照）。
特開２０００−２７７６８９号公報 特開２００４−３３５６６０号公報
前述のように、従来の方法では、例えば、集積基板２の中央部のバンプ１１高さは３ミクロン、端部において３．５ミクロンであり、バンプ１１高さの差は０．５ミクロン程度に過ぎなかった。集積基板２の薄型化がさらに加速し厚さが１００ミクロン以下に達すると、集積基板２には数ミクロンの反りが発生する。そのため、集積基板２を向かい合わせて積層する場合には、積層基板２の中心付近と端部では数ミクロン〜１０数ミクロンの差が発生する。その場合には、積層した集積基板２のバンプ１１の接合面積が、集積基板２の中心付近と端部で異なる程度では済まず、バンプ１１が非接合となり、電気的に接続することができない事態が生じていた。
本発明は、上記の従来の問題点を解決した電子部品とその製造方法を提供するものである。すなわち、集積基板が超薄型化して厚さが１００ミクロン以下に達し、数ミクロン〜１０数ミクロンの反りが発生しても、この集積基板を３次元的に積層した構成において、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させることを目的とするものである。
上記の目的を達成するために、本発明の請求項１記載の電子部品は、集積基板の第１の面上に集積回路を形成してなり前記第１の面が凸形状となるように反る電子部品であって、前記第１の面上の前記集積回路形成領域を含む全面に形成された絶縁膜と、前記絶縁膜上に形成された第１の電極と、前記第１の面に対する前記集積基板の裏面となる第２の面上に形成された第２の電極と、前記集積基板の厚さが周辺部に比べて中央部が厚くなるように前記第２の面に形成される段差とを有することを特徴とする。
請求項２記載の電子部品は、請求項１記載の電子部品において、前記第１の面と前記第２の面が平行であることを特徴とする。
請求項３記載の電子部品は、請求項１記載の電子部品において、前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが前記端部方向に向かうほどに薄くなることを特徴とする。
請求項４記載の電子部品は、請求項１記載の電子部品において、前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが、それぞれ前記端部方向に向かうほど前記中心部からの距離に比例して薄くなることを特徴とする。
請求項５記載の電子部品は、集積基板の第１の面上に集積回路を形成してなり前記第１の面が凹形状となるように反る電子部品であって、前記第１の面上の前記集積回路形成領域を含む全面に形成された絶縁膜と、前記絶縁膜上に形成された第１の電極と、前記第１の面に対する前記集積基板の裏面となる第２の面上に形成された第２の電極と、前記集積基板の厚さが周辺部に比べて中央部が薄くなるように前記第２の面に形成される段差とを有することを特徴とする。
請求項６記載の電子部品は、請求項５記載の電子部品において、前記第１の面と前記第２の面が平行であることを特徴とする。
請求項７記載の電子部品は、請求項５記載の電子部品において、前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが前記端部方向に向かうほどに厚くなることを特徴とする。
請求項８記載の電子部品は、請求項５記載の電子部品において、前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが、それぞれ前記端部方向に向かうほど前記中心部からの距離に比例して厚くなることを特徴とする。
請求項９記載の電子部品は、請求項１〜請求項８のいずれかに記載の電子部品において、前記第１の電極と対応する前記第２の電極とを貫通ビアを用いて電気的に接続することを特徴とする。
請求項１０記載の電子部品は、請求項９記載の電子部品を、前記第２の電極と前記第２の電極同士を接続するように３次元実装してなることを特徴とする。
請求項１１記載の電子部品は、請求項１０記載の電子部品において、前記３次元実装される電子部品に形成される前記集積回路のうちの１または複数のいずれかが、振動子または可動部を有する機能素子であることを特徴とする。
請求項１２記載の電子部品の製造方法は、ウェハの第１の面に集積回路あるいは機能素子を形成する工程と、前記ウェハの第２の面を研削して前記ウェハを薄型化する工程と、薄型化された前記ウェハの前記第２の面に段差を設ける工程と、前記ウェハに貫通ビアを形成して前記第１の電極と前記第２の電極を電気的に接続する工程と、前記ウェハを個々の電子部品に分割する工程と、複数個の前記電子部品を積層して前記第１の電極と前記第２の電極を電気的に接続する工程とからなることを特徴とする。
請求項１３記載の電子部品の製造方法は、請求項１２記載の電子部品の製造方法において、前記段差の形成を、前記ウェハの第２の面をエッチングすることにより行うことを特徴とする。
以上により、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させることができる。
本発明では、電子部品の集積回路部の非形成面である第２の面に局所的な段差部を設けて集積基板の厚みに中央部と端部で差を持たせることにより、電子部品に反りがあっても、反りと局所的な段差部の深さを相殺させることが可能となり、第２の面内において第２の電極を全て、ほぼ同一平面内に存在させることができるため、集積基板が超薄型化して厚さが１００ミクロン以下に達し、数ミクロン以上の反りが発生しても、集積基板の中心付近と端部で第２の電極の位置を、ほぼ同一平面内に存在させることができ、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させるという効果を奏する。
（実施例１）
以下、本発明の実施例１における、貫通ビア８を用いて３次元的に積層した構成から成る電子部品１について図面を参照しながら説明する。図１は、本発明の実施例１における、凸形状の反りをもつ集積基板の断面図を示す。図２は、本発明の実施例１における、凸形状の反りをもつ集積基板にバンプを形成した状態での断面図を示す。図３は、本発明の実施例１における、凸形状の反りをもつ２枚の集積基板をバンプにより接続した断面図を示す。
図１に示すように、集積回路部（図示せず）を形成した面すなわち第１の面３が凸形状になるように反った２枚の集積基板２を、第２の電極６同士を相互に電気的接続を行い、積層する場合を説明する。第１の絶縁層７がＳｉＮやＳｉＯ２などの無機材料の場合には、通常、集積回路部のある面すなわち第１の面３が凸形状になるように反っている。
集積基板２において、第１の面３には、第１の電極４と、第１の絶縁層７に覆われた集積回路部を形成してある。さらに、第１の面３の裏面である第２の面５には、第２の電極６を形成してある。第１の面３において、集積回路部は第１の絶縁層７の中に形成された配線（図示せず）により、第１の電極４と電気的に接続されている。集積基板２には集積基板２を貫く、貫通ビア８が形成してあり、第１の電極４と第２の電極６は、貫通ビア８により電気的に接続されている。集積基板２は通常、導電性のあるシリコンを用いているため、貫通ビア８と集積基板２は電気的に絶縁する必要がある。そのため、貫通ビア８の外周には第２の絶縁層９を形成している。貫通ビア８の一端は、集積回路部と電気的に接続し、貫通ビア８の他端は集積基板２の第２の面５上に形成された第２の電極６と電気的に接続されている。
第２の面５には、段差部１３を設けて集積基板２の厚みを中央部のほうが端部に比べて厚くなるように凸部を形成している。
この状態で、集積回路部の形成面すなわち第１の面３が凸形状に反っていても、反り量と第２の面５の凸部の高さが相殺される。したがって、第２の面５内において第２の電極６を全て、ほぼ同一平面１２内に存在させることが可能となる。
したがって、図２に示すように、第２の電極６にバンプ１１を形成した状態であっても、バンプ１１の頂点の位置は、ほぼ同一平面１２内に存在させることが可能となる。
続いて、図３に示すように、２枚の集積基板２を、第２の面５同士を互いに向かい合わせて接続させる場合を説明する。２枚の集積基板２のいずれにおいても、第２の面５には、段差部１３を設けて集積基板２の厚みを中央部のほうが端部に比べて厚くなるように凸部を形成している。そのため、集積回路部の形成面すなわち第１の面３が凸形状に反っていても、反り量と第２の面５の凸部の高さが相殺される。したがって、２枚の集積基板２のいずれにおいても、第２の面５内において第２の電極６を全て、ほぼ同一平面１２内に存在させることができる。そのため、第２の面５同士を向かい合わせて接合する場合、バンプ１１の接合面積を均一化し、接続信頼性を向上させることが可能になる。
第２の面５に設けた凹凸の形成方法は、第２の面５上にフォトレジストパターンなどを形成し、第２の面５側から、選択的エッチング処理を行うことなどにより形成することができる。
集積回路部の形成面すなわち第１の面３が凸形状に反っており、その反り量が例えば、５ミクロンの場合には、第２の面５に形成した段差部１３においては、段差部１３の段差を約５ミクロンに設定する。第２の面５に段差を設けて端部に比べて中央部の集積基板の厚みを厚くすることにより、反り量５ミクロンと第２の面５の凸部の高さ５ミクロンが相互に打ち消しあった状態になる。この結果、第２の面５内において第２の電極６に形成したバンプ１１の頂点位置を全て、ほぼ同一平面１２内に存在させることが可能となり、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、高い接続信頼性を実現することが可能となる。
集積基板２の反り量は、第１の面３に形成した第１の絶縁層７の材質や厚さ、および集積基板２の外形寸法および厚さに依存した値をもつことが知られている。そのため、第２の面５に設ける段差部１３の位置と深さについては、集積基板２の試作や製造の前の段階で、あらかじめ決定することができる。
段差部１３を設けた第２の面５は、第１の面３と平行となるように形成しても良いし、集積基板２の端部においては端部に行く程集積基板２の厚みが薄くなるよう、凸部においては中央部に行く程集積基板２の厚みが厚くなるように第２の面５を形成しても良い。端部を薄く、中央部を厚くすることにより、反り量をさらに相殺しやすくなる。このとき、厚みの変化を、集積基板２の中心部から段差部１３、および段差部１３から集積基板２の端部に向かって、中心部からの距離に比例して直線的に変化させても良いし、曲率を持たせて曲面的に変化させても良い。
また、段差部１３を１つ設けて１つの凸部で厚みの差を設けても良いし、複数段の段差部を設けて、段階的に厚みの差を設けても良い。
以下に、本発明に用いられる、一般的な集積基板２の材料や形成方法などについて説明する。第１の電極４は、例えばアルミニウム３層と、その間に埋設したタングステンプラグなどにより構成される。アルミニウム最上層の表面には、金／ニッケル／銅／チタンなどから成るめっきを形成している。このときのめっきの厚さは、金で、約０．５ミクロンであり、ニッケルで、約２ミクロンとしている。
第１の絶縁層７は、厚さ約１〜２ミクロンのＳｉＯ２や、Ｓｉ３Ｎ４を用い、スパッタリング法、熱酸化法等あるいはＣＶＤ法により形成する。
第１の面３上に形成した集積回路部は、半導体集積回路のみならず、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子を適用してもよい。あるいは集積回路とＭＥＭＳ両者を混在させた構成の集積回路であってもよい。ＭＥＭＳは半導体集積回路製造技術とマイクロマシン加工技術をシリコン基板に適用し、高度な寸法精度と加工精度をもつ、超小型の振動子や可動部を持つマイクロデバイスである。ＭＥＭＳの機能としては共振子，フィルタ，伝送線路、インダクタ，スイッチ，アンテナなど非常に多くの種類があり、光通信、医療機器，センサー，無線通信などにも幅広く適用することができる。
バンプ１１の形成法としては、めっき法、印刷法、スタッドバンプ法などがある。めっき法は、電解めっき、無電解めっきで形成する方法であり、印刷法は、半田ペーストを印刷し、その後半田ペーストを溶融して半田バンプ１１を形成するなどの方法である。また、半田ボールを積層基板上に供給し、半田ボールを溶融して半田バンプ１１を形成するという方法もある。スタッドバンプ法はワイヤボンディングに用いるワイヤを電極上に打ち付け、引きちぎることで形成する方法である。
３次元積層部品の薄型化への要求が高まっているため、集積基板２自体の薄型化も加速し、集積基板２の厚さは約１００〜２５ミクロンであることが必要となっている。それに伴い、バンプ１１自体のマイクロ化も必要となっている。そのため、シングルチップのフリップチップでは、約３０〜５０ミクロン高さのバンプ１１が一般的であったが、本発明を適用する３次元積層の対象においては、約１ミクロン〜約１０ミクロン高さのバンプ１１を用いる必要がある。
また、貫通ビア８の形成方法としては、エッチング法や、レーザー加工などがある。エッチング法としては、第２の面５上にフォトレジストパターンを形成し、第１の電極４に相当する位置に、第２の面５側から、選択的ドライエッチング処理を行い、集積基板２及び第１の絶縁層７を貫通し、第１の電極４に到達させることにより形成する。あるいは、レーザー加工により、集積基板２の第１の電極４に相当する位置に、第２の面５側から貫通孔を開けるなどの方法である。いずれの方法でも、電極の狭ピッチ化が必要とされており、例えば、第１の電極４あるいは第２の電極６のピッチが１００から５０ミクロンの場合には、貫通ビア８の直径は約５０ミクロンから約２５ミクロンであることが必要である。
従来の方法ではバンプ１１の高さを、例えば、集積基板２の中央部において３ミクロン、端部において３．５ミクロンとしていたため、集積基板２が数ミクロンの反り、例えば５ミクロンの反りをもつ場合には対応できなかった。このような課題点も、本発明の上述の構成を用いるにより、集積基板２が数ミクロンの反りをもつ場合にも、第２の電極６に形成したバンプ１１の頂点位置を全て、ほぼ同一平面１２内に存在させることが可能となる。その結果、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、高い接続信頼性を実現することが可能となる。
このように、本発明を用いれば、貫通ビア８を用い３次元的に積層した構成から成る電子部品１に、高い接続信頼性を持たせることが実現でき、小型化、高速化、多機能化が進む携帯電子機器を実現することができる。
（実施例２）
以下、本発明の実施例２における、貫通ビア８を用いて３次元的に積層した構成から成る電子部品について図面を参照しながら説明する。図４は、本発明の実施例２における、凹形状の反りをもつ集積基板の断面図を示す。図５は、本発明の実施例２における、凹形状の反りをもつ集積基板にバンプを形成した状態での断面図を示す。図６は、本発明の実施例２における、凹形状の反りをもつ２枚の集積基板をバンプにより接続した断面図を示す。
図４に示すように、集積回路部（図示せず）を形成した面すなわち第１の面３が凹形状になるように反った２枚の集積基板２を、第２の電極６同士を相互に電気的接続を行い、積層する場合を説明する。
集積基板２において、第１の面３には、第１の電極４と、第１の絶縁層７に覆われた集積回路部を形成してある。さらに、第１の面３の裏面である第２の面５には、第２の電極６を形成してある。第１の面３において、集積回路部は第１の絶縁層７の中に形成された配線（図示せず）により、第１の電極４と電気的に接続されている。集積基板２には集積基板２を貫く、貫通ビア８が形成してあり、第１の電極４と第２の電極６は、貫通ビア８により電気的に接続されている。集積基板２は通常、導電性のあるシリコンを用いているため、貫通ビア８と集積基板２は電気的に絶縁する必要がある。そのため、貫通ビア８の外周には第２の絶縁層９を形成している。貫通ビア８の一端は、集積回路部と電気的に接続し、貫通ビア８の他端は集積基板２の第２の面５上に形成された第２の電極６と電気的に接続されている。
第２の面５には、段差部１３を設けて集積基板２の厚みを中央部のほうが端部に比べて薄くなるように凹部を形成している。
この状態で、集積回路部の形成面すなわち第１の面３が凹形状に反っていても、反り量と第２の面５の凹部の深さが相殺される。したがって第２の面５内において第２の電極６を全て、ほぼ同一平面１２内に存在させることが可能となる。
したがって、図５に示すように、第２の電極６にバンプ１１を形成した状態であっても、バンプ１１の頂点の位置は、ほぼ同一平面１２内に存在させることが可能となる。
その結果、図６に示すように、２枚の集積基板２を、第２の面５同士を向かい合わせて接合する場合、バンプ１１の接合面積を均一化し、接続信頼性を向上させることが可能になる。
第２の面５に設けた凹凸の形成方法は、第２の面５上にフォトレジストパターンなどを形成し、第２の面５側から、選択的エッチング処理を行うことなどにより形成することができる。
集積回路部の形成面すなわち第１の面３が凹形状に反っており、その反り量が例えば、５ミクロンの場合には、第２の面５に形成した段差部１３においては、段差部１３の段差を約５ミクロンに設定する。第２の面５に段差を設けて端部に比べて中央部の集積基板の厚みを薄くすることにより、反り量５ミクロンと第２の面５の凹部の深さ５ミクロンが相互に打ち消しあった状態になる。この結果、第２の面５内において第２の電極６に形成したバンプ１１の頂点位置を全て、ほぼ同一平面１２内に存在させることが可能となり、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、高い接続信頼性を実現することが可能となる。
集積基板２の反り量は、第１の面３に形成した第１の絶縁層７の材質や厚さ、および集積基板２の外形寸法および厚さに依存した値をもつことが知られている。そのため、第２の面５に設ける段差部１３の位置と深さについては、集積基板２の試作や製造の前の段階で、あらかじめ決定することができる。
段差部１３を設けた第２の面５は、第１の面３と平行となるように形成しても良いし、集積基板２の端部においては端部に行く程集積基板２の厚みが厚くなるよう、凹部においては中央部に行く程集積基板２の厚みが薄くなるように第２の面５を形成しても良い。端部を厚く、中央部を薄くすることにより、反り量をさらに相殺しやすくなる。このとき、厚みの変化を直線的に変化させても良いし、曲面的に変化させても良い。
また、段差部１３を１つ設けて１つの凹部で厚みの差を設けても良いし、複数段の段差部を設けて、段階的に厚みの差を設けても良い。
（実施例３）
以下、本発明の実施例３における、貫通ビア８を用いて３次元的に積層した構成から成る電子部品１について図面を参照しながら説明する。図７は、本発明の実施例３における、凸形状および凹形状の反りをもつ複数の集積基板を積層された電子部品の構成の断面図を示す。
図７に示すように、複数の集積基板２を３次元的に積層してなる電子部品１は、以下のような構成となっている。実施例１に述べた、第１の面３が凸形状に反った２枚の集積基板２を、相互に電気的接続したもの、および、実施例２に述べた、第１の面３が凹形状に反った２枚の集積基板２を、相互に電気的接続をしたものの両方を含んだ構成となっている。
それぞれの集積基板２は、集積回路部は第１の絶縁層７の中に形成された配線により、第１の電極４と電気的に接続されている。集積基板２には集積基板２を貫く、貫通ビア８が形成してあり、第１の電極４と第２の電極６は、貫通ビア８により電気的に接続されている。集積基板２は通常、導電性のあるシリコンを用いているため、貫通ビア８と集積基板２は電気的に絶縁する必要がある。そのため、貫通ビア８の外周には第２の絶縁層９を形成している。貫通ビア８の一端は、集積回路部と電気的に接続し、貫通ビア８の他端は集積基板２の第２の面５上に形成された第２の電極６と電気的に接続されている。
３次元的に積層した構成の電子部品１において、最下層の集積基板２の第２の電極６は、パッケージ基板１０と電気的に接続している。最下層以外の集積基板２においては、第１の電極４と第１の電極４同士、あるいは第２の電極６と第２の電極６同士を、それぞれ実施例１、実施例２で説明したような構成で相互に電気的接続をさせた構成となっている。このような構成により、各集積基板２はバンプ１１の頂点位置を全て、ほぼ同一平面内に存在させる構成となっているため、３次元的に積層した構成において、集積基板の電極の接合面積を均一化せしめ、高い接続信頼性を実現することが可能となる。
このような貫通ビア８を用い３次元的に積層した構成から成る電子部品１は、集積基板２間の電気的接続をワイヤボンディングを用いて行った方式に比較すると、配線距離を劇的に短縮できる構成であるため、集積回路の高速動作に対応した高いパフォーマンスと高周波特性の実現を可能にする。
本発明は、３次元的に積層した構成においても、集積基板の電極の接合面積を均一化せしめ、接続信頼性を向上させることができ、半導体回路基板、あるいは、ＭＥＭＳ形成基板、あるいは集積回路とＭＥＭＳ両者を混在させた集積基板を、３次元的に積層した構成から成る電子部品とその製造方法等に有用である。
本発明の実施例１における、凸形状の反りをもつ集積基板の断面図 本発明の実施例１における、凸形状の反りをもつ集積基板にバンプを形成した状態での断面図 本発明の実施例１における、凸形状の反りをもつ２枚の集積基板をバンプにより接続した断面図 本発明の実施例２における、凹形状の反りをもつ集積基板の断面図 本発明の実施例２における、凹形状の反りをもつ集積基板にバンプを形成した状態での断面図 本発明の実施例２における、凹形状の反りをもつ２枚の集積基板をバンプにより接続した断面図 本発明の実施例３における、凸形状および凹形状の反りをもつ複数の集積基板を積層された電子部品の構成の断面図 従来技術を用いて３次元的に積層した構成の電子部品の断面図 従来技術では対応できない、大きな反りをもった電子部品を３次元的に積層した構成の断面図
符号の説明
１ 電子部品
２ 集積基板
３ 第１の面
４ 第１の電極
５ 第２の面
６ 第２の電極
７ 第１の絶縁層
８ 貫通ビア
９ 第２の絶縁層
１０ パッケージ基板
１１ バンプ
１２ 同一平面
１３ 段差部

Claims (13)

  1. 集積基板の第１の面上に集積回路を形成してなり前記第１の面が凸形状となるように反る電子部品であって、
    前記第１の面上の前記集積回路形成領域を含む全面に形成された絶縁膜と、
    前記絶縁膜上に形成された第１の電極と、
    前記第１の面に対する前記集積基板の裏面となる第２の面上に形成された第２の電極と、
    前記集積基板の厚さが周辺部に比べて中央部が厚くなるように前記第２の面に形成される段差と
    を有することを特徴とする電子部品。
  2. 前記第１の面と前記第２の面が平行であることを特徴とする請求項１記載の電子部品。
  3. 前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが前記端部方向に向かうほどに薄くなることを特徴とする請求項１記載の電子部品。
  4. 前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが、それぞれ前記端部方向に向かうほど前記中心部からの距離に比例して薄くなることを特徴とする請求項１記載の電子部品。
  5. 集積基板の第１の面上に集積回路を形成してなり前記第１の面が凹形状となるように反る電子部品であって、
    前記第１の面上の前記集積回路形成領域を含む全面に形成された絶縁膜と、
    前記絶縁膜上に形成された第１の電極と、
    前記第１の面に対する前記集積基板の裏面となる第２の面上に形成された第２の電極と、
    前記集積基板の厚さが周辺部に比べて中央部が薄くなるように前記第２の面に形成される段差と
    を有することを特徴とする電子部品。
  6. 前記第１の面と前記第２の面が平行であることを特徴とする請求項５記載の電子部品。
  7. 前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが前記端部方向に向かうほどに厚くなることを特徴とする請求項５記載の電子部品。
  8. 前記集積基板の中心部から前記段差までおよび前記段差から端部までの厚さが、それぞれ前記端部方向に向かうほど前記中心部からの距離に比例して厚くなることを特徴とする請求項５記載の電子部品。
  9. 前記第１の電極と対応する前記第２の電極とを貫通ビアを用いて電気的に接続することを特徴とする請求項１〜請求項８のいずれかに記載の電子部品。
  10. 請求項９記載の電子部品を、前記第２の電極と前記第２の電極同士を接続するように３次元実装してなることを特徴とする電子部品。
  11. 前記３次元実装される電子部品に形成される前記集積回路のうちの１または複数のいずれかが、振動子または可動部を有する機能素子であることを特徴とする請求項１０記載の電子部品。
  12. ウェハの第１の面に集積回路あるいは機能素子を形成する工程と、
    前記ウェハの第２の面を研削して前記ウェハを薄型化する工程と、
    薄型化された前記ウェハの前記第２の面に段差を設ける工程と、
    前記ウェハに貫通ビアを形成して前記第１の電極と前記第２の電極を電気的に接続する工程と、
    前記ウェハを個々の電子部品に分割する工程と、
    複数個の前記電子部品を積層して前記第１の電極と前記第２の電極を電気的に接続する工程と
    からなることを特徴とする電子部品の製造方法。
  13. 前記段差の形成を、前記ウェハの第２の面をエッチングすることにより行うことを特徴とする請求項１２記載の電子部品の製造方法。
JP2007212002A 2007-08-16 2007-08-16 電子部品と電子部品の製造方法 Pending JP2009049087A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007212002A JP2009049087A (ja) 2007-08-16 2007-08-16 電子部品と電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007212002A JP2009049087A (ja) 2007-08-16 2007-08-16 電子部品と電子部品の製造方法

Publications (1)

Publication Number Publication Date
JP2009049087A true JP2009049087A (ja) 2009-03-05

Family

ID=40501062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007212002A Pending JP2009049087A (ja) 2007-08-16 2007-08-16 電子部品と電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP2009049087A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258301A (ja) * 2009-04-27 2010-11-11 Shinko Electric Ind Co Ltd インターポーザ及び半導体装置
JP2016171124A (ja) * 2015-03-11 2016-09-23 株式会社東芝 半導体装置及びその製造方法
US10141273B2 (en) 2014-04-14 2018-11-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US11342310B2 (en) 2020-06-08 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor chip, semiconductor device, and semiconductor package including the semiconductor chip
CN115514383A (zh) * 2021-06-03 2022-12-23 株式会社村田制作所 高频模块以及通信装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311574A (ja) * 2003-04-03 2004-11-04 Shinko Electric Ind Co Ltd インターポーザー及びその製造方法ならびに電子装置
JP2007012848A (ja) * 2005-06-30 2007-01-18 Elpida Memory Inc 半導体記憶装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311574A (ja) * 2003-04-03 2004-11-04 Shinko Electric Ind Co Ltd インターポーザー及びその製造方法ならびに電子装置
JP2007012848A (ja) * 2005-06-30 2007-01-18 Elpida Memory Inc 半導体記憶装置及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010258301A (ja) * 2009-04-27 2010-11-11 Shinko Electric Ind Co Ltd インターポーザ及び半導体装置
US10141273B2 (en) 2014-04-14 2018-11-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10312199B2 (en) 2014-04-14 2019-06-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP2016171124A (ja) * 2015-03-11 2016-09-23 株式会社東芝 半導体装置及びその製造方法
US11342310B2 (en) 2020-06-08 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor chip, semiconductor device, and semiconductor package including the semiconductor chip
US11784168B2 (en) 2020-06-08 2023-10-10 Samsung Electronics Co., Ltd. Semiconductor chip, semiconductor device, and semiconductor package including the semiconductor chip
CN115514383A (zh) * 2021-06-03 2022-12-23 株式会社村田制作所 高频模块以及通信装置
CN115514383B (zh) * 2021-06-03 2024-01-30 株式会社村田制作所 高频模块以及通信装置

Similar Documents

Publication Publication Date Title
US10813214B2 (en) Cavities containing multi-wiring structures and devices
JP6263573B2 (ja) 積層電子デバイスとその製造方法
JP4937842B2 (ja) 半導体装置およびその製造方法
JP4716819B2 (ja) インターポーザの製造方法
US9196506B2 (en) Method for manufacturing interposer
US20100032196A1 (en) Multilayer wiring board, semiconductor package and method of manufacturing the same
JP2008109046A (ja) 半導体パッケージおよび積層型半導体パッケージ
JP2012033973A (ja) 配線基板及び半導体パッケージ
TWI666737B (zh) 佈線基板、製造佈線基板之方法及電子組件裝置
TW201546922A (zh) 具有打線接合互連的低熱膨脹係數部件
JPWO2012107971A1 (ja) 半導体装置
US8349736B2 (en) Semiconductor device manufacturing method and semiconductor device
JP2009027068A (ja) 半導体装置
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2009049087A (ja) 電子部品と電子部品の製造方法
JP2007027706A (ja) 配線基板及びその製造方法並びに半導体パッケージ
CN115831907A (zh) 将玻璃通孔的金属焊盘与玻璃表面分隔开的电介质层
US8723051B2 (en) Wiring substrate and method for manufacturing wiring substrate
KR100746862B1 (ko) 반도체 장치 및 그 제조방법
JP2016100552A (ja) 半導体装置
JP5994825B2 (ja) 貫通電極基板及びその製造方法、並びに貫通電極基板を用いた半導体装置
US11183483B2 (en) Multichip module and electronic device
TWI615933B (zh) 半導體裝置及其製造方法
TWI614862B (zh) 基板結構及其製法
JP6704129B2 (ja) 回路基板、回路基板の製造方法及び電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110624

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110726