JP2007012848A - 半導体記憶装置及びその製造方法 - Google Patents

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正和 石野
Hiroaki Ikeda
博明 池田
Kayoko Shibata
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Abstract

【課題】 信頼性の低下を抑制しつつ、複数のコアチップとインターフェースチップによって構成される半導体記憶装置の仕様変更を容易とする。
【解決手段】 コアチップ１３１〜１３４に接続された第１の内部電極１４１が第１の面１１０ａに形成され、インターフェースチップに接続するための第２の内部電極１４２及び外部端子に接続するための第３の内部電極１４３が第２の面１１０ｂに形成されたインターポーザチップ１１０を備える。本発明によれば、インターポーザチップ１１０の第２の面１１０ｂ側にインターフェースチップを後付け可能であることから、異なる仕様の製品を簡単に作り分けることが可能となる。すなわち、顧客の要望に応じて、適切なインターフェースチップを後から搭載すればよいことから、ベアチップ状態のコアチップを多量にストックしておく必要がなくなる。
【選択図】 図１

Description

本発明は半導体記憶装置及びその製造方法に関し、特に、メモリセルが形成されたコア部がインターフェース部とは別個に集積されるタイプの半導体記憶装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１参照）。この方法によれば、１つのインターフェースチップに対して複数個のコアチップを割り当てることが可能となることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体記憶装置の高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
図１８は、従来の半導体記憶装置の構造を模式的に示す略断面図である。
図１８に示すように、従来の半導体記憶装置は、インターポーザ基板１０と、インターポーザ基板１０の一方の面１０ａに搭載されたインターフェースチップ２０と、インターフェースチップ２０上に積層された複数（一例として４個）のコアチップ３１〜３４によって構成される。外部回路との信号の授受は、インターポーザ基板１０の他方の面１０ｂに設けられた外部端子１１を介して行われ、インターフェースチップ２０とコアチップ３１〜３４との間の信号の授受は、これらに設けられた内部端子４０及び貫通電極４１を介して行われる。この種の半導体記憶装置では、外部端子１１を介して授受される信号の信号幅よりも、内部端子４０を介して授受される信号の信号幅の方が大きく、これら信号幅の変換をインターフェースチップ２０が行う。
すなわち、外部回路より外部端子１１を介して供給される信号（アドレス、コマンド、ライトデータなど）は、一旦インターフェースチップ２０に供給され、インターフェースチップ２０によって信号幅が拡大された後、コアチップ３１〜３４へと供給される。逆に、コアチップ３１〜３４より供給される信号（リードデータなど）は、一旦インターフェースチップ２０に供給され、インターフェースチップ２０によって信号幅を縮小された後、インターポーザ基板１０の外部端子１１を介して出力される。これにより、大幅な並列動作が可能であるが動作速度の遅いＤＲＡＭなどのメモリコアと、大幅な並列動作は困難であるが動作速度の速いＣＰＵなどのロジック系回路との間のバンド幅を大幅に高めることが可能となる。
特開２００４−３２７４７４号公報
ＤＲＡＭなどの半導体記憶装置は、同種の製品であっても、入出力データ幅の異なる複数の製品（×８品と×１６品との違いなど）が存在したり、動作クロックの異なる複数の製品（２００ＭＨｚ品と×２６６ＭＨｚ品との違いなど）が存在するなど、仕様の異なる数多くの製品が存在する。このような仕様の違いは、主としてインターフェースチップ２０の回路構成によって実現されるのであるが、従来の半導体記憶装置では、インターポーザ基板１０上にインターフェースチップ２０及びコアチップ３１〜３４が一括搭載された構成を有していることから、積層完了後に仕様を変更することは不可能であり、このため、顧客のニーズに応じた機動的な生産を行うことは難しかった。
このような問題を解決するためには、インターフェースチップ２０やコアチップ３１〜３４を積層せずにストックしておき、生産すべき半導体記憶装置の仕様が確定した段階で、ストックしておいたインターフェースチップ２０やコアチップ３１〜３４を積層する方法が考えられる。しかしながら、この方法では、封止前のベアチップを多量にストックしておく必要があるため、長期間に亘りこれらが外部環境に晒される可能性がある。特に、コアチップは長期間外に亘り外部環境に晒されると不良が発生する可能性が高いため、ベアチップ状態のコアチップを多量にストックしておくと、最終製品である半導体記憶装置の信頼性低下を招くおそれがあった。
したがって、本発明は、信頼性の低下を抑制しつつ、複数のコアチップとインターフェースチップによって構成される半導体記憶装置の仕様変更を容易とすることを目的とする。
本発明による半導体記憶装置は、第１の面に複数の第１の内部電極が形成され、前記第１の面と対向する第２の面に複数の第２の内部電極及び前記第２の内部電極よりも電極ピッチの広い複数の第３の内部電極が形成されたインターポーザチップと、前記インターポーザチップの前記第１の面側に搭載され、前記第１の内部電極に接続された複数のコアチップとを備え、前記インターポーザチップは、半導体基板と、前記半導体基板の少なくとも一方の面に形成された再配線層と、前記半導体基板に形成され、前記第１の内部電極の一部と前記第２の内部電極の一部とを接続する複数の第１の貫通電極と、前記半導体基板に形成され、前記第１の内部電極の他の一部と前記第３の内部電極の一部とを接続する複数の第２の貫通電極とを有しており、前記第１の貫通電極の電極ピッチは、前記第１の内部電極の電極ピッチ及び前記第２の内部電極の電極ピッチの少なくとも一方と実質的に等しいことを特徴とする。
本発明によれば、インターポーザチップの第２の面側にインターフェースチップを後付け可能であることから、異なる仕様の製品を簡単に作り分けることが可能となる。すなわち、インターフェースチップが搭載されていない状態の半導体記憶装置を多数ストックしておき、顧客の要望に応じて、適切なインターフェースチップを後から搭載すればよいことから、ベアチップ状態のコアチップを多量にストックしておく必要がなくなる。このため、製品の信頼性低下を抑制しつつ、顧客のニーズに応じた機動的な生産を行うことが可能となる。
また、第１の貫通電極の電極ピッチが第１及び第２の内部電極の電極ピッチの少なくとも一方と実質的に等しいことから、再配線層による配線の引き回しを低減することができる。このような狭ピッチの貫通電極は、インターポーザチップが半導体基板を母体としているために実現可能であり、樹脂やセラミックなどを用いた通常の基板では、このような狭ピッチの貫通電極を形成することは困難である。
尚、インターフェースチップが搭載されていない状態では、外部回路との接続を行うことができないが、本発明では、このような半製品の状態においても「半導体記憶装置」と呼ぶ。
本発明において、第１の貫通電極の電極ピッチは、第１の内部電極の電極ピッチ及び第２の内部電極の電極ピッチの両方と実質的に等しいことが好ましい。これによれば、再配線層による配線の引き回しをよりいっそう低減することが可能となる。
一方、本発明による半導体記憶装置の製造方法は、上記の半導体記憶装置に含まれるインターポーザチップの前記第２の面に、前記第２の内部電極に接続されるようインターフェースチップを搭載する工程を備えることを特徴とする。
このように、本発明によれば、インターフェースチップを後付け可能であることから、ベアチップ状態のコアチップを多量にストックしておく必要がなく、このため、製品の信頼性低下を抑制しつつ、顧客のニーズに応じた機動的な生産を行うことが可能となると共に、不要な製品の在庫を減らすことができるので、製品コストの削減に効果がある。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を示す略断面図である。
図１に示すように、本実施形態による半導体記憶装置１００は、インターポーザチップ１１０と、インターポーザチップ１１０のコア搭載面１１０ａ（第１の面）側に搭載された複数（本例では４個）のコアチップ１３１〜１３４とを備えており、インターポーザチップ１１０のコア搭載面１１０ａ側に搭載されたコアチップ１３１〜１３４は、封止樹脂１９１によってモールドされている。
インターポーザチップ１１０のコア搭載面１１０ａには、第１の内部電極１４１が形成されており、インターポーザチップ１１０の実装面１１０ｂ（第２の面）には、第２の内部電極１４２及び第３の内部電極１４３が形成されている。インターポーザチップ１１０を実装面１１０ｂ側から見た略平面図である図２に示すように、第２の内部電極１４２はインターポーザチップ１１０の中央部に配置されており、第３の内部電極１４３は第２の内部電極１４２を取り囲むように、インターポーザチップ１１０の周縁部に配置されている。第２の内部電極１４２の電極ピッチＰ２は、第３の内部電極１４３の電極ピッチＰ３よりも狭く、本実施形態では、図１に示すように、第１の内部電極１４１の電極ピッチＰ１とほぼ一致している。
また、インターポーザチップ１１０は、シリコン（Ｓｉ）からなる半導体基板１１１と、半導体基板１１１の両表面に形成された再配線層１１２，１１３によって構成されている。半導体基板１１１には、第１の内部電極１４１と第２の内部電極１４２とを接続する第１の貫通電極１５１と、第１の内部電極１４１と第３の内部電極１４３とを接続する第２の貫通電極１５２が設けられている。本実施形態では、再配線層１１２によって、平面的な位置が異なる第２の貫通電極１５２の端部と第１の内部電極１４１との接続が行われている。また、第２の内部電極１４２と第３の内部電極１４３との接続は、再配線層１１３によって行われている。第１の貫通電極１５１及び第２の貫通電極１５２の材料としては、銅（Ｃｕ）を用いることが好ましい。第１の貫通電極１５１及び第２の貫通電極１５２の材料として銅（Ｃｕ）を用いれば、これら貫通電極の配線抵抗を十分に低くすることが可能となる。
第１の内部電極１４１はベアチップ状態のコアチップ１３１の内部端子１８３に接続される電極である。このため、第１の内部電極１４１の電極ピッチはＰ１は非常に狭く、例えば５０μｍ程度に設定される。同様に、第２の内部電極１４２も、後述するベアチップ状態のインターフェースチップの内部端子に接続される電極であることから、その電極ピッチはＰ２についても同様に５０μｍ程度に設定される。
本実施形態においては、第１の貫通電極１５１の電極ピッチが、第１の内部電極１４１の電極ピッチＰ１及び第２の内部電極１４２の電極ピッチＰ２とほぼ一致しており、これにより、第１の貫通電極１５１、第１の内部電極１４１及び第２の内部電極１４２の平面的な位置は実質的に一致している。したがって、第１の貫通電極１５１と第１の内部電極１４１との接続のために、再配線層１１２を用いた配線の引き回しを行う必要はなく、同様に、第１の貫通電極１５１と第２の内部電極１４２との接続のために、再配線層１１３を用いた配線の引き回しを行う必要はない。
このように、本実施形態では、第１の貫通電極１５１、第１の内部電極１４１及び第２の内部電極１４２の平面的な位置が実質的に一致していることから、第１の内部電極１４１の電極ピッチＰ１及び第２の内部電極１４２の電極ピッチＰ２がいずれも５０μｍであるとすると、第１の貫通電極１５１の電極ピッチについても５０μｍ程度となる。このような狭ピッチの貫通電極は、インターポーザチップ１１０が半導体基板１１１を母体としているために実現可能であり、樹脂やセラミックなどを用いた通常の基板では、このような狭ピッチの貫通電極を形成することは現実的でない。したがって、インターポーザチップ１１０の母体として半導体基板１１１を使用している点は本発明の重要な特徴であり、樹脂やセラミックなどを基板材料として用いた一般的なモジュールとの大きな相違点である。
一例として、樹脂やセラミックなどを用いた通常の基板では、貫通電極のピッチを０．２ｍｍ以下とすることは困難であり、このため、インターフェースチップ１２０のサイズが４ｍｍ角であるとした場合、第１の貫通電極１５１の数としては４００個が限界となる。これに対し、本発明のように半導体基板１１１を用いた場合、貫通電極のピッチを０．０５ｍｍ以下に設定することができ、したがって、４００個／ｍｍ２以上の密度で貫通電極を形成することが可能となる。
もちろん、再配線によって第１の貫通電極１５１の電極ピッチを十分に広げれば、樹脂やセラミックなどを用いた通常の基板を使用することが可能であるが、コアチップ１３１〜１３４とインターフェースチップ１２０との間でやり取りされる内部信号の振幅は非常に小さく、また、内部信号は非常に弱い駆動能力で出力される点を考慮すれば、コアチップ１３１〜１３４とインターフェースチップ１２０との間でやり取りされる信号を再配線によって引き回すのではなく、本発明のように極めて短距離で接続することが重要である。
図３は、図１に示すＸ部を拡大して示す拡大断面図である。
図３に示すように、半導体基板１１１に設けられた貫通電極１５２（貫通電極１５１も同様）の端部は、チタンスパッタ層１６１と銅スパッタ層１６２の積層体からなる再配線に接続されており、この再配線は、絶縁層１７０によって覆われている。チタンスパッタ層１６１は、銅スパッタ層１６２と半導体基板１１１との密着性を高める役割を果たす。特に限定されるものではないが、インターポーザチップ１１０を構成する半導体基板１１１は、研磨等によりその厚さが薄型化されていることが好ましい。具体的な厚さとしては、例えば１００μｍ程度に設定すればよい。これにより、必要な機械的強度を確保しつつ、半導体記憶装置１００全体の厚さを薄くすることが可能となる。
一方、コアチップ１３１〜１３４は、ＤＲＡＭのメモリセルが多数形成されたチップであり、メモリセルの他、メモリセルのデータを保持するための回路、つまり、プリチャージ回路やセンスアンプ、アドレスデコーダなどの回路や、コアチップのウエハー試験において良品判定に必要な回路などが形成されたチップである。通常のＤＲＡＭとは異なり、外部回路に対する入出力回路などコアに対する周辺回路の一部は備えておらず、このため、コアチップ１３１〜１３４単独では使用することはできない。このように、コアチップ１３１〜１３４は、外部回路に直接接続されないことから、外部回路に対して信号を出力するのに必要な駆動能力を有するバッファなどは備えられておらず、あくまで半導体記憶装置１００内における信号の授受に必要十分な能力を持った入力段及び出力段を備えているに過ぎない。
コアチップ１３１〜１３４には、それぞれ第３の貫通電極１５３及びその両端に設けられた内部端子１８３が備えられており、これらコアチップ１３１〜１３４は、第１の貫通電極１５１及び第３の貫通電極１５３を介して、第２の内部電極１４２とそれぞれ接続されている。本実施形態においては、第１の貫通電極１５１の電極ピッチと第３の貫通電極１５３の電極ピッチが実質的に等しく、このため、第１の貫通電極１５１、第３の貫通電極１５３、第１の内部電極１４１及び第２の内部電極１４２の平面的な位置は実質的に一致している。
特に限定されるものではないが、コアチップ１３１〜１３４は、研磨等によりその厚さが薄型化されていることが好ましい。具体的な厚さとしては、例えば５０μｍ程度に設定すればよい。
このような構成を有する半導体記憶装置１００は、いわゆる半製品であり、そのままでは動作しない。実際に完成品とするためには、図４に示すように、インターポーザチップ１１０の実装面１１０ｂに、第２の内部電極１４２に接続されるようインターフェースチップ１２０を搭載し、第３の内部電極１４３上にそれぞれ外部端子１５０を形成すればよい。インターフェースチップ１２０は、封止樹脂１９２によってポッティングモールドされ、これにより物理的に保護される。この状態で、図示しないプリント基板又はモジュール基板に実装することにより、外部回路からは、一つの大きなメモリとして認識されることになる。
インターフェースチップ１２０は、アドレスバッファ、リフレッシュカウンタ、外部回路に対する入出力回路など、コアチップ１３１〜１３４に対する周辺回路が形成されたチップであり、第１の内部電極１４１を介して授受される内部信号の信号幅と、外部端子１５０を介して授受される信号の信号幅との変換を行う。
インターフェースチップ１２０が搭載されると、外部端子１５０を介して供給される信号（アドレス、コマンド、ライトデータなど）は、一旦インターフェースチップ１２０に供給され、インターフェースチップ１２０によって信号幅が拡大された後、コアチップ１３１〜１３４へと供給される。逆に、コアチップ１３１〜１３４より供給される信号（リードデータなど）は、一旦インターフェースチップ１２０に供給され、インターフェースチップ１２０によって信号幅を縮小された後、外部端子１５０を介して出力される。
ここで、インターフェースチップ１２０とコアチップ１３１〜１３４とを接続する第１の貫通電極１５１は、内部信号の伝送を行うために用いられ、外部端子１５０とコアチップ１３１〜１３４とを接続する第２の貫通電極１５２は、電源供給を行うために用いられる。これは、上述の通り、外部回路に対して信号を出力するのに必要な駆動能力を有するバッファなどがコアチップ１３１〜１３４には備えられていないことから、コアチップ１３１〜１３４と外部回路との間の信号伝送に関しては、必ずインターフェースチップ１２０を経由する必要がある一方で、電源供給に関してはこのような制約はなく、外部回路からコアチップ１３１〜１３４に対して直接電源供給を行うことができるからである。尚、外部端子１５０とインターフェースチップ１２０との接続は、信号伝送及び電源供給とも、再配線層１１３によって行われる。
このように、本実施形態による半導体記憶装置１００は、コアチップ１３１〜１３４をモールドした後に、インターフェースチップ１２０を後付け可能に構成されていることから、異なる仕様の製品を簡単に作り分けることが可能となる。すなわち、図１に示す状態の半導体記憶装置１００を多数ストックしておき、顧客の要望に応じて、適切なインターフェースチップ１２０を後から搭載すればよいことから、ベアチップ状態のコアチップ１３１〜１３４を多量にストックしておく必要がなく、このため、製品の信頼性低下を抑制しつつ、顧客のニーズに応じた機動的な生産を行うことが可能となる。
次に、本実施形態による半導体記憶装置１００の製造方法について説明する。
まず、図５に示すように、半導体ウェハ２００を用意する。半導体ウェハ２００には、複数のインターポーザ領域２０１が含まれている。これら各インターポーザ領域２０１はそれぞれ１つのインターポーザチップ１１０となる領域である。このような半導体ウェハ２００の各インターポーザ領域２０１に対し、図６に示すように、一方の表面２００ｂ側から複数のトレンチを形成し、これらトレンチを導電部材２０２によって埋め込む。導電部材２０２は、最終的に第１の貫通電極１５１及び第２の貫通電極１５２となる部材である。
次に、図７に示すように、半導体ウェハ２００の一方の表面２００ｂに再配線層１１３を形成し、さらに、再配線層１１３上に第２の内部電極１４２及び第３の内部電極１４３を形成する。これにより、半導体ウェハ２００の一方の表面２００ｂ側の加工が完了する。
次に、図８に示すように、半導体ウェハ２００の表面２００ｂにガラスなどの支持基板２０３を貼り付け、この状態で半導体ウェハ２００の他方の表面２００ａを、トレンチ内に埋め込まれた導電部材２０２が露出するＡ−Ａ線まで研磨する。これにより、埋め込まれた導電部材２０２は第１の貫通電極１５１及び第２の貫通電極１５２となる。そして、図９に示すように、研磨により薄型化された半導体ウェハ２００の表面２００ａに再配線層１１２を形成し、さらに、再配線層１１２上に第１の内部電極１４１を形成する。
以上により、複数のインターポーザチップ１１０を含む半導体ウェハ２００の加工が完了する。
一方、図１０に示すように、複数のＤＲＡＭコア領域２１１が形成された別の半導体ウェハ２１０を用意する。この半導体ウェハ２１０に含まれる各ＤＲＡＭコア領域２１１は、それぞれ１つのコアチップ１３１〜１３４となる領域である。このような半導体ウェハ２１０の各ＤＲＡＭコア領域２１１に対し、図１０に示すように、一方の表面２１０ａ側から必要なトレンチを形成し、これを導電部材２１２によって埋め込む。これら導電部材２１２は、最終的に第３の貫通電極１５３となる部材である。尚、トレンチ及びこれを埋め込む導電部材２１２の形成は、拡散工程によって実際にＤＲＡＭコアを作製する前に行っても構わないし、ＤＲＡＭコアを作製した後に行っても構わない。そして、導電部材２１２によって埋め込まれたトレンチの上部に、内部端子１８３を形成する。
次に、図１１に示すように、半導体ウェハ２１０の表面２１０ａにガラスなどの支持基板２１３を貼り付け、この状態で半導体ウェハ２１０の他方の表面２１０ｂを、トレンチに埋め込まれた導電部材２１２が露出するＢ−Ｂ線まで研磨する。これにより、埋め込まれた導電部材２１２は第３の貫通電極１５３となる。そして、図１２に示すように、露出した第３の貫通電極１５３の端部に内部端子１８３を形成し、ダイサーを用いて半導体ウェハ２１０を個々のＤＲＡＭコア領域２１１に切断すれば、複数のコアチップ１３１〜１３４を取り出すことができる。
以上により、コアチップ１３１〜１３４の作製が完了する。
このようにして複数のインターポーザチップ１１０を含む半導体ウェハ２００の加工と、コアチップ１３１〜１３４の作製が完了すると、図１３に示すように、半導体ウェハ２００に設けられた第１の内部電極１４１とコアチップ１３１に設けられた内部端子１８３とが正しく接触するようこれらを重ね合わせて熱圧着し、さらに、対応する内部端子１８３同士が互いに正しく接触するよう、コアチップ１３２〜１３４を積層して熱圧着する。このような積層を、半導体ウェハ２００に含まれる各インターポーザ領域２０１に対して行う。
コアチップ１３１〜１３４の積層が完了すると、次に、図１４に示すように支持基板２０３を取り外し、代わりに保護シート２０４を半導体ウェハ２００の表面２００ｂに貼り付ける。この状態で、半導体ウェハ２００を封止樹脂１９１によって一括モールドし、これにより、コアチップ１３１〜１３４を半導体ウェハ２００上に固定するとともに、物理的に保護する。この場合、図示しないが、封止樹脂１９１によるモールドを行う前に、アンダーフィルによって半導体ウェハ２００及びコアチップ１３１〜１３４間に生じている隙間をほぼ完全に埋めておくことが好ましい。図１５は、封止樹脂１９１によって一括モールドした状態における半導体ウェハ２００の略平面図である。尚、保護シート２０４は、モールド時における第２の内部電極１４２などの汚染を防止するためのシートである。支持基板２０３によってこのような保護が達成できる場合は。支持基板２０３をそのまま保護シートの代わりに用いても構わない。
そして、ダイサーを用いて半導体ウェハ２００を個々のインターポーザ領域２０１に切断すれば、図１に示した半導体記憶装置１００を複数取り出すことが可能となる。
その後は、顧客の要望に応じて適切なインターフェースチップ１２０を搭載し、さらに外部端子１５０を形成すれば、図４に示した半導体記憶装置１００を得ることが可能となる。この場合、半導体記憶装置１００を作製した後、直ちにインターフェースチップ１２０を搭載するのではなく、インターフェースチップ１２０を搭載していない状態の半導体記憶装置１００をいくつかストックしておき、仕様が決定した時点でインターフェースチップ１２０の搭載及び外部端子１５０の形成を行えばよい。半導体記憶装置１００のストックは、半導体ウェハ２００の状態、すなわち未切断の状態であっても構わないし（図１５参照）、切断後の状態であっても構わない（図１参照）。いずれの場合も、半導体ウェハ２００の表面２００ｂに保護シート２０４を貼り付けたままの状態でストックしておき、インターフェースチップ１２０の搭載及び外部端子１５０の形成の直前に、保護シート２０４を剥離することが好ましい。これによれば、ストック中における第２の内部電極１４２などの汚染や腐食を防止することが可能となる。
このように、本実施形態によれば、複数のインターポーザ領域２０１を有する半導体ウェハ２００上にコアチップ１３１〜１３４を搭載し、これらコアチップ１３１〜１３４を封止樹脂１９１によって一括モールドしていることから、半製品である半導体記憶装置１００を多数個取りすることが可能となる。そして、顧客の要望に応じて、適切なインターフェースチップ１２０を後から搭載することにより、完成品である半導体記憶装置１００を簡単に作製することができる。これにより、顧客のニーズに応じた機動的な生産を行うことが可能となる。
図１６は、本発明の好ましい第２の実施形態による半導体記憶装置３００の構成を示す略断面図である。
本実施形態による半導体記憶装置３００は、インターポーザチップ１１０から再配線層１１２が削除され、再配線を全て再配線層１１３にて行っている点において、上記実施形態による半導体記憶装置１００と相違している。かかる相違により、第１の内部電極１４１と第３の内部電極１４３との平面的な位置合わせについても、再配線層１１３を用いて行われている。このため、本実施形態では、第１の貫通電極１５１の電極ピッチ及び第２の貫通電極１５２の電極ピッチは、いずれも、第１の内部電極１４１の電極ピッチと実質的に等しくなる。尚、図１６では図示されていないが、第２の内部電極１４２と第３の内部電極１４３については、上記実施形態と同様、再配線層１１３を介して接続されている。
このように、本実施形態によれば、全ての再配線を再配線層１１３にて行っていることから、インターポーザチップ１１０の作製をより容易に行うことが可能となる。
図１７は、本発明の好ましい第３の実施形態による半導体記憶装置４００の構成を示す略断面図である。
本実施形態による半導体記憶装置４００は、第１の貫通電極１５１と第２の内部電極１４２とを同一平面位置にて接続するのではなく、再配線層１１３を用いた引き回しにより、第２の内部電極１４２の位置調整を行っている点において、上記第２の実施形態による半導体記憶装置３００と相違している。本実施形態によれば、第１の内部電極１４１と第２の内部電極１４２とで、電極の形成位置を一致させる必要がなくなることから、第２の内部電極１４２に接続するインターフェースチップ１２０として、電極位置などが専用に設計されたＡＳＩＣではなく、通常の汎用ＡＳＩＣなどを使用することが可能となる。また、第２の内部電極１４２の位置調整だけでなく、電極ピッチの変換についても、再配線層１１３を用いることにより行うことが可能である。
このように、本実施形態によれば、利用可能なインターフェースチップ１２０の種類が拡大することから、半導体記憶装置の製品コストをより低減することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態においてはコアチップの数を４個としているが、使用するコアチップの数については特に限定されるものではない。
本発明の好ましい第１の実施形態による半導体記憶装置１００の構成を示す略断面図である。 インターポーザチップ１１０を実装面１１０ｂ側から見た略平面図である。 図１に示すＸ部を拡大して示す拡大断面図である。 インターフェースチップ１２０を搭載した状態における半導体記憶装置１００の構成を示す略断面図である。 複数のインターポーザ領域２０１を含む半導体ウェハ２００の略平面図である。 半導体ウェハ２００の加工の一工程（導電部材２０２の形成）を示す部分断面図である。 半導体ウェハ２００の加工の一工程（再配線層１１３、第２の内部電極１４２及び第３の内部電極１４３の形成）を示す部分断面図である。 半導体ウェハ２００の加工の一工程（半導体ウェハ２００の研磨）を示す部分断面図である。 半導体ウェハ２００の加工の一工程（再配線層１１２及び第１の内部電極１４１の形成）を示す部分断面図である。 半導体ウェハ２１０の加工の一工程（導電部材２１２及び内部端子１８３の形成）を示す部分断面図である。 半導体ウェハ２１０の加工の一工程（半導体ウェハ２１０の研磨）を示す部分断面図である。 半導体ウェハ２１０の加工の一工程（内部端子１８３の形成）を示す部分断面図である。 コアチップ１３１〜１３４を半導体ウェハ２００に積層した状態を示す部分断面図である。 コアチップ１３１〜１３４を封止樹脂１９１によって一括モールドした状態を示す部分断面図である。 封止樹脂１９１によって一括モールドした状態における半導体ウェハ２００の略平面図である。 本発明の好ましい第２の実施形態による半導体記憶装置３００の構成を示す略断面図である。 本発明の好ましい第３の実施形態による半導体記憶装置４００の構成を示す略断面図である。 従来の半導体記憶装置の構造を模式的に示す略断面図である。
符号の説明
１００，３００，４００ 半導体記憶装置
１１０ インターポーザチップ
１１０ａ コア搭載面（第１の面）
１１０ｂ 実装面（第２の面）
１１１ 半導体基板
１１２，１１３ 再配線層
１２０ インターフェースチップ
１３１〜１３４ コアチップ
１４１ 第１の内部電極
１４２ 第２の内部電極
１４３ 第３の内部電極
１５０ 外部端子
１５１ 第１の貫通電極
１５２ 第２の貫通電極
１５３ 第３の貫通電極
１６１ チタンスパッタ層
１６２ 銅スパッタ層
１７０ 絶縁層
１８３ 内部端子
１９１，１９２ 封止樹脂
２００，２１０ 半導体ウェハ
２００ａ，２００ｂ 半導体ウェハの表面
２０１ インターポーザ領域
２０２，２１２ 導電部材
２０３，２１３ 支持基板
２０４ 保護シート
２１０ａ，２１０ｂ 半導体ウェハの表面
２１１ コア領域

Claims (14)

  1. 第１の面に複数の第１の内部電極が形成され、前記第１の面と対向する第２の面に複数の第２の内部電極及び前記第２の内部電極よりも電極ピッチの広い複数の第３の内部電極が形成されたインターポーザチップと、前記インターポーザチップの前記第１の面側に搭載され、前記第１の内部電極に接続された複数のコアチップとを備え、
    前記インターポーザチップは、半導体基板と、前記半導体基板の少なくとも一方の面に形成された再配線層と、前記半導体基板に形成され、前記第１の内部電極の一部と前記第２の内部電極の一部とを接続する複数の第１の貫通電極と、前記半導体基板に形成され、前記第１の内部電極の他の一部と前記第３の内部電極の一部とを接続する複数の第２の貫通電極とを有しており、
    前記第１の貫通電極の電極ピッチは、前記第１の内部電極の電極ピッチ及び前記第２の内部電極の電極ピッチの少なくとも一方と実質的に等しいことを特徴とする半導体記憶装置。
  2. 前記第１の貫通電極の電極ピッチは、前記第１の内部電極の電極ピッチ及び前記第２の内部電極の電極ピッチの両方と実質的に等しいことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第２の内部電極の他の一部と前記第３の内部電極の他の一部とは、前記インターポーザチップの前記再配線層を介して接続されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第１の貫通電極は信号伝送を行うために用いられ、前記第２の貫通電極は電源供給を行うために用いられることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 前記複数のコアチップにはそれぞれ複数の第３の貫通電極が設けられており、前記複数のコアチップは、前記第１及び第３の貫通電極を介して前記第２の内部電極の前記一部とそれぞれ接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  6. 前記第１の貫通電極の電極ピッチと前記第３の貫通電極の電極ピッチが実質的に等しいことを特徴とする請求項１乃至５のいずれか１項に記載の半導体記憶装置。
  7. 前記第１の貫通電極の電極ピッチ及び前記第２の貫通電極の電極ピッチは、いずれも、前記第１の内部電極の電極ピッチと実質的に等しいことを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。
  8. 前記第１の内部電極の前記一部と前記第１の貫通電極との平面的な位置は、実質的に一致していることを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
  9. 前記第２の内部電極の前記一部と前記第１の貫通電極との平面的な位置は、実質的に一致していることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
  10. 前記第２の内部電極の前記一部と前記第１の貫通電極との平面的な位置は、前記再配線層による引き回しにより、少なくとも一部が不一致とされていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
  11. 前記インターポーザチップの前記第１の面側に設けられ、前記複数のコアチップをモールドする封止樹脂をさらに備えることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。
  12. 前記第３の内部電極上にそれぞれ形成された外部電極をさらに備えることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体記憶装置。
  13. 前記インターポーザチップの前記第２の面側に搭載され、前記第２の内部電極に接続されたインターフェースチップをさらに備えることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体記憶装置。
  14. 請求項１乃至１２のいずれか１項に記載の半導体記憶装置に含まれるインターポーザチップの前記第２の面に、前記第２の内部電極に接続されるようインターフェースチップを搭載する工程を備えることを特徴とする半導体記憶装置の製造方法。
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