JP2013093450A - 半導体装置および半導体パッケージ - Google Patents

Abstract

【課題】パッドが設けられた面の向きを変えても、パッドを基板に接続するボンディングワイヤが交差しない半導体装置を提供する。
【解決手段】複数のパッドを含む第１のパッド群と、第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、第１のパッド群を基準にして第２のパッド群とは反対側に設けられた複数のバッファ回路を含む第１のバッファ回路群と、第２のパッド群を基準にして第１のパッド群とは反対側に設けられた複数のバッファ回路を含む第２のバッファ回路群と、第１のパッド群の複数のパッドのそれぞれを第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第１の配線と、第２のパッド群の複数のパッドのそれぞれを第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第２の配線と、を有する。
【選択図】図３

Description

本発明は、半導体装置および半導体パッケージに関する。

ＤＲＡＭ（Dynamic Random Access Memory）を含む半導体装置の高密度実装化を実現するための半導体パッケージの一例として、ＢＧＡ（Ball Grid Array）型が知られている。図１２はＢＧＡ型の半導体パッケージの一構成例を示す断面図である。図１２に示す断面図において、図の左から右方向をＸ軸方向とし、図の下から上方向をＺ軸方向とする。以下、他の図についても、説明のために、Ｘ軸およびＺ軸の他にＹ軸を定義して図に示す。

図１２に示す半導体パッケージは、基板２０１の上に弾性絶縁体２０３を介してＤＲＡＭチップ２０５が搭載されている。基板２０１はＰＣＢ（Print Circuit Board）であるが、配線を図に示すことを省略している。基板２０１の下側には、外部端子となる複数のハンダボール２１１が設けられている。ＤＲＡＭチップ２０５において、回路やパッド２５１が設けられた面を表面とし、反対側の面を裏面とすると、表面が下側を向いていることから、図１２に示すＤＲＡＭチップ２０５の向きは「フェイスダウン」と呼ばれている。

図１３は図１２に示した基板をＤＲＡＭチップ側から見たときの透視図である。図１３（ｂ）は図１３（ａ）に示す破線で囲む部位を拡大した図である。

図１３では、ＤＲＡＭチップ２０５のパッド２５１のみを図に示し、チップ全体を図に示すことを省略している。また、ＤＲＡＭチップ２０５のパッド２５１と基板２０１のハンダボール２１１との接続の仕方を見やすくするために、ＤＲＡＭチップ２０５のパッド間の距離を、基板２０１の大きさに対する、実際の寸法よりも大きくしている。

図１３（ａ）に示すように、基板２０１に開口２１３が設けられ、ＤＲＡＭチップ２０５のパッド２５１がボンディングワイヤ、中継パッドおよびプリント配線を介してハンダボール２１１と接続されている。通常、開口２１３およびボンディングワイヤが樹脂で覆われているが、樹脂を図１２および図１３に示すことを省略している。

図１３（ａ）に示すハンダボール２１１を介してＤＲＡＭチップ２０５に入力する信号の種類および入出力するデータの種類がハンダボール毎に予め決められている。図１４は図１３（ａ）に示した基板のハンダボール毎に、入力される信号の種類または入出力されるデータの種類を示す規格の一例である。以下では、ハンダボールに対応して、入力される信号の種類または入出力されるデータの種類を「端子名称」と称する。

図１４では、説明を簡単にするために、規格の一部を示している。図１４についても、図１３（ａ）と同様に、ＤＲＡＭチップ２０５側から基板２０１を透視した場合のハンダボールの配置を示している。

図１４に示すように、各ハンダボール２１１の配置および役割が規格によって予め決められている。この規格に準じて、ＤＲＡＭチップ２０５の各パッド２５１は、ボンディングワイヤおよび配線を介して各ハンダボール２１１と最も接続しやすい位置に配置されている。ここで、図１３（ａ）に示すように、２列のパッド列を２分する基準線２６０を定義すると、例えば、図１４に示す基準線２６０の左側に記述されたＤＱ０、ＤＱＳおよびＤＱＳ＃の各外部端子と、基準線２６０の右側に記述されたＤＭ、ＤＱ１およびＶＤＤの各外部端子に注目してみる。

ＤＱ０およびＤＱ１はデータの入出力用端子を意味し、ＤＭはデータを読み込まないようにするデータマスク端子を意味する。ＤＱＳはデータ入出力の際のストローブ信号が入出力される端子を意味し、ＤＱＳ＃はそのストローブ信号の反転信号が入力される端子を意味する。ＶＤＤは外部から電源が供給される電源端子を意味する。

図１３（ｂ）に示すように、基準線２６０の左側には、ＤＱ０に対応するハンダボール２１１ａ、ＤＱＳに対応するハンダボール２１１ｂ、およびＤＱＳ＃に対応するハンダボール２１１ｃが設けられている。ハンダボール２１１ａ〜２１１ｃの順に対応して、パッド２５１ａ〜２５１ｃがＤＲＡＭチップ２０５に配置されている。パッド２５１ａ〜パッド２５１ｃのそれぞれが、ボンディングワイヤ、中継パッドおよびプリント配線を介して、ハンダボール２１１ａ〜２１１ｃのそれぞれと接続されている。中継パッドは基板２０１の裏面に設けられている。

基準線２６０の右側には、図１３（ｂ）に示すように、ＤＭに対応するハンダボール２１１ｄ、ＤＱ１に対応するハンダボール２１１ｅ、およびＶＤＤに対応するハンダボール２１１ｆが設けられている。ハンダボール２１１ｄ〜２１１ｆの順に対応して、パッド２５１ｄ〜２５１ｆがＤＲＡＭチップ２０５に配置されている。パッド２５１ｄ〜２５１ｆのそれぞれが、ボンディングワイヤ、中継パッドおよびプリント配線を介して、ハンダボール２１１ｄ〜２１１ｆのそれぞれと接続されている。

一方、図１２に示した半導体パッケージに比べて、搭載するＤＲＡＭチップの数を増やすことを可能にしたタイプとして、近年、ＤＤＰ（Double Density Package）が用いられるようになった（特許文献１参照）。ＤＤＰでは、一般的にＤＲＡＭチップ等の半導体チップの表面が上側を向いていることから、その場合、半導体チップの向きは「フェイスアップ」と呼ばれている。なお、ＤＤＰと区別するために、図１２に示した半導体パッケージを、以下では、プレーナ型パッケージと称する。

特開２００３−３３２４３９号公報

図１２に示したＤＲＡＭチップ２０５を用いてＤＤＰを実現する場合に起こり得る問題について説明する。

図１３に示した基準線２６０を回転軸として、図１２に示したＤＲＡＭチップ２０５を回転させ、ＤＲＡＭチップ２０５をフェイスアップにする。このとき、ＤＲＡＭチップ２０５の上側が表面となり、ＤＲＡＭチップ２０５のＺ軸方向の面は図１５に示すようになる。

図１５に示すように、基準線２６０の左側にはＹ軸の負の方向にパッド２５１ｄ〜２５１ｆが順に配置され、基準線２６０の右側にはＹ軸の負の方向にパッド２５１ａ〜２５１ｃが順に配置されることになる。これらのパッドの配置を、図１４に示すハンダボールの配置と比較する。

図１４に示すＤＱ０、ＤＱＳおよびＤＱＳ＃の順に対応して、図１５に示すようにパッド２５１ａ〜２５１ｃが配置されている。また、図１４に示すＤＭ、ＤＱ１およびＶＤＤの順に対応して、図１５に示すようにパッド２５１ｄ〜２５１ｆが配置されている。このようにして、ＤＲＡＭチップ２０５をフェイスアップにして基板の上に搭載しても、Ｙ軸方向の各ハンダボールの順序に対応して各パッドが配置されることになる。

しかし、図１４と図１５を見比べると、ハンダボールに対応するパッドが基準線２６０を基準にして、ハンダボールとは逆側に配置されることになる。例えば、ＤＱ０、ＤＱＳおよびＤＱＳ＃の各ハンダボールが基準線２６０の左側に配置されているのに対し、ＤＱ０、ＤＱＳおよびＤＱＳ＃に対応するパッド２５１ａ〜２５１ｃは基準線２６０の右側に配置されている。

図１６は、図１５に示したＤＲＡＭチップを基板に搭載したＤＤＰの一例を示す断面図である。図１６は２つのＤＲＡＭチップ２０５ａ、２０５ｂを基板上に積層した場合を示す。図１６では、ＤＲＡＭチップ２０５ａ、２０５ｂにおいて、パッド２５１ｅの位置に「ＤＱ１」を表示し、パッド２５１ｂの位置に「ＤＱＳ」を表示している。

図１６に示す基板２０２はＰＣＢであり、プリント配線のレイアウトは基板２０１とは異なっているが、ハンダボールは図１４に示した規格にしたがって配置されている。図１４に示した規格に合わせて、各ハンダボールと各パッドとを接続しようとすると、ＤＱＳのパッドをハンダボール２１１ｂに接続しなければならず、ＤＱ１のパッドをハンダボール２１１ｅに接続しなければならない。その結果、図１６に示すように、ボンディングワイヤ２７１が交差してしまうおそれがある。ボンディングワイヤ２７１が交差してしまうと、パッド間でショートしてしまうことになる。

本発明の半導体装置は、
所定の方向に一列に配置された複数のパッドを含む第１のパッド群と、
前記第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、
前記第１のパッド群を基準にして前記第２のパッド群とは反対側に設けられ、内部回路に接続される複数のバッファ回路を含む第１のバッファ回路群と、
前記第２のパッド群を基準にして前記第１のパッド群とは反対側に設けられ、前記内部回路に接続される複数のバッファ回路を含む第２のバッファ回路群と、
前記第１のパッド群の複数のパッドのそれぞれを前記第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第１の配線と、
前記第２のパッド群の複数のパッドのそれぞれを前記第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第２の配線と、
を有する。

本発明によれば、第１のパッド群と第２のパッド群とを２分する基準線を仮定すると、第１のパッド群および第１のバッファ回路が基準線に対して一方の側に設けられ、第２のパッド群および第２のバッファ回路群が基準線に対して他方の側に設けられ、第１のパッド群が第１の配線を介して第２のバッファ回路群と接続され、第２のパッド群が第２の配線を介して第１のバッファ回路群と接続されているため、基準線に対して一方の側の外部から第１のパッド群にワイヤボンディングすることで他方の側の第２のバッファ回路を外部と接続することが可能となり、基準線に対して他方の側の外部から第２のパッド群にワイヤボンディングすることで一方の側の第１のバッファ回路を外部と接続することが可能となる。

本発明の半導体パッケージは、上記半導体装置と、該半導体装置を搭載する基板とを有する構成である。

本発明によれば、半導体装置の向きを変えて基板に搭載しても、半導体装置のパッドを基板に接続させるボンディングワイヤが交差しないので、パッド間でショートすることを防げる。

第１の実施形態における半導体パッケージの一構成例を示す断面図である。 第１の実施形態における半導体装置の一構成例を示すブロック図である。 第１の実施形態における半導体装置のパッドおよびバッファ回路の接続構成例を示す図である。 図１に示した基板を半導体装置側から見たときの透視図である。 図２に示した半導体装置をプレーナ型パッケージに搭載する場合の一構成例を示す図である。 第２の実施形態における半導体装置のパッドおよびバッファ回路の接続構成例を示す図である。 図６に示した配線のうち、不要な部分を切り離し可能にした構成の一例を示す図である。 第３の実施形態における半導体パッケージの一構成例を示す断面図である。 図８に示した基板を半導体装置側から見たときの透視図である。 第４の実施形態における半導体パッケージの一構成例を示す断面図である。 図１０に示した基板に設けられたハンダボールの一部の配置を示す図である。 関連する半導体パッケージの一構成例を示す断面図である。 図１２に示した半導体パッケージをＤＲＡＭチップ側から見たときの透視図である。 関連する半導体パッケージに用いられる基板のハンダボールの配置に関する規格の一例を示す図である。 図１２に示したＤＲＡＭチップをフェイスアップにして基板の上に搭載する場合の表面を示す平面図である。 関連する半導体パッケージの問題点を説明するための断面図である。

本発明の半導体装置および半導体パッケージの実施形態を説明する。以下の実施形態では、半導体装置がＤＲＡＭの場合で説明するが、半導体装置は、ＤＲＡＭに限らず他のメモリデバイスであってもよく、また、メモリデバイスに限られない。

（第１の実施形態）
本実施形態の半導体装置を含む半導体パッケージの構成を説明する。

図１は本実施形態における半導体パッケージの一構成例を示す断面図である。図１に示す半導体パッケージはＤＤＰの場合である。

図１に示す半導体パッケージは、半導体装置１５ａ、１５ｂと、裏面にハンダボール１１１が設けられた基板４１とを有する。本実施形態では、半導体装置１５ａ、１５ｂがＤＲＡＭであり、基板４１はＰＣＢであるものとする。ハンダボール１１１は、図１４に示した規格にしたがって基板４１に配置されている。基板４１の上に弾性絶縁体４３ａを介して半導体装置１５ａが設けられ、半導体装置１５ａの上に弾性絶縁体４３ｂを介して半導体装置１５ｂが設けられている。

半導体装置１５ａ、１５ｂのそれぞれのパッド５１は、ボンディングワイヤ７０、中継パッド（不図示）および配線７５を介してハンダボール１１１と接続されている。なお、図１では、基板の上に半導体装置１５ａ、１５ｂが積層された場合を示しているが、半導体装置は１つであってもよく、３つ以上であってもよい。

次に、図１に示した半導体装置１５ａ、１５ｂの構成を説明する。半導体装置１５ａ、１５ｂは同様な構成であるため、以下では、半導体装置１５ａの構成を説明し、半導体装置１５ｂの説明を省略する。

図２は本実施形態の半導体装置の一構成例を示すブロック図である。図２に示すように、半導体装置１５ａは、複数のメモリ素子を含むメモリセルアレイ２１と、アドレス信号にしたがって制御対象のメモリ素子を特定するロウデコーダ２２およびカラムデコーダ２３と、メモリ素子に蓄積された情報に対応する信号を増幅するセンスアンプ２４と、データ入出力部２５と、信号およびデータを入出力するための複数のパッド５１とを有する。

複数のパッド５１として、アドレス信号を入力するための複数の入力端子を含むアドレス入力端子群３１と、コマンドを入力するための複数の入力端子を含むコマンド入力端子群３２と、データを入出力するための複数の端子を含むデータ入出力端子群３３とが設けられている。

図３は本実施形態の半導体装置のパッドおよびバッファ回路の接続構成例を示す図である。本実施形態では、図１３（ｂ）に対応して、図１４に示したＤＱ０、ＤＱＳ、ＤＱＳ＃、ＤＭ、ＤＱ１およびＶＤＤの各ハンダボールに接続させるパッドについて説明する。

図３に示すように、パッド５１ａ〜５１ｃがＹ軸方向に所定の間隔を空けて順に配置されている。パッド５１ａ〜５１ｃを含むパッド群の列に平行に、パッド５１ｄ〜５１ｆがＹ軸方向に所定の間隔を空けて配置されている。以下では、パッド５１ａ〜５１ｃを含むパッド群を第１のパッド群と称し、パッド５１ｄ〜５１ｆを第２のパッド群と称する。

第１のパッド群を基準に対してＸ軸の負の方向に、バッファ回路６１ｄ、６１ｅ、および内部回路に電源を供給するための端子６３が設けられている。パッド５１ｄは配線７１ｄを介してバッファ回路６１ｄと接続されている。パッド５１ｅは配線７１ｅを介してバッファ回路６１ｅと接続されている。パッド５１ｆは配線７１ｆを介して端子６３と接続されている。

第２のパッド群を基準に対してＸ軸の正の方向に、バッファ回路６１ａ〜６１ｃが設けられている。パッド５１ａは配線７１ａを介してバッファ回路６１ａと接続されている。パッド５１ｂは配線７１ｂを介してバッファ回路６１ｂと接続されている。パッド５１ｃは配線７１ｃを介してバッファ回路６１ｃと接続されている。

バッファ回路６１ａ〜６１ｅは、図２に示したロウデコーダ２２、カラムデコーダ２３およびデータ入出力部２５を含む内部回路の入力回路または入出力回路に相当する。図３では、バッファ回路６１ａ〜６１ｅのそれぞれに、入力される信号の種類または入出力されるデータの種類を示している。

図３に示す構成では、ＤＱ０、ＤＱＳおよびＤＱＳ＃に対応するパッド５１ａ〜５１ｃを含む第１のパッド群が、ＤＭ、ＤＱ１およびＶＤＤに対応するパッド５１ｄ〜５１ｅを含む第２のパッド群を基準にして、Ｘ軸方向の負の方向に配置されている。

なお、図３では、外部から電源電圧がパッド５１ｆ、配線７１ｆおよび端子６３を介して内部回路に印加されることを示しているが、端子６３と内部回路との間に電圧値を制御するためのバッファ回路が設けられていてもよい。また、図３では、バッファ回路６１ａ〜６１ｅがインバータ回路の場合を示しているが、バッファ回路はインバータ回路に限られない。

次に、図３に示したパッド５１ａ〜５１ｆと図１に示したハンダボール１１１との接続構成を説明する。図４は図１に示した基板を半導体装置側から見たときの透視図である。図４では、図３に対応して、一部のハンダボールの配置を拡大して示す。

図４に示すように、ハンダボール１１１ａ〜１１１ｃのそれぞれが配線７５ａ〜７５ｃのそれぞれを介して中継パッド８１ａ〜８１ｃのそれぞれと接続されている。また、ハンダボール１１１ｄ〜１１１ｆのそれぞれが配線７５ｄ〜７５ｆのそれぞれを介して中継パッド８１ｄ〜８１ｆのそれぞれと接続されている。基板４１において、中継パッド８１ａ〜８１ｆは半導体装置１５ａが搭載されている面に設けられ、ハンダボール１１１ａ〜１１１ｆは半導体装置１５ａが搭載されている面とは反対側の面に設けられている。図４には、図３に示したバッファ回路に対応させて、各ハンダボールに端子名称を記述している。

図３に示したパッド５１ａ〜５１ｃのそれぞれが、図１に示すボンディングワイヤ７０を介して、図４に示す中継パッド８１ａ〜８１ｃのそれぞれと接続されている。また、図３に示したパッド５１ｄ〜５１ｆのそれぞれが、図１に示すボンディングワイヤ７０を介して、図４に示す中継パッド８１ｄ〜８１ｆのそれぞれと接続されている。

本実施形態では、半導体装置の向きがフェイスアップの状態において、ＤＱ０、ＤＱＳおよびＤＱＳ＃に対応するパッド５１ａ〜５１ｃとハンダボール１１１ａ〜１１１ｃが基準線２６０の左側に配置され、ＤＭ、ＤＱ１およびＶＤＤに対応するパッド５１ｄ〜５１ｅとハンダボール１１１ｄ〜１１１ｆが基準線２６０の右側に配置されている。

基準線２６０に対して左側の中継パッド８１ａ〜８１ｃからパッド５１ａ〜５１ｃにワイヤボンディングすることで、基準線２６０の右側のバッファ回路６１ａ〜６１ｃを中継パッド８１ａ〜８１ｃを介してハンダボール１１１ａ〜１１１ｃと接続することが可能となる。また、基準線２６０に対して右側の中継パッド８１ｄ〜８１ｆからパッド５１ｄ〜５１ｆにワイヤボンディングすることで、バッファ回路６１ｄ、６１ｅおよび端子６３を中継パッド８１ｄ〜８１ｆを介してハンダボール１１１ｄ〜１１１ｆと接続することが可能となる。その結果、半導体装置の各パッドと基板表面の各中継パッドとを接続するボンディングワイヤが交差することはなく、パッド間でショートすることを防げる。

なお、半導体装置におけるパッドと内部回路との接続構成を、パッケージの種類に応じて選択可能にしてもよい。半導体装置におけるパッドと内部回路との接続構成を、パッケージの種類に応じて選択可能にする方法の一例を説明する。

図５は図２に示した半導体装置をプレーナ型パッケージに搭載する場合の一構成例を示す図である。図５においても、図３に対応させて、ＤＱ０、ＤＱＳ、ＤＱＳ＃、ＤＭ、ＤＱ１およびＶＤＤの各ハンダボールに接続させるパッドの場合を示す。

図５に示すように、パッド５１ａ〜５１ｃのそれぞれが配線７３ｄ〜７３ｆのそれぞれを介してバッファ回路６１ｄ、６１ｅおよび端子６３のそれぞれと接続されている。パッド５１ｄ〜５１ｆのそれぞれが配線７３ａ〜７３ｃのそれぞれを介してバッファ回路６１ａ〜６１ｃのそれぞれと接続されている。図５に示す半導体装置をフェイスダウンにして基板に搭載することで、図１３を参照して説明した構成と同様に、パッドとハンダボールとを接続するボンディングワイヤが交差することはない。

半導体装置をプレーナ型パッケージに搭載する場合には、図３に示した配線７１ａ〜７１ｆの代わりに、図５に示す配線７３ａ〜７３ｆを半導体装置に設ければよい。

半導体装置を製造する際、次のようにして、パッケージの種類に応じて、パッドと内部回路との接続構成を選択すればよい。

導電性膜にパッド５１ａ〜５１ｆおよび配線７１ａ〜７１ｆのパターンを形成するための第１のフォトマスクと、導電性膜にパッド５１ａ〜５１ｆおよび配線７３ａ〜７３ｆのパターンを形成するための第２のフォトマスクの２種類のフォトマスクを予め準備しておく。通常の半導体製造工程にしたがって、メモリセルアレイ２１を含む内部回路、バッファ回路６１ａ〜６１ｅおよび端子６３を形成した後、絶縁膜を介して導電性膜を形成する。続いて、製造過程の半導体装置をプレーナ型パッケージとＤＤＰのうち、いずれのパッケージに使用するかに応じて、第１および第２のフォトマスクから１つのフォトマスクを選択する。

具体的には、半導体パッケージの種類がプレーナ型パッケージの場合、第２のフォトマスクを選択し、半導体パッケージの種類がＤＤＰの場合、第１のフォトマスクを選択する。選択したフォトマスクを使用して、リソグラフィ工程を行うことで、半導体パッケージの種類がプレーナ型パッケージの場合、パッド５１ａ〜５１ｆおよび配線７３ａ〜７３ｆが形成され、半導体パッケージの種類がＤＤＰの場合、パッド５１ａ〜５１ｆおよび配線７１ａ〜７１ｆが形成される。

このようにして、パッドと内部回路とを接続する配線を形成するためのフォトマスクを複数種予め準備し、半導体装置のウェハプロセスの過程で、複数種のフォトマスクからフォトマスクを選択してリソグラフィ工程を行うことで、パッケージの種類に適合させた半導体装置を製造することが可能となる。

（第２の実施形態）
本実施形態は、ウェハプロセス終了後の半導体装置に対して、パッドと内部回路との接続構成を、パッケージの種類に適合させることを可能にしたものである。以下では、第１の実施形態と同様な構成についての詳細な説明を省略し、第１の実施形態と異なる点について詳しく説明する。

本実施形態の半導体装置の構成を説明する。図６は本実施形態の半導体装置のパッドおよびバッファ回路の接続構成例を示す図である。図６には、図３に対応させて、ＤＱ０、ＤＱＳ、ＤＱＳ＃、ＤＭ、ＤＱ１およびＶＤＤの各ハンダボールに接続させるパッドの場合を示す。

図６に示すように、パッド５１ａ〜５１ｆ、ならびにバッファ回路６１ａ〜６１ｅおよび端子６３のそれぞれが、図３を参照して説明したように配置されている。本実施形態では、バッファ回路６１ａに接続される配線が途中で配線７２ａおよび配線７４ａに枝分かれし、配線７２ａがパッド５１ａと接続され、配線７４ａがパッド５１ｄと接続されている。また、バッファ回路６１ｄに接続される配線が途中で配線７２ｄおよび配線７４ｄに枝分かれし、配線７２ｄがパッド５１ｄと接続され、配線７４ｄがパッド５１ａと接続されている。この接続は、他のバッファ回路６１ｂ、６１ｃ、６１ｅおよび端子６３についても同様である。

上述の接続構成により、パッド５１ａは、配線７２ａを介してバッファ回路６１ａと接続され、配線７４ｄを介してバッファ回路６１ｄと接続されている。パッド５１ｂは、配線７２ｂを介してバッファ回路６１ｂと接続され、配線７４ｅを介してバッファ回路６１ｅと接続されている。パッド５１ｃは、配線７２ｃを介してバッファ回路６１ｃと接続され、配線７４ｆを介して端子６３と接続されている。

パッド５１ｄは、配線７４ａを介してバッファ回路６１ａと接続され、配線７２ｄを介してバッファ回路６１ｄと接続されている。パッド５１ｅは、配線７４ｂを介してバッファ回路６１ｂと接続され、配線７２ｅを介してバッファ回路６１ｅと接続されている。パッド５１ｆは、配線７４ｃを介してバッファ回路６１ｃと接続され、配線７２ｆを介して端子６３と接続されている。

また、図６に示すように、配線７２ａ〜７２ｆのそれぞれにヒューズ８５ａ〜８５ｆのそれぞれが設けられている。配線７４ａ〜７４ｆのそれぞれにヒューズ８３ａ〜８３ｆのそれぞれが設けられている。以下では、ヒューズ８３ａ〜８３ｆを第１のグループとし、ヒューズ８５ａ〜８５ｆを第２のグループとする。

図６に示す構成では、操作者がヒューズの位置を認識し易いように、かつ、レーザでヒューズを切断し易いように、各ヒューズの位置において、配線を覆う絶縁性保護膜の厚みを薄くしており、膜厚の薄い部位を四角で表している。また、図６に示すヒューズ８５ａ〜８５ｆの位置は一例であり、これらのヒューズ８５ａ〜８５ｆの配置は図６に示す位置に限られない。

また、図６に示した配線７２ａ〜７２ｆのうち不要な部分を、次のようにして、パッドから切り離すようにしてもよい。図７は、図６に示した配線のうち、不要な部分を切り離し可能にした構成の一例を示す図である。図７では、図６に示した構成のうち、パッド５１ａ、５１ｄに接続された構成を拡大して示している。

図７に示す構成では、配線７２ａがパッド５１ａに接続される位置の近くにヒューズ８５ａ２が設けられ、配線７２ｄがパッド５１ｄに接続される位置の近くにヒューズ８５ｄ２が設けられている。図６に示した構成では、ヒューズ８５ａを切断する場合、パッド５１ａに不要な配線７２ａが接続されたままとなる。このような不要な配線が問題になる場合、図７に示す構成において、ヒューズ８５ａ、８５ａ２を切断することで、配線７２ａをパッド５１ｄから切り離すだけでなく、パッド５１ａから切り離すことが可能となる。ここでは、図７を参照して配線７２ａ、７２ｄの場合について説明したが、図６に示した配線７２ｂ、７２ｃ、７２ｅ、７２ｆについても、配線７２ａ、７２ｄと同様に、複数のヒューズを設けてもよい。

次に、図６に示した半導体装置を、パッケージの種類に適合させる方法を説明する。

パッケージの種類がＤＤＰの場合、第１のグループに属するヒューズ８３ａ〜８３ｆをレーザで切断する。この場合、パッド５１ａ〜５１ｆのそれぞれは、配線７４ｄ〜７４ｆ、７４ａ〜７４ｃと切り離されるが、配線７２ａ〜７２ｆのそれぞれを介して、バッファ回路６１ａ〜６１ｅおよび端子６３のそれぞれと接続されたままとなる。

その結果、図６に示す配線７２ａ〜７２ｆのそれぞれが図３に示した配線７１ａ〜７１ｆに相当し、本実施形態の半導体装置が図３に示した半導体装置と同様な構成になる。半導体装置の向きをフェイスアップにした状態で、半導体装置の各パッドと基板表面の各中継パッドとをワイヤボンディングすれば、ボンディングワイヤが交差することはなく、パッド間でショートすることを防げる。

パッケージの種類がプレーナ型パッケージの場合、第２のグループに属するヒューズ８５ａ〜８５ｆをレーザで切断する。この場合、パッド５１ａ〜５１ｃのそれぞれは、配線７２ａ〜７２ｃと切り離されるが、配線７４ｄ〜７４ｆのそれぞれを介して、バッファ回路６１ｄ、６１ｅおよび端子６３のそれぞれと接続されたままとなる。また、パッド５１ｄ〜５１ｆのそれぞれは、配線７２ａ〜７２ｃと切り離されるが、配線７４ａ〜７４ｃのそれぞれを介して、バッファ回路６１ａ〜６１ｃのそれぞれと接続されたままとなる。

その結果、図６に示す配線７４ａ〜７４ｆのそれぞれが図５に示した配線７３ａ〜７３ｆに相当し、本実施形態の半導体装置が図５に示した半導体装置と同様な構成になる。半導体装置の向きをフェイスダウンにした状態で、半導体装置の各パッドと基板裏面の各中継パッドとをワイヤボンディングすれば、ボンディングワイヤが交差することはなく、パッド間でショートすることを防げる。

本実施形態では、レーザで切断するヒューズのグループを複数種予め準備し、半導体装置のウェハプロセスが終了した後、複数種のグループから１つのグループを選択し、選択したグループのヒューズを切断することで、製造後の半導体装置をパッケージの種類に適合させることができる。

（第３の実施形態）
本実施形態は、半導体装置に設けられるパッドと配線の接続構成を変更することなく、半導体パッケージの基板におけるプリント配線のレイアウトを、パッケージの種類に適合させるものである。以下では、第１の実施形態と同様な構成についての詳細な説明を省略し、第１の実施形態と異なる点について詳しく説明する。

本実施形態の半導体パッケージの構成を説明する。図８は本実施形態の半導体パッケージの一構成例を示す断面図である。

図８に示す半導体パッケージは、半導体装置１６ａ、１６ｂと、ハンダボール１１１ｂ、１１１ｅを含む複数のハンダボール１１１が裏面に設けられた基板４５とを有する。本実施形態では、半導体装置１６ａ、１６ｂがＤＲＡＭであり、基板４５はＰＣＢであるものとする。各ハンダボール１１１は、図１４に示した規格にしたがって基板４５に配置されている。基板４５の上に弾性絶縁体４３ａを介して半導体装置１６ａが設けられ、半導体装置１６ａの上に弾性絶縁体４３ｂを介して半導体装置１６ｂが設けられている。

図８に示す半導体装置１６ａ、１６ｂは、パッドと内部回路を接続する配線が図５に示した構成であることを除いて、第１の実施形態で説明した半導体装置１５ａと同様であるため、その詳細な説明を省略する。また、基板４５に搭載される半導体装置は１つであってもよく、３つ以上であってもよい。

図８では、半導体装置１６ａ、１６ｂにおいて、図５に示したパッド５１ｂ、５１ｅの代わりに端子名称を表示している。つまり、図５に示したパッド５１ｂの位置に「ＤＱ１」を表示し、パッド５１ｅの位置に「ＤＱＳ」を表示している。

次に、図５に示したパッド５１ａ〜５１ｆと図８に示したハンダボール１１１との接続構成を説明する。図９は図８に示した基板を半導体装置側から見たときの透視図である。ここでは、半導体装置１６ａと基板４５との接続構成を説明する。

図９に示すように、中継パッド８２ｄ〜８２ｆがハンダボール１１１ａ〜１１１ｃよりもＸ軸の負の方向に配置されており、中継パッド８２ａ〜８２ｃがハンダボール１１１ｄ〜１１１ｆよりもＸ軸の正の方向に配置されている。ハンダボール１１１ａ〜１１１ｃのそれぞれが配線７６ａ〜７６ｃのそれぞれを介して中継パッド８２ａ〜８２ｃのそれぞれと接続されている。また、ハンダボール１１１ｄ〜１１１ｆのそれぞれが配線７６ｄ〜７６ｆのそれぞれを介して中継パッド８２ｄ〜８２ｆのそれぞれと接続されている。配線７６ａ〜７６ｆは基板４５に設けられたプリント配線であり、図８では、配線７６ｅを実線で示し、配線７６ｂを破線で示している。

本実施形態では、基準線２６０の左側に配置されたハンダボールが配線を介して基準線２６０の右側に配置された中継パッドに接続され、基準線２６０の右側に配置されたハンダボールが配線を介して基準線２６０の左側に配置された中継パッドに接続されている。

基板４５において、中継パッド８２ａ〜８２ｆは半導体装置１６ａが搭載されている面に設けられ、ハンダボール１１１ａ〜１１１ｆは半導体装置１６ａが搭載されている面とは反対側の面に設けられている。図９には、図５に示したバッファ回路に対応させて、各ハンダボールに端子名称を記述している。

図５に示したパッド５１ａ〜５１ｃのそれぞれが、図８に示すボンディングワイヤ７０を介して、図９に示す中継パッド８２ｄ〜８２ｆのそれぞれと接続されている。また、図５に示したパッド５１ｄ〜５１ｆのそれぞれが、図８に示すボンディングワイヤ７０を介して、図９に示す中継パッド８２ａ〜８２ｃのそれぞれと接続されている。

本実施形態の半導体パッケージでは、ＤＭ、ＤＱ１およびＶＤＤに対応するハンダボール１１１ｄ〜１１１ｆが基準線２６０の右側に配置されているが、これらのハンダボールと接続される中継パッド８２ｄ〜８２ｆが基準線２６０の左側に配置されている。半導体装置がフェイスアップの状態において、ＤＭ、ＤＱ１およびＶＤＤに対応するパッド５１ａ〜５１ｃが基準線２６０の左側に配置されているが、これらのパッドと接続される中継パッド８２ｄ〜８２ｆが基準線２６０の左側に配置されているため、半導体装置の各パッドと基板表面の各中継パッドとを接続するボンディングワイヤが交差することはなく、パッド間でショートすることを防げる。このことは、ＤＱ０、ＤＱＳおよびＤＱＳ＃などの他の端子についても同様である。本実施形態では、半導体装置を搭載する基板を上述した構成にすることで、半導体装置におけるパッドと配線の接続構成を変更する必要がない。

（第４の実施形態）
本実施形態は、ハンダボールの配置が図１４に示した規格とは異なる配置の場合である。

本実施形態の半導体パッケージの構成を説明する。図１０は本実施形態における半導体パッケージの一構成例を示す断面図である。第３の実施形態と同様な構成については、同一の符号を付し、その詳細な説明を省略する。

図１０に示す半導体パッケージは、半導体装置１６ａ、１６ｂと、ハンダボール１１１ｂ、１１１ｅを含む複数のハンダボール１１１が裏面に設けられた基板４７とを有する。基板４７に設けられたプリント配線（不図示）は図１６に示した基板２０２と同様な構成である。また、ハンダボール１１１ｂ、１１１ｅのそれぞれの端子名称は図１６に示したハンダボール２１１ｂ、２１１ｅのそれぞれと同じである。なお、基板４７に搭載される半導体装置は２つの場合に限らず、１つであってもよく、３つ以上であってもよい。

図１０では、半導体装置１６ａ、１６ｂにおいて、図５に示したパッド５１ｂ、５１ｅの代わりに端子名称を表示している。つまり、図５に示したパッド５１ｂの位置に「ＤＱ１」を表示し、パッド５１ｅの位置に「ＤＱＳ」を表示している。

図１１は図１０に示した基板に設けられたハンダボールの一部の配置を示す図である。

図１１に示す、ハンダボールの配置について、図１４と比較して説明する。基準線２６０に最も近い２列のハンダボール群に注目すると、端子名称「ＮＣ、ＤＱ０、・・・、Ａ１３」の各ハンダボールと端子名称「ＮＣ、ＤＭ、・・・、Ａ１４」の各ハンダボールとが基準線２６０を軸にして対称に入れ替わって配置されている。他の列の各ハンダボールについても、基準線２６０を軸にして対称に入れ替わって配置されている。

次に、図１１に示した、ハンダボールの配置について、図１０を参照して説明する。図１０には、基準線２６０を含む対称面２６１を示す。対称面２６１は、基板４７において、半導体装置１６ａを搭載する面に対して垂直である。

図１０に示すように、端子名称ＤＱＳのハンダボール１１１ｂが対称面２６１を基準にしてＸ軸方向の正の方向に配置され、端子名称ＤＱ１のハンダボール１１１ｅが対称面２６１を基準にしてＸ軸方向の負の方向に配置されている。図８と比較すると、ハンダボール１１１ｂ、１１１ｅが対称面２６１で面対称に入れ替わっている。

半導体装置１６ａのパッドＤＱＳと基板４７のハンダボール１１１ｂとが対称面２６１に対してＸ軸の正側にあり、半導体装置１６ａのパッドＤＱ１と基板４７のハンダボール１１１ｅとが対称面２６１に対してＸ軸の負側にある。そのため、図１０に示すように、パッドＤＱＳを基板４７の表面に設けられた中継パッド（不図示）に接続するボンディングワイヤ７０ｂと、パッドＤＱ１を基板４７の表面に設けられた中継パッド（不図示）に接続するボンディングワイヤ７０ｅとが交差しない。

本実施形態によれば、外部から入力される信号の種類および入出力されるデータの種類等に応じて役割が決められた複数のハンダボールが、半導体装置の向きに対応して対称面を基準にして入れ替わって配置されている。そのため、半導体装置の各パッドと基板表面の各中継パッドとをワイヤボンディングしても、ボンディングワイヤが交差することはなく、パッド間でショートすることを防げる。

１５ａ、１５ｂ 半導体装置
４１、４５ 基板
５１、５１ａ〜５１ｆ パッド
６１ａ〜６１ｅ バッファ回路
７０ ボンディングワイヤ
８１ａ〜８１ｆ 中継パッド
１１１、１１１ａ〜１１１ｆ ハンダボール

Claims (5)

1. 所定の方向に一列に配置された複数のパッドを含む第１のパッド群と、
   前記第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、
   前記第１のパッド群を基準にして前記第２のパッド群とは反対側に設けられ、内部回路に接続される複数のバッファ回路を含む第１のバッファ回路群と、
   前記第２のパッド群を基準にして前記第１のパッド群とは反対側に設けられ、前記内部回路に接続される複数のバッファ回路を含む第２のバッファ回路群と、
   前記第１のパッド群の複数のパッドのそれぞれを前記第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第１の配線と、
   前記第２のパッド群の複数のパッドのそれぞれを前記第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第２の配線と、
   を有する半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１のパッド群の複数のパッドのそれぞれを前記第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第３の配線と、
   前記第２のパッド群の複数のパッドのそれぞれを前記第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第４の配線と、
   前記複数の第１の配線および前記複数の第２の配線のそれぞれに対応して設けられた複数の第１のヒューズと、
   前記複数の第３の配線および前記複数の第４の配線のそれぞれに対応して設けられた複数の第２のヒューズと、
   をさらに有する、半導体装置。
3. 請求項１または２記載の半導体装置と、
   前記半導体装置が搭載された基板と、
   を有し、
   前記基板は、
   前記半導体装置が搭載された面の反対側の面に設けられ、前記所定の方向に一列に配置された複数の外部端子を含む第１の外部端子群、および前記第１の外部端子群に平行に一列に配置された複数の外部端子を含む第２の外部端子群と、
   前記半導体装置が搭載された面に設けられ、前記第１の外部端子群の複数の外部端子のそれぞれに対応して接続される複数の中継パッドを含む第１の中継パッド群、および前記第２の外部端子群の複数の外部端子のそれぞれに対応して接続される複数の中継パッドを含む第２の中継パッド群と、を有し、
   前記第１のパッド群の複数のパッドのそれぞれが前記第１の中継パッド群の複数の中継パッドのそれぞれとボンディングワイヤを介して接続され、
   前記第２のパッド群の複数のパッドのそれぞれが前記第２の中継パッド群の複数の中継パッドのそれぞれとボンディングワイヤを介して接続され、
   前記所定の方向に直交する方向に、前記第１のパッド群および前記第２のパッド群の配置順序に対応して、前記第１の外部端子群および前記第２の外部端子群が順に配置されている、半導体パッケージ。
4. 半導体装置および該半導体装置が搭載された基板を有する半導体パッケージであって、
   前記半導体装置は、
   所定の方向に一列に配置された複数のパッドを含む第１のパッド群と、
   前記第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、
   前記第１のパッド群を基準にして前記第２のパッド群とは反対側に設けられ、内部回路に接続される複数のバッファ回路を含む第１のバッファ回路群と、
   前記第２のパッド群を基準にして前記第１のパッド群とは反対側に設けられ、前記内部回路に接続される複数のバッファ回路を含む第２のバッファ回路群と、
   前記第１のパッド群の複数のパッドのそれぞれを前記第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第１の配線と、
   前記第２のパッド群の複数のパッドのそれぞれを前記第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第２の配線と、を有し、
   前記基板は、
   前記半導体装置が搭載された面の反対側の面に設けられ、前記所定の方向に一列に配置された複数の外部端子を含む第１の外部端子群、および前記第１の外部端子群に平行に一列に配置された複数の外部端子を含む第２の外部端子群と、
   前記半導体装置が搭載された面に設けられ、前記第２の外部端子群の複数の外部端子のそれぞれに対応して接続される複数の中継パッドを含む第１の中継パッド群、および前記第１の外部端子群の複数の外部端子のそれぞれに対応して接続される複数の中継パッドを含む第２の中継パッド群と、を有し、
   前記第１のパッド群の複数のパッドのそれぞれが前記第１の中継パッド群の複数の中継パッドのそれぞれとボンディングワイヤを介して接続され、
   前記第２のパッド群の複数のパッドのそれぞれが前記第２の中継パッド群の複数の中継パッドのそれぞれとボンディングワイヤを介して接続され、
   前記所定の方向に直交する方向に、前記第１のパッド群および前記第２のパッド群の配置順序に対応して、前記第１の中継パッド群および前記第２の中継パッド群が順に配置され、前記第１の外部端子群および前記第２の外部端子群が順に配置されている、半導体パッケージ。
5. 半導体装置および該半導体装置が搭載された基板を有する半導体パッケージであって、
   前記半導体装置は、
   所定の方向に一列に配置された複数のパッドを含む第１のパッド群と、
   前記第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、を有し、
   前記基板は、
   前記第１のパッド群の前記複数のパッドのそれぞれに対応して接続される複数の外部端子を含む第１の外部端子群と、
   前記第２のパッド群の前記複数のパッドのそれぞれに対応して接続される複数の外部端子を含む第２の外部端子群と、を有し、
   前記半導体装置は、前記第１および第２のパッド群が設けられた面とは反対側の面が前記基板に接触する向きで前記基板に搭載され、
   前記第１の外部端子群と前記第２の外部端子群とは、前記第１および第２のパッド群が設けられた面が前記基板に接触する向きで前記半導体装置が前記基板に搭載される場合に対して、前記第１および第２のパッド群を２分する面を基準に面対称に入れ替わって配置されている、半導体パッケージ。

Images