KR20080051463A - 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법 - Google Patents

메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법 Download PDF

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Abstract

적층된 프로세서와 반도체 메모리소자가 스크라이브 라인에 배열된 관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및 그 제조방법을 개시한다. 다중 입출력 반도체 칩 패키지는 기판, 제1반도체 칩 및 제2반도체 칩을 포함한다. 상기 기판은 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비한다. 상기 제1반도체 칩은 상기 기판 상부에 배열되고, 스크라이브 영역에 의해 한정되는 칩영역에 각각 배열되는 mxn (여기서, m은 1이상의 정수이고 n은 2이상의 정수) 개의 메모리소자를 구비한다. 상기 제2반도체 칩은 상기 제1반도체 칩에 대응하는 크기를 가지며, 상기 제1반도체 칩상부에 적층된다. 상기 관통전극들은 상기 제1반도체 칩의 상기 메모리소자의 주변부를 따라 배열되어, 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 준다.

Description

메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된 관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및 그 제조방법{High I/O semiconductor chip with the memory chip connected to processor chip by through electrode arranged in scribe lane and method for fabricating the same}
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다중 입출력 반도체 칩 패키지의 단면도이다.
도 2는 도 1의 플래너 다중 입출력 반도체 패키지의 제1반도체 칩의 평면도를 도시한 것이다.
도 3a는 관통전극을 통한 제1반도체 칩과 기판간의 연결관계를 보여주는 다중 입출력 반도체 칩 패키지에서 단면도이다.
도 3b는 제1반도체 칩과 제2반도체 칩간의 연결관계를 보여주는 다중 입출력 반도체 칩 패키지에서 단면도이다.
도 3c 및 도 3d는 관통전극을 통한 제2반도체 칩과 기판간의 연결관계를 보여주는 다중 입출력 반도체 칩 패키지의 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 다중 입출력 반도체 칩 패키지의 단면도이다.
도 5는 도 4a 및 도 4b의 관통전극을 통한 제1반도체 칩의 하부 플래너 멀티 반도체 칩과 제2반도체 칩간의 연결관계를 보여주는 단면도이다.
도 6은 본 발명의 다중 입출력 칩 반도체 패키지의 제조방법을 설명하기 위한 공정 순서도이다.
도 7은 본 발명의 다중 입출력 반도체 칩 패키지의 제조공정중의 반도체 웨이퍼의 소잉방법을 설명하기 위한 반도체 웨이퍼의 평면도이다.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 메모리 칩과 프로세서 칩이 스크라이브 라인에 배열된 관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및 그 제조방법에 관한 것이다.
CPU 또는 MPU 등과 같은 고성능 프로세서는 많은 데이터를 고속으로 라이트하고 리드할 수 있는 메모리 소자, 예를 들어 캐쉬 메모리소자를 필요로 한다. 일반적인 메모리로 사용되는 DRAM의 경우, 프로세서에서 요구되는 데이터를 시스템 보드상의 배선 등을 경유하여 DRAM 으로부터 리드하거나 또는 DRAM 에 라이트하게 된다. 이런 경우, 데이터 처리속도에 대한 데이터의 라이트/리드에 소요되는 시간의 비가 점점 증가되어 전체적인 시스템/프로세서의 처리속도 저하를 초래하게 된다. 또한, 메모리소자와 프로세서를 위해 넓은 시스템 공간이 필요할 뿐만 아니라 디자인 룰이 증가하고 배선의 길이가 증가하게 된다. 배선의 길이 증가로 데이터 무결성(integrity)을 위한 입출력 파워의 소모가 증가하게 된다. 특히, 프로세서로 CPU가 사용되는 경우에는 별도의 콘트롤러를 경유하여야 하기 때문에 상기 문제점들은 더욱 더 심각해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 메모리칩의 스크라이브 영역에 배열된 관통전극을 통해 메모리칩과 프로세서를 연결시켜 고속/고성능의 데이터 처리가 가능한 다중 입출력 반도체 칩 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면, 다중 입출력 반도체 칩 패키지를 제공한다. 상기 다중 입출력반도체 칩 패키지는 기판, 제1반도체 칩, 제2반도체 칩 및 다수의 관통전극을 구비한다. 상기 기판은 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비한다. 상기 제1반도체 칩은 상기 기판 상부에 배열되고, 스크라이브 영역에 의해 한정되는 칩영역에 각각 배열되는 mxn (여기서, m은 1이상의 정수이고, n은 2 이상의 정수) 개의 메모리소자를 구비한다. 상기 제2반도체 칩은 상기 제1반도체 칩에 대응하는 크기를 가지며, 상기 제1반도체 칩상부에 적층된다. 상기 제2반도체 칩은 상기 제1반도체 칩의 크기의 70% 내지 120%의 크기를 갖는다. 상기 관통전극들은 상기 제1반도체 칩의 상기 메모리소자의 주변부를 따라 배열되어, 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 준다.
상기 메모리 소자는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함하고, 상기 제2반도체 칩은 프로세서를 포함한다. 상기 제1반도체 칩과 상기 제2반도체 칩은 직접 또는 접속단자를 통해 페이스 투 페이스 본딩된다. 상기 관통전극은 상기 스크라이브 라인에 배열되되, 스크라이브 라인을 사이에 두고 이웃하는 메모리소자에 대응하여 나란하게 배열된다.
상기 메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 다수의 관통전극은 다수의 제1 및 제2관통전극을 구비한다. 상기 제1패드들은 각각의 제1재배선 라인을 통해 상기 제2반도체 칩에 전기적으로 연결되어, 상기 제2반도체 칩에서 상기 제1반도체 칩으로의 데이터를 라이트 및 리드한다. 상기 제2패드들은 각각의 제2재배선 라인을 통해 상기 제2관통전극에 연결되어 외부로부터 전압신호를 상기 기판을 통해 상기 제1반도체 칩으로 제공한다. 상기 제1배선라인은 접속단자를 통해 상기 제2반도체 칩에 연결된다. 상기 제2반도체 칩은 상기 제1관통전극과 전기적으로 연결되어 외부로부터 신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공된다. 상기 제2반도체 칩과 상기 제2관통전극은 접속단자를 통해 연결된다.
상기 제1반도체 칩 및 상기 제2반도체 칩과 상기 기판은 봉지재에 의해 피복되어 보호된다. 상기 제2반도체 칩의 상면에는 방열용 히트싱크가 부착된다.
상기 제1반도체 칩은 다수의 플래너 멀티 반도체 칩이 적층되고, 각 플래너 멀티 반도체 칩의 상기 메모리소자에 상기 관통전극들이 배열되며, 상측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들과 하측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들은 직접 접속되거나 또는 접속단자를 통해 전기적으로 접속된다. 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 메모리소자는 다수의 제1패 드 및 다수의 제2패드와 상기 제1패드 또는 제2패드하부의 상기 메모리소자에 배열되는 연결용 다수의 관통전극을 구비한다. 상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 칩이 전기적으로 접속된다. 또한, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 제1패드 또는 제2패드에 재배선라인을 통해 연결되는 연결용 다수의 관통전극이 상기 스크라이브 영역에 배열된다. 상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 칩 전기적으로 접속된다.
또한, 본 발명은 다중 입출력 반도체 칩 패키지를 제조하는 방법을 제공한다. 먼저, 제1웨이퍼상에 스크라이브 라인을 포함하는 스크라이브 영역에 의해 한정되는 다수의 칩영역에 각각 다수의 메모리소자를 제조하고, 테스트 공정을 수행하여 상기 메모리소자의 불량 여부를 판별한다. 상기 제1웨이퍼의 다수의 메모리소자를 개별 메모리 칩으로 분류하되, 상기 메모리소자가 mxn (여기서 m은 1이상의 정수, n은 2이상의 정수) 매트릭스 형태로 배열되도록 분류한다. 상기 개별 메모리 칩의 상기 메모리소자의 주변부를 따라 상기 스크라이브 영역에 다수의 관통홀을 형성하고, 상기 관통홀에 다수의 관통전극을 각각 형성하고 재배선공정을 수행한다. 상기 관통전극은 메모리소자의 제조공정전 또는 후에 형성할 수도 있다. 상기 관통전극과 재배선 공정은 동시에 수행될 수도 있다. 상기 스크라이브 라인을 따라 상기 제1웨이퍼를 메모리 칩 단위로 소잉하여 제1반도체 칩을 제조한다. 상기 제1반도체 칩은 플래너 멀티 반도체 칩을 포함할 수 있다. 제2웨이퍼상에 다수의 프로 세서 소자를 제조하고, 테스트공정을 수행하여 상기 프로세서 소자의 불량 여부를 판별한다. 상기 제2웨이퍼를 개별 프로세서 칩으로 분류하고 소잉하여 제2반도체 칩을 제조한다. 상기 제1반도체 칩을 기판상에 장착하고 상기 제1반도체 칩의 상기 제2메모리소자에 대응하여 상기 제2반도체 칩을 페이스 투 페이스 본딩한다. 상기 제1반도체 칩과 상기 제2반도체 칩이 상기 기판과 상기 관통전극들을 통해 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩이 전기적으로 연결된다. 상기 제1반도체 칩, 상기 제2반도체 칩 및 상기 기판을 봉지재로 피복한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 메모리칩과 프로세서칩이 관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지의 단면도를 도시한 것이다. 도 1a 및 도 1b를 참조하면, 다중 입출력 반도체 칩 패키지(100a, 100b)는 기판(110), 제1반도체 칩(120) 및 제2반도체 칩(140)을 구비한다. 상기 기판(110)은 인쇄회로기판을 포함할 수 있다. 상기 기판(110)의 일면에 다수의 제1회로 패턴(111)이 배열되고, 상기 기판(110)의 타면에는 다수의 제2회로 패턴(112)이 배열 된다. 상기 제1회로 패턴(111)과 상기 제2회로 패턴(112)은 상기 기판(110)에 배열된 회로배선(도면상에는 도시되지 않음)을 통해 전기적으로 연결될 수 있다. 상기 제1회로패턴들(111)에는 각각 외부 접속단자(151)이 배열된다. 상기 외부 접속단자(151)는 솔더 볼을 포함할 수 있다.
상기 제1반도체 칩(120)은 플래너 멀티 반도체 칩을 구비한다. 도 2를 참조하면, 제1반도체 칩(120)은 웨이퍼(220a), 다수의 메모리 소자(220) 및 다수의 제1 및 제2관통전극(132, 134)을 구비한다. 상기 웨이퍼(200a)에는 스크라이브 영역(212)에 의해 구획되는 다수의 칩 영역(211)이 mxn (여기서, m은 1 이상의 정수, n은 적어도 하나는 2 이상의 정수) 매트릭스 형태로 배열되고, 상기 칩 영역(211)에 다수의 메모리소자(250)가 배열된다. 예를 들어 상기 제1반도체 칩(120)은 4x4 메모리 소자(250)를 구비할 수 있다. 상기 메모리소자(250)는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함할 수 있다. 상기 웨이퍼(200a)는 스크라이브 라인(210)을 따라 소잉된다.
상기 스크라이브 영역(212)에는 상기 메모리소자(250)의 주변을 따라 다수의 제1 및 제2관통홀(131, 133)이 배열되고, 상기 제1 및 제2관통홀(131, 133)에는 각각 제1 및 제2관통전극(132, 134)이 배열된다. 상기 관통전극(132)은 상기 스크라이브 영역(211)에 배열될 수 있다. 상기 관통전극(132, 134)은 상기 스크라이브 영역내에서 스크라이브 라인(210)을 사이에 두고 이웃하는 메모리소자에 대응하여 나란하게 배열된다. 상기 메모리소자(250)는 다수의 메모리 셀 어레이(230)와 패드부(240)를 구비한다. 상기 메모리 셀 어레이(230)에는 다수의 메모리 셀(미도시)가 배열되고, 패드부(240)에는 다수의 제1패드(241)와 다수의 제2패드(242)가 배열된다. 상기 제1패드(241)는 제1재배선 라인(도 3b의 251)에 연결되고, 상기 제2패드(242)는 제2재배선 라인(도 3a의 252)에 연결된다. 상기 메모리 소자(220)에서 상기 메모리 셀 어레이(230) 및 패드부(240)의 배열구조는 다양하게 변경 가능하다. 상기 제1 및 제2관통전극(132, 134)은 배선라인의 길이를 최소화할 수 있도록 배열될 수 있다.
상기 제1관통전극(132, 134)은 제3접속단자(155)를 통해 상기 기판(110)의 제2회로패턴(112)과 전기적으로 연결되된다. 상기 제2반도체 칩(140)은 접속단자(141, 142)를 통해 상기 제1반도체 칩(120)과 페이스 투 페이스(face-to-face) 본딩된다. 상기 제2반도체 칩(140)은 상기 제1반도체 칩(120)에 대응하는 크기를 가질 수 있다. 예를 들어 상기 제2반도체 칩(140)은 상기 제1반도체 칩의 크기의 70% 내지 120% 정도의 크기를 갖는 것이 바람직하다. 제2반도체 칩(140)은 CPU 또는 MPU 등과 같은 프로세서를 포함할 수 있다. 제1반도체 칩(120)과 제2반도체 칩(140)은 제2접속단자(142)를 통해 전기적으로 연결된다. 상기 제2반도체 칩(140)은 제1관통전극(132)을 통해 상기 기판(110)의 제2회로패턴(112)에 각각 전기적으로 연결된다. 상기 제1반도체 칩(120)은 제2관통전극(134)을 통해 상기 기판(110)의 제2회로패턴(112)에 전기적으로 연결된다. 상기 제1 내지 제3접속단자(141, 142, 151, 155)는 솔더 볼을 포함할 수 있다. 상기 제1 및 제2관통전극(132, 134)은 구리를 포함할 수 있다. 상기 제1 및 제2관통전극(132, 134)은 상기 기판(110)의 제2회로패턴(112)에 직접 연결될 수도 있다.
상기 제1반도체 칩(120), 제2반도체 칩(140) 및 접속단자들(141, 142, 155)은 봉지재(180)에 의해 피복되어 보호된다. 상기 봉지재(180)는 상기 제2반도체 칩(140)의 상면이 노출되도록 피복될 수도 있다. 상기 제2반도체 칩(140)상부에는 접착제(180)에 의해 히트싱크(170)가 부착될 수 있다. 상기 히트싱크(170)는 CPU 등과 같은 고속/고전력의 프로세서칩인 제2반도체 칩(140)로부터 열을 방출시켜 주기 위한 것으로서, 금속 프레임, 금속 열매개 물질(metal thermal interface material) 또는 히트 파이프 등을 포함할 수 있다.
도 3a 내지 도 3c는 제1반도체 칩(120) 및 제2반도체 칩(140)과 제1 및 제2관통전극(132, 134)간의 연결관계를 도시한 단면도이다. 도 3a를 참조하면, 웨이퍼(200a)의 스크라이브 영역(212)에 제2관통홀(133)이 형성되고, 상기 제2관통홀(133)에 제2관통전극(134)이 배열된다. 상기 칩 영역(211)에 제2패드(242)가 형성된다. 상기 웨이퍼(200a)상에 상기 제2패드(242) 및 상기 제2관통전극(134)의 일부분을 노출시키는 개구부(201a, 201b)를 구비하는 제1절연막(201)이 형성된다. 상기 제1절연막(201)상에 재배선공정을 통해 제2재배선 라인(252)이 형성되어, 상기 개구부(201a, 201b)를 통해 상기 제2패드(242)와 제2관통전극(134)을 전기적으로 연결시켜 준다. 상기 제2재배선 라인(252) 및 제1절연막(201)상에 제2절연막(203)이 형성된다. 외부로부터 전원전압, 예를 들어 VDD 및 접지전압, 예를 들어 VSS가 기판(110), 제2관통전극(134), 제2재배선라인(252)을 통해 상기 제1반도체 칩(120)의 제2패드(242)로 제공된다. 상기 제2관통홀(133)의 내측벽에는 절연막(미도시)이 형성되어, 상기 웨이퍼(200a)와 상기 제2관통전극(134)을 전기적으로 절연시켜 줄 수 있다.
도 3b를 참조하면, 웨이퍼(200a)의 상기 칩 영역(211)에 제1패드(241)가 형성된다. 상기 웨이퍼(200a)상에 상기 제1패드(241)의 일부분을 노출시키는 개구부(201c)를 구비하는 제1절연막(201)이 형성된다. 상기 제1절연막(201)상에 재배선공정을 통해 제1재배선 라인(251)이 형성되되, 상기 개구부(201c)를 통해 상기 제1패드(241)에 연결되어 상기 스크라이브 영역(212)까지 연장 배열된다. 상기 제1재배선 라인(251) 및 상기 제1절연막(201)상에 제2절연막(203)이 형성된다. 상기 절연막(203)은 상기 스크라이브 영역(212)의 상기 제1재배선 라인(251)의 일부분을 노출시켜 주는 개구부(203a)를 구비한다. 상기 개구부(201a)에 의해 노출되는 상기 제1재배선 라인(251)상에 접속단자(142)를 배열하여, 상기 제1패드(241)와 상기 제2접속단자(142)를 상기 제1재배선 라인(251)을 통해 전기적으로 연결시켜 준다. 따라서, 제2반도체 칩(140)으로부터 상기 제1반도체 칩으로의 기판(110)을 통하지 않고 데이터의 라이트 및 리드가 가능하게 된다.
도 3c를 참조하면, 웨이퍼(200a)의 상기 스크라이브 영역(212)에 제1관통홀(131)이 형성되고, 상기 제1관통홀(131)상에 제1관통전극(132)이 배열된다. 상기 제1관통전극(132)의 일부분이 개구부(203c)에 의해 노출되도록 상기 웨이퍼(200a)상에 상기 제1 및 제2절연막(201, 203)이 형성된다. 상기 개구부(203a)에 의해 노출되는 제1관통전극(132)상에 제1접속단자(141)을 배열한다. 외부로부터 프로세서용 전압신호, 예를 들어 전원전압 VDD 및 접지전압 VSS 또는 외부로부터 콘트롤신호 등과 같은 프로세서용 전기적 신호가 상기 기판(110) 및 상기 제1관통전극(132) 을 통해 상기 제2반도체 칩(140)으로 제공된다. 상기 제1관통홀(131)내의 측벽에는 절연막(미도시)이 형성되어, 상기 웨이퍼(200a)와 상기 제1관통전극(132)을 전기적으로 절연시켜 줄 수 있다.
도면상에는 도시되지 않았으나, 상기 제1관통전극(132)과 상기 제2반도체 칩(140)가 재배선 공정을 통해 연결될 수 있다. 상기 스크라이브 영역(212)에 제1관통홀(131)이 형성되고, 상기 제1관통홀(131)의 일부분이 노출시키는 개구부를 구비하는 상기 제1절연막(201)이 상기 웨이퍼(200a)상에 형성된다. 상기 웨이퍼(200a)상에 재배선 라인이 형성되고, 상기 재배선 라인의 일부분을 노출시키는 개구부를 구비하는 제2절연막(203)이 제1절연막(201)상에 형성된다. 상기 개구부에 의해 노출되는 재배선 라인에 제1접속단자를 배열한다.
또한, 제1반도체 칩(120)상에 제2반도체 칩(140)이 접속단자(141, 143, 144)를 통해 본딩되어 적층되므로, 열팽창계수(CTE, coefficient of thermal expansion) 차이로 인한 스트레스를 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 메모리 칩과 프로세서 칩이 관통전극에 의해 연결된 다중 입출력 반도체 칩 패키지의 단면도를 도시한 것이다. 도 4a 및 도 4b를 참조하면, 다중 입출력 반도체 칩 패키지(100c, 100d)는 도 1a 및 도 1b의 다중 입출력 반도체 칩 패키지(100a, 100b)와는 제1반도체 칩(120)이 다수의 반도체 칩이 스택되는 것만이 다르다. 상기 제1반도체 칩(120)은 예를 들어 하부 플래너 멀티 반도체 칩(120a)과 상부 플래너 멀티 반도체 칩(120b)을 구비한다. 상기 플래너 멀티 반도체 칩 패키지(100c, 100d)에서는 상기 하부 플래너 멀티 반도체 칩(120a)과 상기 제2반도체 칩(140)를 전기적으로 연결시켜 데이터의 라이트 및 리드를 가능하게 하는 관통전극이 더 필요하다. 상기 하부 플래너 멀티 반도체 칩(120a)은 상기 제1메모리소자(220)중 상기 다수의 제2패드(242) 및 다수의 제1패드(241)에 대응하는 상기 제1칩 영역(210)에 각각 관통홀을 더 형성하고 상기 관통홀에 관통전극을 더 배열할 수도 있다
도 5a를 참조하면, 상기 상부 플래너 멀티 반도체 칩(120b)은 상기 메모리소자(250)중 상기 다수의 제2패드(242b)에 대응하는 칩 영역(211)에 제3관통홀(135)이 형성되고, 상기 제3관통홀(135)에 제3관통전극(136)이 형성된다. 따라서, 상기 제3관통홀(135)에 배열된 상기 제3관통전극(136)을 통해 상기 하부 플래너 멀티 반도체 칩(120a)과 상기 제2반도체 칩(140)이 전기적으로 연결된다. 즉, 하부 플래너 멀티 반도체 칩(120a)의 상기 제2패드(242a)로부터 상부 플래너 멀티 반도체 칩(120b)의 상기 제3관통전극(136)과 상기 제2패드(242b) 및 상기 제1배선 라인(251)을 통해 상기 제2반도체 칩(140)과의 데이터 라이트 및 리드가 이루어진다. 이 경우, 상부 플래너 멀티 반도체 칩(120a)의 상기 제2패드(242a)에 연결된 상기 제3관통전극(136)은 상기 기판(110)과의 연결되지 않는다. 상기 상부 플래너 멀티 반도체 칩(120b)와 상기 하부 플래너 멀티 반도체 칩(120a)의 제2패드(242b, 242a)가 동시에 제3관통전극(136)을 통해 상기 제2반도체 칩(140)에 연결되므로, 상기 상부 플래너 멀티 반도체 칩(120b)와 상기 하부 플래너 멀티 반도체 칩(120a)의 동작선택을 위한 별도의 선택/제어 핀(미도시)이 사용될 수 있다. 상기 하부 플래너 멀티 반도체 칩(120a)의 제2패드(242a) 하부에도 제3관통홀이 형성되고 제3관통홀 에 제3관통전극이 형성될 수 있다.
도 5b를 참조하면, 상기 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)의 스크라이브 영역(212)에는 상기 제2접속단자(142) 하부에 제4관통홀(137)이 형성되고, 상기 제4관통홀(137)에 상기 제4관통전극(138)이 각각 배열된다. 상기 하부 플래너 멀티 반도체 칩(120a)의 제2패드(242a)와 상기 상부 플래너 멀티 반도체 칩(120b)의 제2패드(242b)가 각각 제1배선라인(251a, 251b)을 통해 상기 제4관통홀(137)에 배열된 제4관통전극(138)에 연결되어 상기 제2반도체 칩(140)에 전기적으로 연결된다. 따라서, 상기 상부 및 하부 플래너 멀티 반도체 칩(120b, 120a)과 상기 제2반도체 칩(140)간의 데이터 라이트 및 리드가 이루어진다. 이 경우, 상기 제2접속단자(142)에 연결된 상기 제4관통전극(138)은 상기 기판(110)과 연결되지 않으며, 상부 플래너 멀티 반도체 칩(120b)와 하부 플래너 멀티 반도체 칩(120a)의 동작선택을 위한 별도의 선택/제어 단자(미도시)가 사용될 수 있다.
상기 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)의 제2패드(241a, 241a)로의 전압신호도 도 5a 및 도 5b와 같은 방법으로 제공할 수 있다. 하부 및 상부 플래너 멀티 반도체 칩(120a, 120b)은 도 2와 도 3a 내지 도 3c와 기본적으로는 동일한 구조를 갖는다. 상부 플래너 멀티 반도체 칩(120b)과 하부 플래너 멀티 반도체 칩(120a)의 관통전극(132, 134)은 직접 접촉되거나 또는 접속단자들 또는 이방성 도전필름(미도시)을 통해 접속될 수 있다. 3층 이상의 반도체 칩도 동일한 방법으로 스택 가능하다. 상기 도 5a 및 도 5b에 도시된 연결구조는 다양하게 변경가능하다.
도 6은 본 발명의 다중 입출력 반도체 패키지(100a, 100b)를 제조하는 방법을 설명하기 위한 공정 순서도이다. 도 7은 반도체 웨이퍼의 소잉공정을 설명하기 위한 웨이퍼의 평면도이다. 도 6 및 도 7을 참조하면, 제1웨이퍼(200)을 준비하고, 반도체 제조공정을 통해 상기 제1웨이퍼(200)상에 메모리 소자(250)를 제조한다(S601). 제2웨이퍼(미도시)를 마련하고, 상기 제2웨이퍼상에 반도체 제조공정을 통해 프로세서 소자를 제조한다(S611). 상기 메모리소자(250)를 테스트하여 불량여부를 판정하고(S603), 상기 프로세서 칩을 테스트하여 불량여부를 판정한다(S613). 상기 제1웨이퍼(200)를 개별 메모리 칩으로 분류하되, 개별 메모리 칩이 mxn(여기서, m은 1이상의 정수, n은 2이상의 정수)의 매트릭스 형태로 배열되도록 분류한다. 상기 개별 메모리 칩중 상기 메모리소자의 주변부를 따라 상기 스크라이브 영역(212)에 예를 들어 사진식각공정을 통해 관통홀(131, 133)을 형성한다. 상기 관통홀(131, 133)에 관통전극(132, 134)을 형성하고, 재배선 공정을 수행한다(S605). 상기 제1웨이퍼(200)를 스크라이브 라인(212)을 따라 상기 메모리 칩 단위로 소잉하여 제1반도체 칩(120)을 제조한다(S606).
상기 제2웨이퍼를 개별 프로세서 칩으로 분류하고, 스크라이브라인을 따라 소잉하여 제2반도체 칩(140)이 제조된다(S616). 상기 제1반도체 칩(120) 및 상기 제2반도체 칩(140)을 상기 기판(110)상에 실장시켜 플래너 멀티 반도체 패키지(100a)를 제조한다(S608). 먼저, 상기 제1반도체 칩(120)의 관통전극(132, 134)이 기판(110)의 제2회로패턴(112)과 접속단자(155)를 통해 각각 전기적으로 접속되도록 상기 기판(110)상에 상기 제1반도체 칩(120)을 실장시킨다. 상기 제2반도체 칩(140)이 상기 기판(110) 및 상기 제1반도체 칩(120)과 접속단자(141, 142)를 통해 통해 전기적으로 연결되도록 상기 제1반도체 칩(120)상에 배열시킨다. 상기 제1반도체 칩(120), 상기 제2반도체 칩(140) 및 접속단자(141, 142, 155)를 봉지재(160)로 피복시켜 준다.
상기 제2반도체 칩(140)에 접착제(180)를 통해 히트싱트(170)를 부착시켜 줄 수도 있다. 또한, 상기 관통전극(132, 134)이 메모리소자가 배열되는 칩 영역(211)과는 분리되어 스크라이브 영역(212)에 배열되므로, 테스트공정전에 상기 제1웨이퍼(200)에 메모리소자의 제조공정 전에 또는 제조공정 완료후에 형성할 수 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 반도체 패키지내에 프로세서 칩과 상기 프로세서의 데이터를 저장하기 위한 캐시용 메모리 칩을 실장시키고 상기 메모리칩내에 관통전극을 배열하여 상기 프로세서 칩과 상기 반도체 칩을 전기적으로 연결시켜 줌으로써, 대역폭(bandwidth)을 확장시키고, 고속 데이터 처리가 가능하도록 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 그의 일면에 제1회로패턴을 구비하고 타면에 제2회로패턴을 구비하는 기판;
    상기 기판 상부에 배열되고, 스크라이브 영역에 의해 한정되는 칩영역에 각각 배열되는 mxn (여기서, m은 1이상의 정수, n은 2이상의 정수) 개의 메모리소자를 구비하는 제1반도체 칩;
    상기 제1반도체 칩에 대응하는 크기를 가지며, 상기 제1반도체 칩상부에 적층되는 제2반도체 칩; 및
    상기 제1반도체 칩의 상기 메모리소자의 주변부를 따라 배열되어, 상기 제1반도체 칩과 상기 제2반도체 칩을 상기 기판의 상기 제2회로패턴에 연결시켜 주는 다수의 관통전극을 구비하는 다중 입출력 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 메모리 소자는 DRAM, SRAM 또는 플래쉬 메모리소자를 포함하고, 상기 제2반도체 칩은 프로세서를 포함하는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  3. 제2항에 있어서, 상기 메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 다수의 관통전극은 다수의 제1 및 제2관통전극을 구비하는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  4. 제3항에 있어서, 상기 제1패드들은 각각의 제1재배선 라인을 통해 상기 제2반도체 칩에 전기적으로 연결되어, 상기 제2반도체 칩에서 상기 제1반도체 칩으로의 데이터를 라이트 및 리드하고,
    상기 제2패드들은 각각의 제2재배선 라인을 통해 상기 제2관통전극에 연결되어 외부로부터 전압신호를 상기 기판을 통해 상기 제1반도체 칩으로 제공하는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  5. 제4항에 있어서, 상기 제1배선라인은 접속단자를 통해 상기 제2반도체 칩에 연결되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  6. 제3항에 있어서, 상기 제2반도체 칩은 상기 제1관통전극과 전기적으로 연결되어 외부로부터 신호가 상기 기판을 통해 상기 제2반도체 칩으로 제공되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  7. 제6항에 있어서, 상기 제2반도체 칩과 상기 제2관통전극은 접속단자를 통해 연결되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  8. 제1항에 있어서, 상기 제1반도체 칩과 상기 제2반도체 칩은 직접 또는 접속단자를 통해 페이스 투 페이스 본딩되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  9. 제1항에 있어서, 상기 관통전극은 상기 스크라이브 라인에 배열되되, 스크라이브 라인을 사이에 두고 이웃하는 메모리소자에 대응하여 나란하게 배열되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  10. 제1항에 있어서, 상기 제1반도체 칩 및 상기 제2반도체 칩과 상기 기판을 피복하여 보호하기 위한 봉지재를 더 포함하는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  11. 제10항에 있어서, 상기 제2반도체 칩의 상면으로 열방출을 위한 히트싱크를 더 포함하는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  12. 제1항에 있어서, 상기 제1반도체 칩은 다수의 플래너 멀티 반도체 칩이 적층되고, 각 플래너 멀티 반도체 칩의 상기 제2메모리소자에 상기 관통전극들이 배열되며,
    상측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들과 하측에 배열된 플래너 멀티 반도체 칩의 상기 관통전극들은 직접 접속되거나 또는 접속단자를 통해 전기적으로 접속되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  13. 제12항에 있어서, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 메모리 소자는 다수의 제1패드 및 다수의 제2패드와 상기 제1패드 또는 제2패드하부의 상기 메모리소자에 배열되는 연결용 다수의 관통전극을 구비하며,
    상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 칩이 전기적으로 접속되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  14. 제12항에 있어서, 상기 각 플래너 멀티 반도체 칩의 제1반도체 칩의 메모리소자는 다수의 제1패드 및 다수의 제2패드를 구비하고, 상기 제1패드 또는 제2패드에 재배선라인을 통해 연결되는 연결용 다수의 관통전극이 상기 스크라이브 영역에 배열되며,
    상기 연결용 관통전극을 통해 상기 하부 플래너 멀티 반도체 칩과 상기 제2반도체 칩 전기적으로 접속되는 것을 특징으로 하는 다중 입출력 반도체 칩 패키지.
  15. 제1웨이퍼상에 스크라이브 라인을 포함하는 스크라이브 영역에 의해 한정되는 다수의 칩영역에 각각 다수의 메모리소자를 제조하는 단계;
    테스트 공정을 수행하여 상기 메모리소자의 불량 여부를 판별하는 단계;
    상기 메모리소자를 개별 메모리 칩으로 분류하되, 상기 메모리 칩은 상기 메모리소자가 mxn (여기서 m은 1이상의 정수, n은 2이상의 정수) 매트릭스 형태로 배열되는 단계;
    상기 메모리 칩의 상기 메모리소자의 주변부를 따라 상기 스크라이브 영역에 다수의 관통홀을 형성하고, 상기 관통홀에 다수의 관통전극을 각각 형성하며 재배선하는 단계;
    상기 제1웨이퍼를 스크라이브 라인을 따라 메모리 칩 단위로 소잉하여 제1반도체 칩을 제조하는 단계;
    제2웨이퍼상에 다수의 프로세서 소자를 제조하는 단계;
    테스트공정을 수행하여 상기 프로세서 소자의 불량 여부를 판별하는 단계;
    상기 제2웨이퍼를 개별 프로세서 칩으로 분류하고 소잉하여 제2반도체 칩을 제조하는 단계; 및
    상기 제1반도체 칩을 기판상에 장착하고 상기 제1반도체 칩의 상기 제2메모리소자에 대응하여 상기 제2반도체 칩을 페이스 투 페이스 본딩하되, 상기 제1반도체 칩과 상기 제2반도체 칩이 상기 기판과 상기 관통전극들을 통해 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩이 전기적으로 연결되도록 하는 단계; 및
    상기 제1반도체 칩, 상기 제2반도체 칩 및 상기 기판을 봉지재로 피복하는 단계를 포함하는 다중 입출력 반도체 칩 패키지의 제조방법.
  16. 제1웨이퍼상에 스크라이브 라인을 포함하는 스크라이브 영역에 의해 한정되는 다수의 칩영역에 각각 다수의 메모리소자를 제조하고, 상기 스크라이브 라인을 사이에 두고 이웃하는 메모리소자에 나란하게 배열되는 다수의 관통전극을 상기 스 크라이브 영역에 형성하고 재배선하는 단계;
    테스트 공정을 수행하여 상기 메모리소자의 불량 여부를 판별하는 단계;
    상기 메모리소자를 개별 메모리 칩으로 분류하되, 상기 메모리 칩은 상기 메모리소자가 mxn (여기서 m은 1이상의 정수, n은 2이상의 정수) 매트릭스 형태로 배열되는 단계;
    상기 제1웨이퍼를 스크라이브 라인을 따라 메모리 칩 단위로 소잉하여 제1반도체 칩을 제조하는 단계;
    제2웨이퍼상에 다수의 프로세서 소자를 제조하는 단계;
    테스트공정을 수행하여 상기 프로세서 소자의 불량 여부를 판별하는 단계;
    상기 제2웨이퍼를 개별 프로세서 칩으로 분류하고 소잉하여 제2반도체 칩을 제조하는 단계; 및
    상기 제1반도체 칩을 기판상에 장착하고 상기 제1반도체 칩의 상기 제2메모리소자에 대응하여 상기 제2반도체 칩을 페이스 투 페이스 본딩하되, 상기 제1반도체 칩과 상기 제2반도체 칩이 상기 기판과 상기 관통전극들을 통해 전기적으로 연결되고, 상기 제1반도체 칩과 상기 제2반도체 칩이 전기적으로 연결되도록 하는 단계; 및
    상기 제1반도체 칩, 상기 제2반도체 칩 및 상기 기판을 봉지재로 피복하는 단계를 포함하는 다중 입출력 반도체 칩 패키지의 제조방법.
  17. 제15항에 있어서, 상기 관통홀과 상기 관통전극은 상기 메모리소자를 제조하 기 전 또는 후에 형성할 수 있는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
  18. 제15항 또는 제16항에 있어서, 상기 제1반도체 칩은 DRAM, SRAM 또는 플래쉬 메모리소자의 플래너 멀티 반도체 칩을 포함하고, 상기 제2반도체 칩은 프로세서를 포함하는 것을 특징으로 하는 플래너 멀티 반도체 칩 패키지의 제조방법.
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