KR100541803B1 - 반도체 소자의 스크라이브 라인 - Google Patents

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KR100541803B1 KR1019990014979A KR19990014979A KR100541803B1 KR 100541803 B1 KR100541803 B1 KR 100541803B1 KR 1019990014979 A KR1019990014979 A KR 1019990014979A KR 19990014979 A KR19990014979 A KR 19990014979A KR 100541803 B1 KR100541803 B1 KR 100541803B1
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Abstract

소잉 공정 진행시 발생되는 미케니컬 스트레스가 메인 칩으로 이동되는 것을 막을 수 있도록 하여 메인 칩의 안정된 소자 특성을 확보할 수 있도록 한 반도체 소자의 스크라이브 라인이 개시된다. 이를 구현하기 위하여 본 발명에서는, 절연 기판과; 상기 기판 상에 형성되며, 상기 기판 표면이 소정 부분 노출되도록 복수의 제 1 관통 홀이 구비된 제 1 층간 절연막과; 상기 제 1 관통 홀 내부에 형성되며, 도전성 플러그 형상을 갖는 제 1 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 1 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 2 관통 홀이 구비된 제 2 층간 절연막과; 상기 제 2 관통 홀 내부에 형성되며, 도전성 플러그 형상을 갖는 제 2 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 2 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 3 관통 홀이 구비된 제 3 층간 절연막; 및 상기 제 3 관통 홀을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 형성되며, "도전성 플러그/도전성막 패턴"의 적층막 구조를 갖는 제 3 스트레스 스토핑 패턴으로 이루어진 반도체 소자의 스크라이브 라인이 제공된다.

Description

반도체 소자의 스크라이브 라인{Scribe line of semiconductor device}
도 1은 본 발명의 제 1 실시예에 의한 스크라이브 라인 구조를 도시한 평면도,
도 2는 도 1의 A-A' 절단면 구조를 도시한 단면도,
도 3a 내지 도 3c는 도 2의 스크라이브 라인 제조방법을 도시한 공정수순도,
도 4는 도 2에 제시된 스크라이브 라인의 일 변형예를 도시한 단면도,
도 5a 및 도 5b는 도 2에 제시된 스크라이브 라인의 다른 변형예를 도시한 단면도,
도 6은 본 발명의 제 2 실시예에 의한 스크라이브 라인 구조를 도시한 평면도,
도 7은 도 6의 A-A' 절단면 구조를 도시한 단면도이다.
본 발명은 반도체 소자의 스크라이브 라인(scribe line)에 관한 것으로, 보다 상세하게는 복수의 스트레스 스토핑 패턴(stress stopping pattern)이 구비된 반도체 소자의 스크라이브 라인에 관한 것이다.
딥 서브마이크론(deep submicron) 시대로 접어들면서 실리콘 웨이퍼 위에 형성되는 능동(active) 및 수동(passive) 소자의 미세화가 이루어지게 되고, 이로 인해 배선 형성시에도 W-플러그 및 CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 일반화되고 있다. 특히, LSI 로직(logic) 제품인 경우에는 다층 배선의 미세화와 다층 배선의 수에 따라 반도체 소자의 집적도가 결정되기 때문에 제품의 경쟁력면에서 상기 다층 배선 공정의 중요성이 더욱 부각되고 있다.
따라서, 다층 배선이 구비된 반도체 소자 제조시에는 소잉 공정이 용이하게 이루어지도록 하기 위하여, 메인 칩과 메인 칩을 구분하고 이들 칩들을 개별적으로 패키징(packaging)하기 위한 소잉 공정 진행시 사용되는 스크라이브 라인을 메인 칩의 두께보다 낮게 가져가고 있다. 이러한 연유로 인해 스크라이브 라인에는 통상, 두께 증가와 관련된 금속막(금속배선 패턴)은 존재하지 않고 절연막만이 존재하게 된다.
이와 같이, 스크라이브 라인에 절연막만이 존재하는 것은 다층 배선 형성시 메인 칩 형성부의 층간 절연막 내에 비어 홀을 형성할 때에는 스크라이브 라인 형성부의 층간 절연막이 그대로 남도록 공정을 진행하고, 금속배선 패턴을 형성할 때에는 스크라이브 라인 형성부의 금속막이 모두 제거되도록 공정을 진행하기 때문이다.
그러나, 상기에서 언급된 구조를 가지도록 스크라이브 라인을 형성할 경우에는 소잉 공정 진행시 다음과 같은 문제가 발생된다.
2층 정도의 다층 배선 형성시에는 별 문제가 발생되지 않으나 반도체 소자의 고집적화로 인해 3층 이상의 다층 배선 형성이 요구되어질 경우에는 스크라이브 라인 상에 증착되는 절연막의 총 두께 또한 두꺼워지게 되므로, 소잉 공정 진행시 메인 칩쪽에 미케니컬 스트레스(mechanical stress)가 가해지게 된다. 메인 칩에 미케니컬 스트레스가 가해질 경우, 메인 칩 형성부의 층간 절연막 내에 크랙(crack)이 발생하거나 혹은 패드 창(pad window) 내의 금속패드의 일부가 떨어져 나가는 형태의 불량이 발생하게 되어, 와이어 본딩 불량 및 메인 칩의 특성 저하 등과 같은 심각한 질 저하 문제가 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다. 또한, 이러한 이유로 인해 반도체 소자의 고집적화가 진행되더라도 스크라이브 라인의 폭을 어느 한도 이상으로는 줄일 수 없게 되므로 스크라이브 라인을 상기 구조로 가져갈 경우에는 반도체 소자의 고집적화에도 불리한 요인으로 작용하게 된다.
이에 본 발명의 목적은, 스크라이브 라인에도 다층 적층 구조를 갖는 복수의 스트레스 스토핑 패턴이 구비되도록 반도체 소자의 구조를 변경시켜 주므로써, 소잉 공정 진행시 발생되는 미케니컬 스트레스가 인접한 소자 영역(즉, 메인 칩 영역)으로 이동되는 것을 막을 수 있도록 하여 와이어 본딩 불량 발생을 막고, 메인 칩의 안정된 소자 특성을 확보할 수 있도록 한 반도체 소자의 스크라이브 라인을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에서는 반도체 소자를 개별적으로 패키징하기 위한 소잉 공정 진행시 이용되는 스크라이브 라인에 있어서, 절연 기판과; 상기 기판 상에 형성되며, 상기 기판 표면이 소정 부분 노출되도록 복수의 제 1 관통 홀이 구비된 제 1 층간 절연막과; 상기 제 1 관통 홀 내부에 형성되며, 내부에 보이드를 갖는 도전성 플러그 형상을 갖는 제 1 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 1 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 2 관통 홀이 구비된 제 2 층간 절연막과; 상기 제 2 관통 홀 내부에 형성되며, 내부에 보이드를 갖는 도전성 플러그 형상을 갖는 제 2 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 2 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 3 관통 홀이 구비된 제 3 층간 절연막; 및 상기 제 3 관통 홀을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 형성되며, "내부에 보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 갖는 제 3 스트레스 스토핑 패턴으로 이루어진 반도체 소자의 스크라이브 라인이 제공된다.
이때, 상기 스크라이브 라인은 제 1 스트레스 스토핑 패턴과 제 2 스트레스 스토핑 패턴 사이, 그리고 제 2 스트레스 스토핑 패턴과 제 3 스트레스 스토핑 패턴 사이에 각각 도전성막 패턴이 더 개제되도록 하여, 제 1 및 제 2 스트레스 스토핑 패턴이 모두 "도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 할 수도 있다. 단, 도전성 플러그 내부에 보이드가 형성된 경우에는 제 1 내지 제 3 관통 홀의 종횡비를 완전 매립되도록 형성한 경우보다 크게 가져가 주어야 한다.
상기 목적을 달성하기 위하여 본 발명의 제 2 실시예에서는 반도체 소자를 개별적으로 패키징하기 위한 소잉 공정 진행시 이용되는 스크라이브 라인에 있어서, 절연 기판과; 상기 기판 상에 형성되며, 상기 기판 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 1 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 1 관통 홀이 형성되어 있는 제 1 층간 절연막과; 상기 제 1 관통 홀을 포함한 상기 제 1 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 1 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 1 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 2 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 2 관통 홀이 형성되어 있는 제 2 층간 절연막과; 상기 제 2 관통 홀을 포함한 상기 제 2 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 2 스트레스 스토핑 패턴과; 상기 결과물 상에 형성되며, 상기 제 2 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 3 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 3 관통 홀이 형성되어 있는 제 3 층간 절연막; 및 상기 제 3 관통 홀을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 3 스트레스 스토핑 패턴으로 이루어진 반도체 소자의 스크라이브 라인이 제공된다.
상기 구조를 가지도록 스크라이브 라인을 제조할 경우, 소잉 공정중에 미케니컬 스트레스가 발생되더라도 복수의 스트레스 스토핑 패턴을 이용하여 스트레스가 메인 칩쪽으로 이동되는 것을 막을 수 있게 되므로, 미케니컬 스트레스로 인해 메인 칩 내의 절연막이나 금속 패드가 손상되는 것을 최소화할 수 있게 된다. 또한, 이 경우에는 상기 연유로 인해 메인 칩과 메인 칩 간을 분리하는 스크라이브 라인의 선폭 또한 기존보다 줄일 수 있게 되므로, 반도체 소자의 고집적화 측면에서도 유리하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 반도체 소자의 다층 배선 제조시 스크라이브 라인 상의 층간 절연막 내에도 다층 적층막 구조의 스트레스 스토핑 패턴을 형성해 주므로써, 소잉 공정을 용이하게 진행할 수 있도록 함과 동시에 소잉 공정 진행시 발생되는 미케니컬 스트레스가 인접한 메인 칩 영역으로 이동되는 것을 막을 수 있도록 하는데 주안점 을 둔 기술로서, 이를 도 1과 도 2 그리고 도 6과 도 7을 참조하여 살펴보면 다음과 같다. 여기서, 도 1은 본 발명의 제 1 실시예에서 제시된 스크라이브 라인의 구조를 도시한 평면도를 나타내고, 도 2는 도 1의 A-A' 절단면 구조를 도시한 단면도를 나타내며, 도 6은 본 발명의 제 2 실시예에서 제시된 스크라이브 라인의 구조를 도시한 평면도를 나타내고, 도 7는 도 6의 A-A' 절단면 구조를 도시한 단면도를 나타낸다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 제 1 실시예부터 살펴본다.
도 1 및 도 2에 제시된 평면도와 단면도를 참조하면, 본 발명의 제 1 실시예에서 제안된 스크라이브 라인은, 크게 절연 기판(10) 상에는 상기 기판(10) 표면이 소정 부분 노출되도록 복수의 관통 홀이 구비된 제 1 층간 절연막(12a)이 형성되어 있고, 상기 제 1 관통 홀을 포함한 상기 제 1 층간 절연막(12a) 상의 소정 부분에는 "도전성 플러그(14a)/도전성막 패턴(16a)"의 적층막 구조를 갖는 제 1 스트레스 스토핑 패턴(s1)이 형성되어 있다. 그리고, 상기 제 1 스트레스 스토핑 패턴(s1)을 포함한 제 1 층간 절연막(12a) 상에는 제 1 스트레스 스토핑 패턴(s1) 표면이 소정 부분 노출되도록 복수의 제 2 관통 홀이 구비된 제 2 층간 절연막(12b)이 형성되어 있고, 상기 제 2 관통 홀을 포함한 제 2 층간 절연막(12b) 상의 소정 부분에는 "도전성 플러그(14b)/도전성막 패턴(16b)"의 적층막 구조를 갖는 제 2 스트레스 스토핑 패턴(s2)이 형성되어 있다. 또한, 상기 제 2 스트레스 스토핑 패턴(s2)을 포함한 제 2 층간 절연막(12b) 상에는 제 2 스트레스 스토핑 패턴(s2) 표면이 소정 부분 노출되도록 복수의 제 3 관통 홀이 구비된 제 3 층간 절연막(12c)이 형성되어 있고, 상기 제 3 관통 홀을 포함한 제 3 층간 절연막(12c) 상의 소정 부분에는 "도전성 플러그(14c)/도전성막 패턴(16c)"의 적층막 구조를 갖는 제 3 스트레스 스토핑 패턴(s3)이 형성되도록 구성되어 있음을 알 수 있다. 이때, 상기 제 1 내지 제 3 스트레스 스토핑 패턴(s1),(s2),(s3)을 이루는 도전성 플러그(14a),(14b),(14c)는 제 1 내지 제 3 관통 홀의 내부 계면을 따라서는 실리사이드막이 형성되고 그 안쪽으로는 W 재질의 도전성막이 채워지는 구조를 가지도록 형성된다. 여기서는 일 예로서 스트레스 스토핑 패턴이 3층 적층 구조를 갖는 경우에 한하여 도시해 놓았으나 상기 구조는 4층, 5층 등의 구조에도 그대로 적용 가능하다.
따라서, 상기 구조의 스크라이브 라인은 도 3a 내지 도 3c에서 제시된 공정수순도에서 알 수 있듯이 다음의 제 3 단계 공정을 거쳐 제조된다. 상기 공정은 메인 칩 내의 다층 배선 제조 공정과 병행하여 진행되므로 별도의 공정 추가없이도 형성 가능하다는 이점을 지닌다. 이 경우 메인 칩 쪽의 배선 형성 공정 진행과 스크라이브 라인쪽의 스트레스 스토핑 패턴 형성 공정 진행이 동일 공정 수순에 의거하여 이루어진다. 여기서는 편의상 본 발명과 직접적으로 관련된 스크라이브 라인 형성에 대해서만 살펴본다.
제 1 단계로서, 도 3a에 도시된 바와 같이 절연 기판(10) 상에 제 1 층간 절연막(12a)을 형성한 다음, 상기 기판(10) 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(12a) 내에 복수의 제 1 관통 홀을 형성한다. 이어, 상기 제 1 관통 홀을 포함한 제 1 층간 절연막(12a) 상에 장벽 금속막(미 도시)을 형성하고, 이를 질소분위기 하에서 열처리하여 실리사이드막화 한 다음, 상기 결과물 전 면에 W 재질의 도전성막을 형성하고, 상기 제 1 층간 절연막(12a)의 표면이 노출될 때까지 이를 CMP 처리하여 제 1 관통 홀 내에 도전성 플러그(14a)를 형성한다. 그후, 도전성 플러그(14a) 상면에 형성된 자연 산화막을 제거하기 위하여 RF 스퍼터 식각을 실시하고, 상기 도전성 플러그(14a)와 개별적으로 접속되도록 상기 제 1 층간 절연막(12a) 상에 복수의 도전성막 패턴(16a)을 형성한다. 그 결과, "도전성 플러그(14a)/도전성막 패턴(16a)"의 적층막 구조를 갖는 제 1 스트레스 스토핑 패턴(s1)이 만들어지게 된다.
제 2 단계로서, 도 3b에 도시된 바와 같이 제 1 스트레스 스토핑 패턴(s1)이 형성되어 있는 제 1 층간 절연막(12a) 상에 상기 도전성막 패턴(16a) 표면이 소정 부분 노출되도록 복수의 제 2 관통 홀이 구비된 제 2 층간 절연막(12b)을 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 상기 제 2 관통 홀을 포함한 제 2 층간 절연막(12b) 상의 소정 부분에 "도전성 플러그(14b)/도전성막 패턴(16b)"의 적층막 구조를 갖는 복수의 제 2 스트레스 스토핑 패턴(s2)을 형성한다.
제 3 단계로서, 도 3c에 도시된 바와 같이 제 2 스트레스 스토핑 패턴(s2)이 형성되어 있는 제 2 층간 절연막(12b) 상에 상기 도전성막 패턴(16b) 표면이 소정 부분 노출되도록 복수의 제 3 관통 홀이 구비된 제 3 층간 절연막(12c)을 형성하고, 제 1 단계에서 제시된 공정과 동일한 방법으로 상기 제 3 관통 홀을 포함한 제 3 층간 절연막(12c) 상의 소정 부분에 "도전성 플러그(14c)/도전성막 패턴(16c)"의 적층막 구조를 갖는 복수의 제 3 스트레스 스토핑 패턴(s3)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 스크라이브 라인을 제조할 경우, 소잉 공정중에 미케니컬 스트레스가 발생되더라도 복수의 스트레스 스토핑 패턴을 이용하여 스트레스가 메인 칩쪽으로 이동되는 것을 막을 수 있게 되므로, 미케니컬 스트레스로 인해 메인 칩 내의 절연막이나 금속 패드가 손상되는 것을 최소화할 수 있어, 와이어 본딩 불량이 발생되는 것을 막을 수 있게 될 뿐 아니라 메인 칩의 안정된 동작 특성 또한 확보할 수 있게 된다. 또한, 이러한 이유로 인해 소자 제조시 메인 칩과 메인 칩 간을 분리하는 스크라이브 라인의 선폭을 기존보다 줄일 수 있게 되므로 반도체 소자의 고집적화 측면에서도 종래보다 유리한 위치를 확보할 수 있게 된다.
한편, 본 발명의 일 변형 예로서 상기 구조의 스크라이브 라인은 도 4에 도시된 바와 같이 제 1 내지 제 3 스트레스 스토핑 패턴(s1),(s2),(s3)을 이루는 각 도전성 플러그(14a),(14b),(14c) 내부에 보이드(v)가 더 구비되도록 형성할 수도 있다. 경우에 따라서는 도 5a에 도시된 바와 같이 최상단에 놓여지는 제 3 스트레스 스토핑 패턴(s3) 만이 "도전성 플러그(14c)/도전성막 패턴(16c)" 적층막 구조를 가지도록 하고 나머지 제 1 및 제 2 스트레스 스토핑 패턴(s1),(s2)은 도전성 플러그(14a),(14b)만으로 구성되도록 형성할 수도 있다. 이 경우 역시, 도 5a에 제시된 스크라이브 라인은 도 5b의 단면도에서 알 수 있듯이 제 1 내지 제 3 스트레스 스토핑 패턴(s1),(s2),(s3)을 이루는 각 도전성 플러그(14a),(14b),(14c) 내부에 보이드(v)가 더 구비되도록 형성해 주어도 무방하다.
단, 도 4나 도 5b에 도시된 바와 같이 도전성 플러그(14a),(14b),(14c) 내부에 보이드(v)가 더 형성되도록 스크라이브 라인을 제조하고자 할 경우에는 소자 제 조시 도 3c나 도 5a에 제시된 형태의 스크라이브 라인을 제조할 때보다 관통 홀의 종횡비를 더 크게 가져가 주어, W 재질의 도전성막 증착시 상기 관통 홀의 상단부에서 오버행이 발생되어져 그 내부에 도전성막이 완전하게 채워지기도 전에 관통 홀의 입구가 막히도록 해 주어야 한다.
이러한 구조를 가지도록 스크라이브 라인을 제조하더라도 소잉 공정 진행시 메인 칩쪽으로 전달되는 미케미컬 스트레스를 완화시키는 효과를 얻을 수 있게 되는데, 특히 보이드가 형성된 경우가 그렇지 않은 경우에 비해 소잉 공정이 더 유리하다.
다음으로, 도 6 및 도 7을 참조하여 본 발명의 제 2 실시예를 살펴본다.
도 6 및 도 7에 제시된 평면도와 단면도를 참조하면, 본 발명의 제 2 실시예에서 제안된 스크라이브 라인은, 크게 절연 기판(10) 상에는 상기 기판(10) 표면이 소정 부분 노출되도록 중앙부(C)에는 종횡비가 상대적으로 큰 복수의 제 1 관통 홀이 형성되어 있는 반면 그 양 에지부(E)에는 종횡비가 상대적으로 작은 복수의 제 1 관통 홀이 형성되어 있는 구조의 제 1 층간 절연막(12a)이 형성되어 있다. 그리고, 상기 제 1 관통 홀을 포함한 제 1 층간 절연막(12a) 상의 소정부분의 중앙부(C)에서는 "보이드를 갖는 도전성 플러그(14a)/도전성막 패턴(16a)"의 적층막 구조를 갖는 반면 그 양 에지부(E)에서는 "보이드를 갖지 않는 도전성 플러그(14a)/도전성막 패턴(16a)"의 적층막 구조를 가지도록 형성된 제 1 스트레스 스토핑 패턴(s1)이 형성되어 있다.
또한, 상기 결과물 상에는 제 1 스트레스 스토핑 패턴(s1) 표면이 소정 부분 노출되도록 중앙부(C)에는 종횡비가 상대적으로 큰 복수의 제 2 관통 홀이 형성되어 있는 반면 그 양 에지부(E)에는 종횡비가 상대적으로 작은 복수의 제 2 관통 홀이 형성되어 있는 구조의 제 2 층간 절연막(12b)이 형성되어 있다. 그리고, 상기 제 2 관통 홀을 포함한 제 2 층간 절연막(12b) 상의 소정 부분의 중앙부(C)에서는 "보이드를 갖는 도전성 플러그(14b)/도전성막 패턴(16b)"의 적층막 구조를 갖는 반면 그 양 에지부(E)에서는 "보이드를 갖지 않는 도전성 플러그(14b)/도전성막 패턴(16b)"의 적층막 구조를 가지도록 형성된 제 2 스트레스 스토핑 패턴(s2)이 형성되어 있다.
그리고, 상기 결과물 상에는 제 2 스트레스 스토핑 패턴(s2) 표면이 소정 부분 노출되도록 중앙부(C)에는 종횡비가 상대적으로 큰 복수의 제 3 관통 홀이 형성되고, 그 양 에지부(E)에는 종횡비가 상대적으로 작은 복수의 제 3 관통 홀이 형성되어 있는 구조의 제 3 층간 절연막(12c)이 형성되어 있다. 그리고, 상기 제 3 관통 홀을 포함한 제 3 층간 절연막(12c) 상의 소정 부분의 중앙부(C)에서는 "보이드를 갖는 도전성 플러그(14c)/도전성막 패턴(16c)"의 적층막 구조를 갖는 반면, 그 양 에지부(E)에서는 "보이드를 갖지 않는 도전성 플러그(14c)/도전성막 패턴(16c)"의 적층막 구조를 가지도록 형성된 제 3 스트레스 스토핑 패턴(s3)이 형성되어 있는 구조를 가짐을 알 수 있다.
이 경우, 관통 홀을 큰 종횡비를 가지도록 형성하느냐 아니면 작은 종횡비를 가지도록 형성하느냐에 차이를 지닐 뿐 기본적인 제조 공정 자체는 제 1 실시예의 제 3a 내지 도 3c에서 언급된 공정과 동일하게 진행되므로 여기서는 이와 관련된 설명은 피한다.
이와 같이 실질적인 소잉 공정이 이루어지는 스크라이브 라인의 중앙부(C)에 서는 보이드(v)가 구비되도록 제 1 내지 제 3 스트레스 스토핑 패턴(s1),(s2),(s3)을 형성하고, 그 이외의 나머지 영역 즉, 양 에지부(E)에서는 내부에 보이드 형성이 이루어지지 않도록 제 1 내지 제 3 스트레스 스토핑 패턴(s1),(s2),(s3)을 형성한 것은, 보이드(v) 형성이 이루어지지 않은 경우에 비해 소잉 작업이 용이하게 이루어지도록 하면서도 그 바깥쪽에 형성된 스트레스 스토핑 패턴을 이용하여 이때 발생되는 미케니컬 스트레스가 인접된 메인 칩쪽으로 이동되는 것을 효과적으로 막아 주기 위함이다.
따라서, 도 7의 구조를 가지도록 스크라이브 라인을 제조할 경우에는 금속 배선의 다층화로 인해 스크라이브 라인 상에 증착되는 막질의 두께가 증가하더라도 소잉 공정에 어려움이 따르지 않게 되고, 이 과정에서 미케니컬 스트레스가 발생되더라도 그 내부에 형성되어 있는 스트레스 스토핑 패턴을 이용하여 이것이 메인 칩쪽으로 전달되는 것을 최대한 억제할 수 있게 되므로, 소잉 공정 진행시 야기되던 불량 발생을 사전에 막을 수 있게 된다.
여기서는 일 예로서, 스트레스 스토핑 패턴이 3층 적층막 구조를 갖는 경우에 한하여 설명하였으나, 상기 기술은 그 이상의 적층막 구조를 갖는 경우에 있어서도 동일하게 적용 가능하다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 다층 배선 제조시 이와 병행하여 스크라이브 라인 상에도 다층 적층막 구조를 갖는 복수의 스트레스 스토핑 패턴을 더 형성해 주므로써, 소잉 공정 진행시 발생되는 미케니컬 스트레스가 인접한 소자 영역(즉, 메인 칩 영역)으로 이동되는 것을 막을 수 있게 된다. 따라서, 소잉 과정에서 야기되던 불량 발생(예컨대, 메인 칩 형성부의 층간 절연막 내에 크랙이 발생하거나 혹은 패드 창 내의 금속패드의 일부가 떨어져 나가는 형태의 불량)을 막을 수 있게 되어 메인 칩의 안정된 소자 특성을 확보할 수 있게 될 뿐 아니라 반도체 소자의 고집적화 측면에서도 유리한 위치를 확보할 수 있게 된다.

Claims (4)

  1. 반도체 소자를 개별적으로 패키징하기 위한 소잉 공정 진행시 이용되는 스크라이브 라인에 있어서:
    절연 기판과;
    상기 기판 상에 형성되며, 상기 기판 표면이 소정 부분 노출되도록 복수의 제 1 관통 홀이 구비된 제 1 층간 절연막과;
    상기 제 1 관통 홀 내부에 형성되며, 내부에 보이드가 형성된 도전성 플러그 형상을 갖는 제 1 스트레스 스토핑 패턴과;
    상기 결과물 상에 형성되며, 상기 제 1 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 2 관통 홀이 구비된 제 2 층간 절연막과;
    상기 제 2 관통 홀 내부에 형성되며, 내부에 보이드가 형성된 도전성 플러그 형상을 갖는 제 2 스트레스 스토핑 패턴과;
    상기 결과물 상에 형성되며, 상기 제 2 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 복수의 제 3 관통 홀이 구비된 제 3 층간 절연막;
    및 상기 제 3 관통 홀을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 형성되며, "내부에 보이드가 형성된 도전성 플러그/도전성막 패턴"의 적층막 구조를 갖는 제 3 스트레스 스토핑 패턴으로 이루어진 것을 특징으로 하는 반도체 소자의 스크라이브 라인.
  2. 제 1항에 있어서, 상기 제 1 스트레스 스토핑 패턴과 상기 제 2 스트레스 스토핑 패턴 사이, 그리고 상기 제 2 스트레스 스토핑 패턴과 상기 제 3 스트레스 스토핑 패턴 사이에 각각 도전성막 패턴이 더 개제된 것을 특징으로 하는 반도체 소자의 스크라이브 라인.
  3. (삭제)
  4. 반도체 소자를 개별적으로 패키징하기 위한 소잉 공정 진행시 이용되는 스크라이브 라인에 있어서:
    트랜지스터와 같은 하부구조가 형성되어 있는 절연 기판과;
    상기 기판 상에 형성되며, 상기 기판 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 1 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 1 관통 홀이 형성되어 있는 제 1 층간 절연막과;
    상기 제 1 관통 홀을 포함한 상기 제 1 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 1 스트레스 스토핑 패턴과;
    상기 결과물 상에 형성되며, 상기 제 1 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 2 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 2 관통 홀이 형성되어 있는 제 2 층간 절연막과;
    상기 제 2 관통 홀을 포함한 상기 제 2 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 2 스트레스 스토핑 패턴과;
    상기 결과물 상에 형성되며, 상기 제 2 스트레스 스토핑 패턴 표면이 소정 부분 노출되도록 중앙부에는 종횡비가 상대적으로 큰 복수의 제 3 관통 홀이 형성되고, 그 양 에지부에는 종횡비가 상대적으로 작은 복수의 제 3 관통 홀이 형성되어 있는 제 3 층간 절연막; 및
    상기 제 3 관통 홀을 포함한 상기 제 3 층간 절연막 상의 소정 부분에 형성되며, 중앙부에서는 "보이드를 갖는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성되고, 그 양 에지부에서는 "보이드를 갖지 않는 도전성 플러그/도전성막 패턴"의 적층막 구조를 가지도록 형성된 제 3 스트레스 스토핑 패턴으로 이루어진 것을 특징으로 하는 반도체 소자의 스크라이브 라인.
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