KR19990003909A - 반도체 장치의 소자 분리막 형성 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야

반도체 장치의 형성 방법.

2. 발명이 해결하고자 하는 기술적 과제

반도체 장치의 소자 분리막 형성에 있어서, 단차가 심하지 않고, 소자 형성 영역의 면적을 감소시키지 않을 수 있는 산화막 형성 방법 제공하고자 함.

3. 발명의 해결 방법의 요지

반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치에 산화막을 형성시키는 단계 및 상기 산화막을 부분 식각하여 국부 산화막을 형성하는 반도체 장치의 형성 방법에 있어서, 상기 국부 산화막을 부분 식각한 다음에 상기 국부 산화막의 치밀화 공정을 실시한다.

4. 발명의 중요한 용도

반도체 장치 제조 공정에 이용됨.

Description

반도체 장치의 소자 분리막 형성 방법

본 발명은 소자 분리막을 구비하는 반도체 장치의 제조 공정에 관한 것으로, 특히 반도체 소자 분리막 제조 공정중 횡방향으로의 산화 및 단차를 줄일 수 있는 절연막 제조 방법에 관한 것이다.

일반적으로, 소자 분리(Isolation) 기술은 집적 소자를 구성하는 개별 소자를 전기적 및 구조적으로 분리시켜, 소자가 인접한 소자의 영향을 받지 않고 그 주어진 기능을 제대로 수행할 수 있도록 하는데 필요한 기능을 집적 소자 제조시 부여하는 기술이다. 고밀도 또는 고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 개개의 소자의 면적을 축소하는 것도 필요한 동시에 소자와 소자 사이에 존재하는 소자 분리 영역의 폭 및 면적을 축소하는 것도 필요하다. 이 축소 정도가 셀 크기를 좌우한다는 점에서, 소자 분리 기술이 메모리 셀 크기를 결정하는 기술중의 하나라고 말해도 과언이 아니다. 역사적으로 다양한 소자 분리 기술이 개발되어 왔는데, 주된 이유로서는 여러 가지 종류의 집적 회로가 각기 다소 다른 소자 분리 조건을 요구하였기 때문이다. 즉 각 소자 분리 기술이 나타내는 특징이 각기 달라 각 소자의 용도에 따라 소자 분리 특징이 선택되어 이용되어 왔다. 초기의 소자 분리 기술은 바이폴라 집적회로에서 사용되던 접합 소자 분리 방법이고, 오늘날은 1970년경에 필립스사에서 발표한 LOCOS(LOCal Oxidation of Isolation)이 모스 트랜지스터에서 사용되는 추세이다.

일반적으로 산화막과 질화막으로 구성된 소자 분리막에 의한 소자 분리막 형성 방법에서 횡방향으로의 산화에 의한 버즈 비크 형성에 의해 소자 형성 영역의 면적이 작아지고 있다. 고집적 소자에서 요구되는 소자 형성 영역의 면적을 확보하기 위해 중간에 폴리 실리콘층을 적용한 PBL 방식의 소자 분리 형성 방법이 최근 일반화되고 있으나 디자인 룰이 0.3㎛이하인 소자 분리 공정에서는 적용하기가 어려운 문제점이 대두되고 있는 실정이다.

이에 좀더 개선된 방안으로, 실리콘 기판을 일정 깊이 식각하고 절연막으로 식각 부분을 채워서 소자 분리막을 제조하는 트렌치 소자분리막 제조 방법은 소자 형성 영역의 감소가 없고 소자 분리 크기에 상관없이 항상 일정한 두께의 소자분리막을 얻을 수 있는 고집적 반도체 소자의 소자 분리 기술로 사용된다.

하지만 트렌치 소자분리막 제조 방법의 어려움 중에 하나는 게이트 전극을 형성할 때 소자 형성 영역보다 높은 소자분리막의 측면에 붙어 있는 게이트 전극을 패터닝하는 것이 어렵다는 것이며 이것은 그 부분의 소자분리막의 측면 경사인 기울기가 크기 때문이다.

제1a내지 도 1f는 종래의 소자분리막 제조 방법을 나타낸 단면도로서, 도면 부호 110c은 실리콘 기판이고, 도면 부호 0b120c는 패드 산화막, 도면 부호 0b130c은 질화막을 각각 나타낸다. 또한 도면 부호 0b140c는 산화막을, 도면 부호 0b150c는 소자분리막을 각각 나타낸다.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(11)상부에 패드 산화막(12)과 실리콘 질화막(13)을 형성하고 소자분리막 마스크를 사용하여 포토레지스트 패턴을 형성한다.

다음으로 도 1b에 도시된 바와 같이, 포토레지스트 패턴을 식각 장벽으로 하여 실리콘 질화막(13)과 패드 산화막(12) 및 실리콘 기판(11)을 부분 식각 한다.

다음으로 도 1c에 도시된 바와 같이, 부분 식각된 실리콘 기판(11)표면의 결함 제거 및 소자분리막의 증착 조건을 양호하게 하기 위하여 노출된 실리콘 기판(11) 표면에 산화막(14)을 형성시킨다.

다음으로 도 1d에 도시된 바와 같이, 소자분리막(15)을 일정 두께 이상 증착한다. 국부 산화막(15)의 전기적 절연 특성을 향상시키기 위하여 치밀화를 실시한다.

다음으로 도 1e에 도시된 바와 같이, 실리콘 질화막(13)이 노출되도록 전면식각한다.

마지막으로, 도 1e에 도시된 바와 같이, 실리콘 질화막(13)과 패드 산화막(12)을 차례로 제거한다.

전술한 바와 같은 공정으로 형성된 소자분리막은 소자 형성 영역보다 높은 단차를 갖고 이에 측면 기울기가 비교적 크다. 소자분리막(15)의 측면 기울기는 실리콘 질화막(13)의 습식 제거 공정에서 결정되는데, 실리콘 질화막(13)이 상부에서부터 제거되므로 이에 소자분리막(15)의 상부부터 드러나기 시작하여 소자분리막(15)의 상부가 하부에 비해 상대적으로 더 오랫동안 식각 되어지면서 소자분리막(15)의 모양이 결정되기 때문이다. 따라서 소자분리막의 측면 기울기가 비교적 크게 되어 게이트 전극의 형성시 측면에 게이트 전극의 패터닝이 어려운 문제점을 가지고 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소자분리막 형성시, 소자 형성 영역 보다 높은 소자분리막의 측면 기울기가 비교적 완만하고 낮은 단차를 갖는 반도체 장치의 소자분리막 형성 방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1f는 종래의 국부 산화막 형성을 나타내는 공정 단면도.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 장치의 소자 분리막 형성을 나타내는 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

21 : 실리콘 기판 22 : 패드 산화막

23 : 질화막 24 : 산화막

25 : 소자 분리막

상기 목적을 달성하기 위하여 안출된 본 발명의 반도체 장치의 형성 방법은, 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치에 산화막을 형성시키는 단계 및 상기 산화막을 부분 식각하여 소자분리막을 형성하는 반도체 장치의 형성 방법에 있어서, 상기 산화막을 부분 식각한 다음에 상기 산화막의 치밀화 공정을 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 상세히 설명한다.

제2a내지 도 2f는 본 발명의 소자분리막 제조 방법을 나타낸 단면도로서, 도면 부호 210c은 실리콘 기판이고, 도면 부호 0b220c는 패드 산화막, 도면 부호 0b230c은 질화막을 각각 나타낸다. 또한 도면 부호 0b240c는 산화막을, 도면 부호 0b250c는 소자분리막을 각각 나타낸다.

먼저, 도 2a에 도시된 바와 같이, 실리콘 기판(21)상부에 패드 산화막(22)과 실리콘 질화막(23)을 형성하고 소자분리막 마스크를 사용하여 포토레지스트 패턴을 형성한다.

다음으로 도 2b에 도시된 바와 같이, 포토레지스트 패턴을 식각 장벽으로 하여 실리콘 질화막(23)과 패드 산화막(22) 및 실리콘 기판(21)을 부분 식각하여 트렌치를 형성한다.

다음으로 도 2c에 도시된 바와 같이, 부분 식각된 실리콘 기판(21)표면의 결함 제거 및 소자분리막의 증착 조건을 양호하게 하기 위하여 노출된 실리콘 기판(21) 표면에 산화막(24)을 형성시킨다.

다음으로 도 2d에 도시된 바와 같이, 소자분리막(25)을 일정 두께 이상 증착한다.

다음으로 도 2e에 도시된 바와 같이, 실리콘 질화막(23)이 노출되도록 소자분리막(25)을 전면 식각한다.

마지막으로, 도 2e에 도시된 바와 같이, 실리콘 질화막(23)과 패드 산화막(22)을 차례로 제거한다. 그리고, 전기적 절연 특성의 향상을 위한 치밀화 공정을 실시하는데, 110℃이상의 고온, 질소 분위기에서 공정을 실시한다.

전술한 바와 같은 공정으로 실리콘 질화막의 제거시, 실리콘 질화막을 제거하기 위한 습식 용액에 대한 소자 분리막의 식각율이 상대적으로 높아진다. 이에 소자 형성 영역 보다 높은 소자분리막이 기울기가 비교적 완만해지고, 소자분리막의 단차가 낮아진다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은, 소자분리막의 치밀화를 소자분리막의 증착 이후가 아니라 실리콘 질화막의 습식 식각후에 실시하므로서 실리콘 질화막의 습식 용액에 대한 소자분리막의 식각율을 상대적으로 높게 하여 소자 형성 영역 보다 높은 소자분리막의 기울기가 비교적 완만하고 소자 형성 영역보다 올라간 높이가 비교적 낮아 게이트 형성시 게이트 전극의 잔존이 없는 반도체 소자의 트렌치형 소자분리막을 만들 수 있다.

Claims (1)

1. 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치에 산화막을 형성시키는 단계 및 상기 산화막을 부분 식각하여 국부 산화막을 형성하는 반도체 장치의 형성 방법에 있어서, 상기 국부 산화막을 부분 식각한 다음에 상기 국부 산화막의 치밀화 공정을 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.