KR950009889B1

KR950009889B1 - 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법

Info

Publication number: KR950009889B1
Application number: KR1019920015697A
Authority: KR
Inventors: 권성구; 양홍선
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1992-08-31
Filing date: 1992-08-31
Publication date: 1995-09-01
Also published as: JPH06177236A; KR940004779A

Abstract

내용 없음.

Description

트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법

제1a도 내지 제1i도는 본 발명에 의한 소자분리영역을 형성하는 단계를 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 제1실리콘 산화막

3 : 실리콘 질화막 3' : 실리콘 질화막 패턴

4 : 제1포토레지스트 4' : 제1포토레지스트 패턴

5a,5b,5c : 트렌치 6 : 제2실리콘 산화막

7 : TEOS 8,8a,8b : 폴리실리콘층

9 : 제2 포토레지스트 10a,10b,10c : 소자분리영역

A : 주변지역 B : 셀지역

본 발명은 반도체 장치의 소자분리영역 형성방법에 관한 것으로, 특히 트렌치(Trench)구조를 이용한 MOS(Metal Oxide Semiconductor)구조를 갖는 반도체 장치의 소자 분리영역을 형성하는 방법에 관한 것이다.

일반적으로, 고집적 반도체 소자 제조공정에서 소자간을 구조적으로 전기적 절연시키는 소자분리 기술은LOCOS(Local Oxidation of Silicon)계열의 기술이 널리 이용되어 왔으나, LOCOS 계열의 기술은 버즈 빅(Bird's Beak)라는 활성 영역으로의 산화막 침입 현상과 토폴로지(Topology)로 인하여 후속공정에서 스텝 커버리지(Step Coverage) 문제 및 리소그라피(Lithography) 공정의 어려움을 가중시키고, 또한 산화시 발생하는 스트레스로 인한 결함(Defect)발생 및 게이트 옥사이드(Gate Oxide) 특성ㆍ열화 등의 문제를 일으켜 고집적화로 갈수록 LOCOS계열의 소자분리 기술은 점차 그 사용이 제한받고 있다.

이에 버즈 빅이 없고, 평탄성이 우수하며, 산화로 인한 스트레스 발생 가능성이 없는 트렌치 소자분리 기술이 많이 연구되고 있는데, 이 트렌치 기술에 의한 소자분리영역 형성에도 문제점이 있다.

즉, 트렌치 기술로 소자분리영역을 형성하는 방법을 IEDM 84, 580페이지/IEDM 87, 732페이지/IEDM89, 62페이지 등에서 발표되었으나, 이 발표된 기술 모두가 추가의 마스트 공정을 사용하여 소자분리영역의 폭이 좁은 셀(celll) 지역과 폭이 넓은 주변(Peripheral) 지역을 동시에 평탄화 시키는 방법으로 소자분리영역을 형성하였는데, 추가의 마스크 공정을 행하므로써 공정수의 증가로 전체적인 공정횟수가 늘어나 (Turn-Around Tme(TAT)의 증가)생산성 향상이 저하되며, 또한 마스크도 특정의 반도체소자에 국한되어 있어 다른 디자인 룰(Design rule)을 갖는 반도체 소자에 적용시의 별도의 마스크를 제작하여 사용하여야 하는 번거로움이 있다.

따라서, 본 발명은 종래와 같이 셀 지역과 주변지역을 평탄화시킬때 번거로운 마스크 공정을 행하지 않고, 실리콘 기판에 다수의 소자분리 영역을 형성하기 위하여 다수의 트렌치를 형성한 다음 소자분리영역에서 절연물질로 작용할 TEOS를 형성하는데, 셀 지역의 TEOS높이가 주변지역보다 높다는 점을 이용하여 TEOS상에 식각장벽층으로 폴리실리콘층을 형성시켜 셀 지역만 에치백하여 셀지역과 주변지역을 동시에 평탄화시킬 수 있는 소자분리영역 형성방법을 제공함에 그 목적이 있다.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제1a도 내지 제1i도는 본 발명의 트렌치 기술을 이용한 반도체 장치의 소자분리 영역을 형성하는 단계를 나타낸 도면도로서, 제1a도는 소정의 실리콘 기판(1) 상에 100 내지 300Å두께의 제1실리콘 산화막(2)을 형성하고, 그 위에 100 내지 3000Å두께의 실리콘 질화막(3)을 CVD(Chemical Vapor Deposition) 방식으로 증착하고, 그 위에 제1포토레지스트(4)를 도포한후, 상기 제1포토레지스트(4) 상부에 예정된 패턴이 형성된 마스크(도시하지 않음)를 위치시켜 노광 및 현상공정으로 제1포토레지스트 패턴(4')을 형성한 상태를 도시한 것이다.

제1b도는 상기 제1포토레지스트 패턴(4')을 마스크로 하여 건식식각방식으로 실리콘 질화막(3)과 제1실리콘 산화막(2)을 식각하여 트렌치 형성공정시 마스크 역할을 하는 실리콘 질화막 패턴(3')과 제1실리콘 산화막 패턴(2')을 형성한 후, 상기 제1포토레지스트 패턴(4'), 실리콘 질화막 패턴(3') 및 제1실리콘 산화막 패턴(2')을 마스크로 하여 방향성 식각방식으로 실리콘 기판(1)에 일정 깊이의 다수의 트렌치(5a,5b,4c)를 형성한 상태를 도시한 것이다.

상기 트렌치(5a,5b,5c) 형성공정시 수직성 식각방식으로 방향성 식각방식에 의한 트렌치를 형성할 수 있으며 도면에 도시한 바와같이 트렌치의 저면과 수직면의 경계가 둥근형태가 수직형태보다는 바람직하다.

상기 트렌치(5a,5b,5c)의 깊이는 0.4 내지 0.5㎛이며, 소자의 요구조건에 따라 더욱 깊게 형성할 수도 있다. 그리고, 폭이 넓은 트렌치(5a) 부분은 후공정중 단위 셀의 형성이 없는 비활성 영역으로서 주변지역(A)이고, 폭이 좁은 트렌치(5b,5c)는 후속공정중 단위 셀의 형성이 없는 비활성영역이나 그 사이에 단위 셀이 형성되므로 셀 지역(B)라고 구분한다.

다음에, 제1c도와 같이, 상기 제1포토레지스트 패턴(4')을 제거하고 실리콘 질화막 패턴(3')을 마스크로 하여 트렌치(5a,5b,5c) 내부 표면에 제2실리콘 산화막(6)을 100 내지 300Å정도로 형성한다.

제1d도는 상기 제1c도 상태하에서 전반적으로 TEOS(7)를 형성한 후, 상기 TEOS(7) 상부에 식각 장벽층(Etch-barrier layer)으로서 폴리실리콘층(8)을 증착한 상태를 도시한 것이다.

상기 TEOS(7)이 두께는 트렌치 마스크층인 실리콘 산화막 패턴(2')과 실리콘 질화막 패턴(3')보다 높게 설정하는데, 여기서는 약 7,000 내지 9,000Å정도이다. 일반적으로는 TEOS 두께는

TEOS 두께=트렌치 깊이+트렌치 마스크층 두께+α

(단, α는 2,000Å이하)이다.

상기 TEOS(7)로 트렌치(5a,5b,5c) 내부를 채우는 것 외에도 TEOS(7)와 같이 충분한 커버리지를 갖고 실리콘 기판에 결함을 일으킬 정도의 스트레스를 지니지 않으면서 평탄화가 용이한 고유전물질이면 가능하다.

상기 식각 장벽층으로서 폴리실리콘층(8)은 후공정의 셀지역(B)과 주변지역(A)을 평탄화하는 공정에 이용되며, 그 두께는 300 내지 500Å정도이다.

제1e도는 상기 제1d도 상태하에서 전반적으로 제2포토레지스트(9)를 평탄하게 도포한 상태를 도시한 것이다.

상기 제2포토레지스트(9)는 그 두께가 12,000 내지 20,000Å정도이며, 평탄화 효과를 높이기 위하여 3∼5회 정도 나누어 도포하는 멀티 코팅(Mulit-coating) 방식을 이용한다.

제1f도는 상기 제2포토레지스트(9)를 RIE(Reactive Ion Etching) 방식으로 에치 백(Etch-back)하여 TEOS(7)의 높이가 높은 셀 지역(B)의 폴리실리콘층(8b)이 먼저 노출되면서 식각 장벽층으로 작용하여 그 하부의 TEOS(7)를 보하하고, 계속 에치 백 공정을 실시하여 주변지역(A)의 폴리실리콘층(8a) 위의 제2포토레지스트(9)가 1,0 00 내지 2.000Å 정도 남아 있는 상태를 도시한 것이다.

제1g도는 상기 노출된 셀 지역(B)의 폴리실리콘층(8b)을 건식 또는 습식 식각방식으로 제거한후, 남아있는 제2포토레지스트(9)를 제거하여 주변지역(A)의 폴리실리콘층(8a)을 노출시킨 상태를 도시한 것이다.

제1h도는 상기 폴리실리콘층(8a)을 마스크로 하여 셀 지역(B)의 TEOS(7)을 에치 백하여 트렌치 마스크층인 실리콘 질화막 패턴(3') 상부면에 노출될 때까지 식각한 상태를 도시한 것이다.

이때, 주변지역(A)은 폴리실리콘층(8a)이 마스크 역할을 하므로 인하여 그 지역 TEOS(7)는 두께의 손실이 없다.

제1i도는 상기 주변지역(A)의 폴리실리콘층(8a)을 건식식각방식으로 제거한후, 실리콘 질화막 패턴(3')과 실리콘 산화막 패턴(2')을 식각한 다음, 남아 있는 TEOS(7)를 실리콘 기판(1) 상부면과 평탄하게 되도록 식각하여 트렌치(5a,5b,5c) 내부에 TEOS(7)로 채워진 다수의 소자분리영역(10a,10b,10c)을 형성한 상태를 도시한 것이다.

상술한 바와같이 본 발명에 의하면, 종래 트렌치 소자분리 기술과 같은 셀지역과 주변지역을 평탄화 시키기 위하여 추가로 마스크 공정을 첨가하고 있는데 반하여, 본 발명은 마스크 공정의 추가없이 셀 지역과 주변지역을 동시에 평탄화 시킬 수 있을 뿐만 아니라 식각 장벽층으로서 폴리실리콘층의 존재로 웨이퍼 내부를 전반적으로 균일화(Uniformity)할 수 있고 또한 웨이퍼와 웨이퍼간의 균일화가 향상된다.

Claims

트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법에 있어서, 실리콘 기판(1) 상에 제1실리콘 산화막(2) 및 실리콘 질화막(3)을 형성한 후, 상기 실리콘 질화막(3) 상부에 제1포토레지스트(4)를 도포한 다음, 마스크 작업을 통해 제1포토레지스트 패턴(4')을 형성하는 단계와, 상기 제1포토레지스트 패턴(4')을 마스크로 하여 건식식각방식으로 실리콘 질화막(3)과 제1실리콘 산화막(2)을 식각하여 실리콘 질화막 패턴(3')과 제1실리콘 산화막 패턴(2')을 형성한 후, 상기 제1포토레지스트 패턴(4'), 실리콘 질화막 패턴(3') 및 제1실리콘 산화막 패턴(2')을 마스크로 하여 방향성 식각방식으로 실리콘 기판(1)에 일정깊이의 다수의 트렌치(5a,5b,5c)를 형성하는 단계와, 상기 제1포토레지스트 패턴(4')을 제거한 후, 실리콘 질화막 패턴(3')을 마스크로 하여 트렌치(5a,5b,5c) 내부 표면에 제2실리콘 산화막(6)을 얇게 형성하는 단계와, 상기 단계의 구조 상부에 전반적으로 TEOS(7)를 예정된 두께로 형성한 후, 상기 TEOS(7) 상부에 식각 장벽층으로서 폴리실리콘층(8)을 증착하는 단계와, 상기 폴리실리콘층(8) 상부에 제2포토레지스트(9)를 평탄하게 도포하는 단계와, 상기 제2포토레지스트(9)를 RIE방식으로 에치 백하여 TEOS(7)의 높이가 높은 셀 지역(B)의 폴리실리콘층(8b)이 먼저 노출되면서 식각 장벽층으로 작용하여 그 하부 TEOS(7)를 보호하고, 계속 에치 백 공정을 실시하여 주변지역(A)의 폴리실리콘층(8a) 위의 제2포토레지스트(9)가 예정된 두께로 남아 있도록 에치 백 공정을 실시하는 단계와, 상기 노출된 폴리실리콘층(8b)을 건식 또는 습식식각방식으로 제거한 후, 상기 남아있는 제2포트레지스트(9)를 제거하는 주변지역(A)의 폴리실리콘층(8a)을 노출시키는 단계와, 상기 폴리실리콘층(8a)을 마스크로 하여 셀 지역(B)의 TEOS(7)를 에치 백하여 트렌치 마스크층인 실리콘 질화막 패턴(3') 상부면이 노출될때까지 에치 백 공정을 실시하는 단계와, 상기 폴리실리콘층(8a)을 건식식각방식으로 제거한 후, 실리콘 질화막 패턴(3')과 실리콘 산화막 패턴(2')을 식각한 다음, 남아있는 TEOS(7)를 실리콘 기판(1) 상부면과 평탄하게 되도록 식각하여 트렌치(5a,5b,5c) 내부에 TEOS(7)로 채워진 다수의 소자분리영역(10a,10b,10c)을 형성하는 단계로 이루어진 것을 특징으로 하는 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법.
제1항에 있어서, 상기 TEOS(7)의 두께는 트렌치 마스크층인 실리콘 산화막(2')과 실리콘 질화막 패턴(3')과 같거나 높게 형성하는 것을 특징으로 하는 트렌치 기술을 이용한 반도체 장치의 소자분리영역 형성방법.