KR100436674B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

퓨즈 용단(溶斷)용의 윈도우를 갖는 반도체 장치에 있어서, 공정이 간략하고 비용 저감이 가능한 반도체 장치 및 그 제조 방법을 제공한다. 반도체 장치에서는 퓨즈의 윈도우 개구부 상의 보호용 제2 보호 절연막(42)의 측벽(44)과 제1 보호 절연막(39)의 측벽(45)의 위치는 연속되어, 단차가 없다. 따라서, 폴리이미드의 오정렬에 의해 폴리이미드가 퓨즈 윈도우 내에서 돌출하여, 퓨즈 윈도우의 개구부가 좁아지지 않기 때문에, 안정된 퓨즈 용단이 가능해진다. 또한, 반도체 장치의 제조 방법에서는, 제2 보호 절연막(42)을 마스크로 하여, 퓨즈의 윈도우 개구부의 제1 보호 절연막(39), 얇은 실리콘 질화막(38), 층간 절연막(34)을 동시에 에칭하기 때문에, 본딩 패드의 개구와 다른 공정에서 메탈 퓨즈의 윈도우 개구용으로 포토리소그래피를 1회 추가할 필요가 없기 때문에, 공정이 간략화되어 비용의 저감을 도모할 수 있다. 또한 다른 방법에서는, 본딩 패드의 개구시에 퓨즈의 윈도우 개구상의 제1 보호 절연막 및 얇은 실리콘 질화막을 에칭해 놓고, 폴리이미드를 마스크로 하여, 층간 절연막을 에칭하도록 하고 있기 때문에, 본딩 패드의 개구 외에, 메탈 퓨즈의 윈도우 개구에 포토리소그래피를 1회 추가할 필요가 없다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 구리 배선에 의한 불량 구제 회로를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에서는 배선층의 저 저항화에 따른 배선 지연의 감소나 일렉트로마이그레이션 내성 향상을 위해, 구리(Cu) 배선이 널리 채용되고 있으며, 특히 고성능의 논리 LSI에서 주류로 되고 있다.
한편, 메모리를 혼재한 LSI에서는, 수율 향상을 위해 불량 구제 회로를 내장한 용장(冗長) 구성의 채용이 일반적이며, 발견된 불량 셀에 대신하여 스페어 셀이 사용된다. 이 때문에, 테스터에 의해서 불량 셀이 발견되었을 때에는, 그 번지를 테스터로 기억한 후, Al이나 Cu 등의 메탈 배선층으로 형성된 퓨즈를 레이저에 의해서 용단(溶斷)하여, 불량 셀 대신에 스페어 셀이 선택되도록 하는 기술이 일반적이다.
이 메탈 퓨즈는 통상 최상층 메탈 배선층의 1층 아래의 메탈 배선층을 사용한다. 이것은, 최상층이 반드시 충분한 보호가 되어 있는 것이 아니어서, 외부 분위기와 접함으로써 메탈 열화가 발생하는 등의 신뢰성의 문제점이 있다는 외에, 최상층 메탈 배선층은 전원선으로 사용되는 일이 많기 때문에 막 두께가 두꺼워, 용단에 적합하지 않기 때문이다.
따라서, 메탈 퓨즈를 용단하기 위해서는, 퓨즈 용단의 장해가 되는, 메탈 퓨즈보다 위에 위치하는 층간막 및 패시베이션막 등의 제1 보호 절연막을 제거할 필요가 있다. 이러한 메탈 퓨즈 상의 층간막 및 제1 보호 절연막을 제거하는 공정을 퓨즈의 윈도우 개구 공정이라고 부른다.
종래의 윈도우 개구 공정에 대하여 도면을 이용하여 설명한다.
도 14 및 도 15는 종래의 퓨즈 윈도우 개구 공정을 나타내는 소자 단면도이다.
도 14는 종래의 4층 배선을 갖는 반도체 장치의 단면을 나타내는 단면도로, 소자가 형성된 반도체 기판(11) 상에 제1 및 제2 층간 절연막(16, 19), 제1배선층(21), 산화 방지층인 실리콘 질화막(Si3N4막)(22), 제3 층간 절연막(23), 제2 배선층(27), 실리콘 질화막(Si3N4막)(28), 제4 층간 절연막(29), 제3 배선층(32), 실리콘 질화막(Si3N4막)(33), 제5 층간 절연막(34), 제4 배선층(37), 실리콘 질화막(Si3N4막)(38) 등이 적층된 4 층배선 구조로 되어 있다. 그리고 최상층에는 본딩 패드부(41)와 패시베이션막(39)이 형성되어 있다.
퓨즈 윈도우 개구부를 형성하기 위해서, 우선 전체에 레지스트(100)를 도포하고, 이것을 포토 리소그래피에 의해 퓨즈의 윈도우 개구 부분 이외에는 레지스트(100)로 덮이도록 패터닝하여, 이 레지스트(100)를 에칭 마스크로서 RIE 등의 방법에 의해 패시베이션막(39), 얇은 실리콘 질화막(38), 제5 층간 절연막(34)을 에칭하여 퓨즈 윈도우(110)를 개구한다. 이 상태에서는 개구부(110)에서의 레지스트(100)의 측벽(101)과, 패시베이션막(39)의 측벽(102), 얇은 실리콘 질화막(38)의 측벽(103), 제5 층간 절연막(34)의 측벽(104)이 연속적으로 위치하고 있다.
마지막으로 레지스트(100)를 제거한 후, 표면 보호막으로서의 폴리이미드막(120)이, 본딩 패드부(41)와 퓨즈 윈도우(110)를 제거하여, 패시베이션막(39) 상에 형성된다. 이 때 폴리이미드막(120)의 측벽(121)과 패시베이션막(39)의 측벽(102) 위치는 일치하지 않는다.
이상과 같이 종래 기술에서는, 상기한 바와 같이 본딩 패드의 개구 외에, 메탈 퓨즈의 윈도우 개구에 포토리소그래피를 1회 추가할 필요가 있었다. 그 때문에 공정 수가 증가하여 비용이 높아진다고 하는 결점을 가지고 있었다.
본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 퓨즈 용단용의 윈도우를 갖는 반도체 장치에서, 공정이 간략하고 비용 저감이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 반도체 장치의 제조 방법의 제1 공정을 나타내는 소자 단면도.
도 2는 본 발명에 따른 반도체 장치의 제조 방법의 제2 공정을 나타내는 소자 단면도.
도 3은 본 발명에 따른 반도체 장치의 제조 방법의 제3 공정을 나타내는 소자 단면도.
도 4는 본 발명에 따른 반도체 장치의 제조 방법의 제4 공정을 나타내는 소자 단면도.
도 5는 본 발명에 따른 반도체 장치의 제조 방법의 제5 공정을 나타내는 소자 단면도.
도 6은 본 발명에 따른 반도체 장치의 제조 방법의 제6 공정을 나타내는 소자 단면도.
도 7은 본 발명에 따른 반도체 장치의 제조 방법의 제7 공정을 나타내는 소자 단면도.
도 8은 본 발명에 따른 반도체 장치의 제조 방법의 제8 공정을 나타내는 소자 단면도.
도 9는 본 발명에 따른 반도체 장치의 제조 방법에 의해서는 발생하지 않는 문제점을 설명하는 소자 단면도.
도 10은 본 발명에 관한 반도체 장치의 다른 제조 방법에 있어서의 퓨즈 윈도우 개구의 제1 공정을 나타내는 소자 단면도.
도 11은 본 발명에 관한 반도체 장치의 다른 제조 방법에 있어서의 퓨즈 윈도우 개구의 제2 공정을 나타내는 소자 단면도.
도 12는 본 발명에 따른 반도체 장치의 다른 제조 방법에 있어서의 퓨즈 윈도우 개구의 제3 공정을 나타내는 소자 단면도.
도 13은 본 발명에 따른 반도체 장치의 다른 제조 방법에 있어서의 퓨즈 윈도우 개구의 제4 공정을 나타내는 소자 단면도.
도 14는 종래의 반도체 장치에서의 퓨즈 윈도우 개구 공정을 나타내는 소자 단면도.
도 15는 종래의 반도체 장치에서의 도 14에 계속되는 퓨즈 윈도우 개구 공정을 나타내는 소자 단면도.
<도면의 주요 부분에 대한 간단한 설명>
11 : 실리콘 기판
12 : 소자 분리 영역
16, 23 : 제1 층간 절연막
19, 29 : 제2 층간 절연막
21 : 제1 배선층
22, 28, 33 : 얇은 실리콘 질화막(Si3N4막)
27 : 제2 배선층
32 : 제3 배선층
34 : 제3 층간 절연막
37 : 제4 배선층
38 : 실리콘 질화막
39 : 패시베이션막
41 : 본딩 패드
42, 64 : 폴리이미드막
본 발명에 관한 반도체 장치에 따르면, 각각 배선층을 갖는 복수의 절연층이 적층되고, 그 중 어느 한 층의 배선층이 불량 구제를 위한 스페어 셀을 선택하기 위해서 용단되는 퓨즈를 구성하는 반도체 장치에 있어서, 상기 퓨즈가 포함되는 층보다도 상측에 위치하는 하나 또는 복수의 절연층에는 상기 퓨즈에 대응한 개구부가 형성되어 있고, 상기 복수의 절연층 중 최상층 상에 형성된 제1 보호 절연막의 상기 개구부에 대응하는 측벽 위치와, 상기 제1 보호 절연막 상에 형성된 제2 보호 절연막의 상기 개구부에 대응하는 측벽 위치는 이들 경계부 근방에서 연속해 있는 것을 특징으로 한다.
이러한 본 발명에 따른 반도체 장치에 따르면, 퓨즈의 윈도우 개구부 상의 보호용 제2 보호 절연막의 측벽과 제1 보호 절연막의 측벽 사이에 단차가 없기 때문에, 안정된 퓨즈 용단이 가능해진다.
또한, 본 발명에 따른 반도체 장치의 제조 방법의 제1 방법에 따르면, 소자를 형성하는 공정과, 상기 소자가 형성된 층 상에 층간 절연막, 그 표면부에 구리 배선층, 그 위에 산화 방지층을 각각 형성하는 배선층 형성 공정을 복수회 반복하여 적층된 배선층을 형성하는 공정과, 최상층의 산화 방지층 상에 제1 보호 절연막을 피착하는 공정과, 상기 최상층 배선층의 인출 장소의 상기 제1 보호 절연막 및 상기 산화 방지층을 제거하는 공정과, 상기 인출 장소에 인출 전극을 형성하는 공정과, 상기 최상층 아래층의 퓨즈부에 대응하여, 퓨즈 용단용의 윈도우를 형성하기 위한 개구를 갖는 제2 보호 절연막을 상기 제1 보호 절연막 상에 형성하는 공정과, 상기 제2 보호 절연막을 마스크로 하여 에칭하고, 상기 패시베이션층, 상기 최상층의 산화 방지층 및 층간 절연막의 일부를 제거하여 퓨즈 용단용의 윈도우를 형성하는 공정을 포함한 것을 특징으로 한다.
이 방법에서는 제2 보호 절연막을 마스크로 하여, 퓨즈의 윈도우 개구부의 제1 보호 절연막, 산화 방지막, 층간 절연막을 동시에 에칭하기 때문에, 본딩 패드의 개구와 다른 공정에서 메탈 퓨즈의 윈도우 개구용으로 포토리소그래피를 1회 추가할 필요가 없기 때문에, 공정이 간략화되어 비용의 저감을 도모할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법의 제2 방법에 따르면, 소자를 형성하는 공정과, 상기 소자가 형성된 층 상에 층간 절연막, 그 표면부에 구리 배선층, 그 위에 산화 방지층을 각각 형성하는 배선층 형성 공정을 복수회 반복하여, 적층된 배선층을 형성하는 공정과, 최상층의 산화 방지층 상에 제1 보호 절연막을 피착하는 공정과, 상기 최상층 배선층의 인출 장소 및 퓨즈부에 대응하는 장소의 상기 제1 보호 절연막 및 그 아래의 상기 산화 방지층을 제거하여 인출 전극용의 개구부와 퓨즈 개구부를 형성하는 공정과, 인출 전극을 형성하는 공정과, 상기 퓨즈 개구부에 대응하여, 퓨즈 용단용의 윈도우를 형성하기 위한 개구를 갖는제2 보호 절연막을 상기 제1 보호 절연막 상에 형성하는 공정과, 상기 제2 보호 절연막을 마스크로 하여 에칭하고, 상기 층간 절연막의 일부를 제거하여 퓨즈 용단용의 윈도우를 형성하는 공정을 포함하는 것을 특징으로 한다.
이 방법에서는, 본딩 패드의 개구시에 퓨즈의 윈도우 개구부의 제1 보호 절연막 및 산화 방지층을 에칭해 놓고, 제2 보호 절연막을 마스크로 하여, 층간 절연막을 에칭하도록 하고 있기 때문에, 본딩 패드의 개구 외에, 메탈 퓨즈의 윈도우 개구에 포토리소그래피를 1회 추가할 필요가 없다. 그 때문에 제조 공정의 간략화와 비용의 저감을 도모할 수 있다.
이하, 도면을 참조하여 본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 또, 여기서 설명하고 있는 것은 4층 Cu 배선 LSI에 적용한 예이다.
도 1 내지 도 9는 본 발명의 제1 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 공정별 단면도이다.
우선, 도 1에 도시한 바와 같이, 실리콘 기판(11) 상에 소자 분리 영역(12)을 통상의 얕은 홈 분리(STI: Shallow Trench Isolation)에 의해 형성하고, 이 소자 분리 영역으로 둘러싸인 소자 영역 내에 캐패시터 등의 수동 소자가 되는 확산층(13)이나, 소스, 드레인 확산(14)이나 게이트(15)를 갖는 MOSFET과 같은 능동 소자를 형성한다.
다음에 도 2에 도시한 바와 같이, BPSG막과 같은 제1 층간 절연막(16)을 전면에 피착하고, CMP법을 이용하여 그 표면을 평탄화한다. 그 후 포토리소그래피법을 이용하여 제1 컨택트 홀(17)을 개구하고, 텅스텐을 이 컨택트 홀(17) 내에 매립하여 컨택트(18)를 형성한다. 또한 이들 전체 상에 SiO2막과 같은 제2 층간 절연막(19)을 피착하고, 포토리소그래피법을 이용하여 제1 배선 형성 장소를 제거해서, 이 제2층 절연막 내에 제1 배선홈(20)을 형성한다. 계속해서 구리를 전면에 피착시키고, CMP 법을 이용하여 이것을 평탄화하고, 제1 배선홈(20) 내에 제1 배선층(21)을 잔존시킨다. 여기서, 구리는 산화하기 쉽기 때문에, 산화 방지 및 확산 방지를 위해 전면(全面)에 얇은 실리콘 질화막(22)을 피착한다. 이상의 공정은 구리 배선의 단일 다마신 공정이라고 불린다.
다음에 도 3에 도시한 바와 같이, SiO2막과 같은 제3 층간 절연막(23)을 전면에 피착하고, 포토리소그래피법을 이용하여 제1 배선층(21)과의 접속을 도모하기 위한 제2 컨택트 홀(24)을 개구하며, 계속해서 포토리소그래피법을 이용하여 제3 층간 절연막(23)의 표면부의 제2 배선 형성 장소를 제거하여, 제2 배선홈(25)을 형성한다. 이어서 구리를 전면에 피착시키고, CMP법을 이용하여 이것을 평탄화하고, 제2 컨택트 홀(24) 내에 제2 컨택트(26), 제2 배선홈(25) 내에 제2 배선층(27)을 잔존시킨다. 그리고 제1층의 경우와 마찬가지로, 구리의 산화 및 확산 방지를 위해, 얇은 실리콘 질화막(Si3N4막, 이하 마찬가지)(28)을 피착한다. 이상의 공정은 구리 배선의 이중 다마신 공정이라고 불린다.
다음에 도 4에 도시한 바와 같이, SiO2막과 같은 제4 층간 절연막(29)을 전면에 피착하고, 포토리소그래피법을 이용하여 제2 컨택트(26) 혹은 제2 배선층(27)과의 접속을 도모하기 위한 제3 컨택트 홀(30)을 개구하며, 계속해서 포토리소그래피법을 이용하여 제4 층간 절연막(29)의 표면부의 제3 배선 형성 장소를 제거하여, 제3 배선홈(31)을 형성한다. 계속해서 구리를 전면에 피착시키고, CMP법을 이용하여 이것을 평탄화하고, 제3 컨택트 홀(30)내 및 제3 배선홈(31) 내에 제3 배선층(32)을 잔존시킨다. 다른 층과 마찬가지로 구리의 산화 및 확산 방지를 위해, 얇은 실리콘 질화막(33)을 피착한다. 또, 4층 구조의 구리 배선인 경우, 메탈 퓨즈는 도 4에서의 중앙부 2개의 컨택트 홀 사이를 접속하는 제3 배선층(32)으로서 형성된다.
다음에 도 5와 같이, SiO2막과 같은 제5 층간 절연막(34)을 피착하고, 포토리소그래피법을 이용하여 제4 컨택트 홀(35)을 개구하고, 계속하여 포토리소그래피법에 의해 제4 배선홈(36)을 소정의 형상으로 패터닝한다. 그 후, 구리를 전면에 피착시키고, CMP 법을 이용하여 이것을 평탄화하고, 제4 컨택트 홀(35)내 및 제4 배선홈(36) 내에 제4 배선층(37)을 잔존시킨다. 다른 층과 마찬가지로 구리의 산화 방지를 위해, 얇은 실리콘 질화막(38)을 피착한다.
다음에 도 6과 같이, PSG막 등의 패시베이션막(39)을 피착하고, 포토리소그래피법을 이용하여 본딩 패드가 되는 제4 배선층(37) 상의 패시베이션막(39) 및 얇은 실리콘 질화막(38)을 에칭 제거하여 개구부(40)를 형성하고, 제4 배선층(37)을 노출시킨다. 전면에 알루미늄을 피착시키고, 포토리소그래피법에 의해 소정 형상으로 패터닝하여, 개구부(40)에 본딩 패드(41)를 형성한다.
계속해서 이러한 4층 구리 배선을 갖는 LSI에 본 발명에 의한 퓨즈의 윈도우 개구 공정을 적용한 모습을 도 7 내지 도 9를 참조하여 설명한다.
우선, 도 7에 도시한 바와 같이, 표면 보호를 위해 폴리이미드 수지막(42)을 선택적으로 형성한다. 이 폴리이미드막(42)은 본딩 패드(41) 상의 일부에, 그리고 퓨즈의 윈도우 개구부(50) 상에는 각각 개구부(43, 44)가 형성되어 있다. 이러한 형상의 폴리이미드 수지막(42)은 예를 들면 스핀 코팅에 의한 도포를 행하고 리소그래피를 하는 방법, 감광성 폴리이미드를 도포하여 노광을 행하는 방법, 스크린 인쇄를 하는 방법 등에 의해 얻을 수 있다.
다음에 도 8에 도시한 바와 같이, 폴리이미드 수지막(42)을 마스크로 하여, RIE 등의 이방성 에칭을 행하면, 패시베이션막(39), 얇은 실리콘 질화막(38), 제5 층간 절연막(34)이 제거되어 윈도우 개구부(50')로 되고, 이들의 측벽(45, 46, 47)은 폴리이미드 수지막(42)의 개구부 측벽(44)과 단차가 없이 연속된 것으로 된다.
본 발명에 따른 윈도우 개구 공정에서는, 폴리이미드 수지막(42)을 마스크로 하여, 패시베이션막(39), 얇은 실리콘 질화막(38), 제5 층간 절연막(34)을 동시에 에칭해서, 퓨즈의 윈도우 개구 공정을 행하고 있기 때문에, 종래 기술과 같이 본딩 패드의 개구 외에, 메탈 퓨즈의 윈도우 개구를 위해서 포토리소그래피를 1회 추가할 필요가 없다. 이 때문에, 공정을 간략화할 수 있어 비용을 저감하는 것이 가능해진다.
또한, 본 발명에 따른 기술에서는, 표면 보호를 위한 폴리이미드막을 마스크로서도 이용하여 퓨즈의 윈도우 개구 공정을 행하고 있다. 이 때문에, 윈도우 개구를 다른 공정으로 형성해 놓고, 그 후에 폴리이미드 보호막을 형성하게 되면, 도 9에 도시한 바와 같이 폴리이미드막(42)의 오정렬에 의해 폴리이미드막(42)이 퓨즈 윈도우(50') 내로 돌출하여, 퓨즈 윈도우의 개구부(50')가 좁아진다고 하는 문제가 발생할 우려가 있지만, 이것을 해결할 수 있다.
또한, 폴리이미드 수지막은 그 아래층에 발생한 응력을 완화하여 여러가지 결함 발생을 효과적으로 방지한다.
도 10 내지 도 13은 본 발명의 제2 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 공정별 단면도이다.
도 10은 제1 실시 형태에 있어서의 도 5와 완전히 동일하며, 동일한 요소에 대해서는 동일한 참조 번호를 이용하여 설명한다.
도 11에 도시한 바와 같이, PSG막 등의 패시베이션막(60)을 피착시키고, 포토리소그래피법을 이용하여 본딩 패드가 되는 제4 구리 배선(37) 위 및 퓨즈의 윈도우 개구부(70)의 패시베이션막(60)을 에칭하여 이들에 대응하는 개구부(61 및 62)를 형성한다. 이 때, 이 부분에서는 얇은 실리콘 질화막(38)도 에칭되어, 본딩 패드 형성 장소에서는 제4 구리 배선(37)이 노출되고, 퓨즈 윈도우 개구의 부에서는 제5 층간 절연막(34)의 표면의 일부(63)가 에칭된 상태로 되어 있다.
그 후 알루미늄을 피착시키고, 포토리소그래피법을 이용하여 본딩 패드 형성 장소에 소정 형상으로 잔존시킴으로써, 본딩 패드(63)를 형성한다.
다음에 도 12에 도시한 바와 같이, 표면 보호를 위해 폴리이미드 수지막(64)을 형성한다. 이 폴리이미드 수지막(64)은, 본딩 패드(63) 위 및 퓨즈의 윈도우개구부(70) 위를 제외하고 상술한 방법에 의해 선택적으로 형성된다.
다음에 도 13에 도시한 바와 같이, 폴리이미드막(64)을 마스크로 하여, RIE 등의 방법에 의해 제5 층간 절연막(34)을 에칭하여 퓨즈 윈도우(70')을 형성한다. 이 에칭에 의해, 패시베이션막(60)의 윈도우 개구부의 측벽(62')은 도 11의 경우보다도 넓고, 제5층 절연막(33)의 측벽(63')도 도 11의 경우보다 깊고 넓게 되어 있다.
본 실시 형태에 따르면, 사전에 퓨즈 구멍 개방부에 대응한 개구부가 형성된 제1 보호 절연막 상에 제2 보호 절연막인 폴리이미드막을 이 개구부에 맞추어 형성하고, 퓨즈의 구멍 개방 공정을 행하고 있기 때문에, 퓨즈 윈도우 개구용으로 추가 리소그래피를 행할 필요가 없다. 따라서, 제조 공정이 간략화되어 비용 저감을 도모할 수 있다. 또한, 폴리이미드 수지막은 그 아래층에 발생한 응력을 완화하여, 여러가지 결함 발생을 효과적으로 방지한다.
이상의 실시 형태에 있어서, 제1 보호 절연막으로서 패시베이션막, 제2 보호 절연막으로서 폴리이미드막을 이용하고 있지만, 예시로서 한정적인 것이 아니다. 제1 보호 절연막으로서는 보호 작용을 갖는 것이면 BSG, BPSG 등의 재료를 이용할 수 있고, 제2 보호 절연막으로서는 보호와 응력 완화 작용을 갖는 것이면 다른 재료라도 좋다.
본 발명에 따른 반도체 장치에 따르면, 퓨즈의 윈도우 개구부 상의 보호용 폴리이미드막의 측벽과 패시베이션막의 측벽 사이에 단차가 없기 때문에, 퓨즈 윈도우의 개구부가 좁아지지 않아, 안정된 퓨즈 용단이 가능해진다.
또한, 본 발명에 따른 반도체 장치의 제1 제조 방법에 의하면, 폴리이미드를 마스크로 하여, 퓨즈의 윈도우 개구부의 제1 보호 절연막, 얇은 실리콘 질화막, 층간 절연막을 동시에 에칭하기 때문에, 본딩 패드의 개구와 다른 공정에서 메탈 퓨즈의 윈도우 개구용으로 포토리소그래피를 1회 추가할 필요가 없기 때문에, 공정이 간략화되어 비용 저감을 도모할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제2 제조 방법에 따르면, 본딩 패드의 개구시에 퓨즈의 윈도우 개구 상의 제1 보호 절연막 및 얇은 실리콘 질화막을 에칭해 놓고, 폴리이미드를 마스크로 하여 층간 절연막을 에칭하도록 하고 있기 때문에, 본딩 패드의 개구 외에, 메탈 퓨즈의 윈도우 개구에 포토리소그래피를 1회 추가할 필요가 없다. 그 때문에 제조 공정의 간략화와 비용의 저감을 도모할 수 있다.

Claims (15)

  1. 각각 배선층을 갖는 복수의 절연층이 적층되고, 그 중 어느 한 층의 배선층이 불량 구제를 위한 스페어 셀을 선택하기 위해서 용단되는 퓨즈를 구성하는 반도체 장치에 있어서,
    상기 퓨즈가 포함되는 층보다도 상측에 위치하는 하나 또는 복수의 절연층에는 상기 퓨즈에 대응한 개구부가 형성되어 있고, 상기 복수의 절연층 중의 최상층 상에 형성된 제1 보호 절연막의 상기 개구부에 대응하는 측벽 위치와, 상기 제1 보호 절연막 상에 형성된 제2 보호 절연막의 상기 개구부에 대응하는 측벽 위치는 이들 경계부 근방에서 연속해 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 배선층은 구리 배선층인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 보호 절연막은 패시베이션막인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 보호 절연막은 폴리이미드 수지막인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제2 보호 절연막은 폴리이미드 수지막인 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치의 제조 방법에 있어서,
    소자를 형성하는 공정과,
    상기 소자가 형성된 층 상에 층간 절연막, 그 표면부에 구리 배선층, 그 위에 산화 방지층을 각각 형성하는 배선층 형성 공정을 복수회 반복하여 적층된 배선층을 형성하는 공정과,
    최상층의 산화 방지층 상에 제1 보호 절연막을 피착하는 공정과,
    상기 최상층 배선층의 인출 장소의 상기 제1 보호 절연막 및 상기 산화 방지층을 제거하는 공정과,
    상기 인출 장소에 인출 전극을 형성하는 공정과,
    상기 최상층 아래층의 퓨즈부에 대응하여, 퓨즈 용단용의 윈도우를 형성하기 위한 개구를 갖는 제2 보호 절연막을 상기 제1 보호 절연막 상에 형성하는 공정과,
    상기 제2 보호 절연막을 마스크로 하여 에칭하고, 상기 제1 보호 절연막, 상기 최상층의 산화 방지층 및 층간 절연막의 일부를 제거하여 퓨즈 용단용의 윈도우를 형성하는 공정
    을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 에칭은 반응성 이온 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 장치의 제조 방법에 있어서,
    소자를 형성하는 공정과,
    상기 소자가 형성된 층 상에 층간 절연막, 그 표면부에 구리 배선층, 그 위에 산화 방지층을 각각 형성하는 배선층 형성 공정을 복수회 반복하여, 적층된 배선층을 형성하는 공정과,
    최상층의 산화 방지층 상에 제1 보호 절연막을 피착하는 공정과,
    상기 최상층 배선층의 인출 장소 및 퓨즈부에 대응하는 장소의 상기 제1 보호 절연막 및 그 아래의 상기 산화 방지층을 제거하여 인출 전극용의 개구부와 퓨즈 개구부를 형성하는 공정과,
    인출 전극을 형성하는 공정과,
    상기 퓨즈 개구부에 대응하여, 퓨즈 용단용의 윈도우를 형성하기 위한 개구를 갖는 제2 보호 절연막을 상기 제1 보호 절연막 상에 형성하는 공정과,
    상기 제2 보호 절연막을 마스크로 하여 에칭하고, 상기 층간 절연막의 일부를 제거하여 퓨즈 용단용의 윈도우를 형성하는 공정
    을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1 보호 절연막은 CMP(Chemical Mechanical Polishing) 방법을 이용하여 평탄화되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 포토리소그래피에 의하여 형성되는 제1 컨택트 홀을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 텅스텐으로 상기 제1 컨택트 홀을 매립하여 형성된 제2 컨택트 홀을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제2 보호 절연막은 SiO2인 것을 특징으로 하는 반도체 장치.
  13. 제6항에 있어서, CMP 방법을 이용하여 상기 제1 보호 절연막을 평탄화하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제6항에 있어서, 포토리소그래피에 의하여 제1 컨택트 홀을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 텅스텐으로 상기 제1 컨택트 홀을 매립하여 제2 컨택트 홀을 생성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524999A (zh) * 2020-04-03 2020-08-11 常州大学 一种遂穿氧化钝化电池的制备方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
TW510019B (en) * 2001-11-19 2002-11-11 Nanya Technology Corp Fuse structure
US6614091B1 (en) * 2002-03-13 2003-09-02 Motorola, Inc. Semiconductor device having a wire bond pad and method therefor
JP3600598B2 (ja) * 2002-06-12 2004-12-15 株式会社東芝 半導体装置及びその製造方法
KR100476938B1 (ko) * 2003-02-28 2005-03-16 삼성전자주식회사 듀얼 다마신 공정의 퓨즈 형성방법
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
US7429780B2 (en) * 2003-09-30 2008-09-30 Oki Electric Industry Co., Ltd. Fuse circuit and semiconductor device including the same
US20050205965A1 (en) * 2004-03-18 2005-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a fuse including an aluminum layer
KR100595856B1 (ko) * 2004-12-29 2006-06-30 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR100630757B1 (ko) * 2005-08-05 2006-10-02 삼성전자주식회사 Ｅｓｄ 보호 구조를 갖는 반도체 소자
KR100673112B1 (ko) * 2005-08-05 2007-01-22 주식회사 하이닉스반도체 퓨즈박스의 가아드링
US7579673B2 (en) * 2005-08-24 2009-08-25 Nec Electronics Corporation Semiconductor device having electrical fuse
KR100752184B1 (ko) * 2005-10-12 2007-08-24 동부일렉트로닉스 주식회사 본딩 패드의 형성 방법 및 그에 의해 형성된 본딩 패드를포함하는 반도체 소자
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
US7622395B2 (en) * 2006-12-27 2009-11-24 United Microelectronics Corp. Two-step method for etching a fuse window on a semiconductor substrate
TWI387025B (zh) * 2009-02-12 2013-02-21 Vanguard Int Semiconduct Corp 具有熔絲元件之半導體裝置之製造方法
JP6040456B2 (ja) * 2010-01-15 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2012227421A (ja) * 2011-04-21 2012-11-15 Elpida Memory Inc 半導体記憶装置
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
CN103915462B (zh) * 2014-04-04 2016-11-23 豪威科技(上海)有限公司 半导体器件制备方法以及堆栈式芯片的制备方法
US10247700B2 (en) * 2015-10-30 2019-04-02 International Business Machines Corporation Embedded noble metal electrodes in microfluidics
US10168299B2 (en) * 2016-07-15 2019-01-01 International Business Machines Corporation Reproducible and manufacturable nanogaps for embedded transverse electrode pairs in nanochannels
CN113013090B (zh) * 2021-02-07 2022-06-24 长鑫存储技术有限公司 半导体结构的熔断填充方法及半导体结构
CN117129119A (zh) * 2023-10-26 2023-11-28 西安中星测控有限公司 一种基于玻璃熔合技术的mcs压力传感器及其制做方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2929820B2 (ja) 1992-02-05 1999-08-03 富士通株式会社 半導体装置の製造方法
JPH0737988A (ja) 1993-07-20 1995-02-07 Hitachi Ltd 半導体集積回路装置の製造方法
JPH118305A (ja) * 1997-06-13 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH1121489A (ja) 1997-07-01 1999-01-26 Fujitsu Ltd インクジェットプリンタ用インク
JPH11111847A (ja) 1997-09-30 1999-04-23 Toshiba Corp 半導体装置及びその製造方法
JPH11224900A (ja) 1998-02-05 1999-08-17 Toshiba Corp 半導体装置及びその製造方法
JP4322330B2 (ja) * 1998-09-04 2009-08-26 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP3279532B2 (ja) 1998-11-06 2002-04-30 日本電気株式会社 半導体装置の製造方法
JP2000208620A (ja) 1999-01-11 2000-07-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000332114A (ja) 1999-05-17 2000-11-30 Hitachi Ltd 半導体集積回路装置の製造方法
US6372354B1 (en) * 1999-09-13 2002-04-16 Chemat Technology, Inc. Composition and method for a coating providing anti-reflective and anti-static properties
US6444544B1 (en) * 2000-08-01 2002-09-03 Taiwan Semiconductor Manufacturing Company Method of forming an aluminum protection guard structure for a copper metal structure
JP4434606B2 (ja) * 2003-03-27 2010-03-17 株式会社東芝 半導体装置、半導体装置の製造方法
US6867441B1 (en) * 2003-10-08 2005-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Metal fuse structure for saving layout area

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111524999A (zh) * 2020-04-03 2020-08-11 常州大学 一种遂穿氧化钝化电池的制备方法

Also Published As

Publication number Publication date
US7268068B2 (en) 2007-09-11
KR20020021342A (ko) 2002-03-20
US6989577B2 (en) 2006-01-24
US20050170635A1 (en) 2005-08-04
JP3977578B2 (ja) 2007-09-19
JP2002093911A (ja) 2002-03-29
TW523905B (en) 2003-03-11
US20020079552A1 (en) 2002-06-27

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