KR100630757B1 - Ｅｓｄ 보호 구조를 갖는 반도체 소자 - Google Patents
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Abstract
ESD 보호 구조를 갖는 반도체 소자를 개시한다. 본 발명에 의한 반도체 소자는 금속 배선의 일부를 폴리이미드층에 직접 접촉하도록 금속 배선 위의 패시베이션층의 일부가 제거된 구조를 갖는다. 패키지 과정에서 오픈된 폴리이미드층에 쌓인 전하로 인하여 발생하는 ESD는 금속 배선에서 연결된 ESD 보호 회로를 통하여 배출된다. 따라서 반도체 소자는 ESD로부터 보호될 수 있다. 한편, 오픈되는 폴리이미드층 아래에 금속 배선이 없는 경우 더미 금속 패턴을 형성하고 상기 더미 금속 패턴에 ESD 보호 회로를 연결함으로써 반도체 소자를 보호할 수 있다. 또한, 퓨즈부에 더미 퓨즈를 배치하고 상기 더미 퓨즈에 ESD 보호 회로를 연결함으로써 ESD로부터 반도체 소자를 보호하는 것을 도울 수 있다.
Description
도 1은 플라즈마 식각 공정에 의해 유발되는 ESD 결함을 방지하기 위한 다이오드를 구비한 반도체 소자를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 ESD 보호용 다이오드를 간략하게 나타낸 회로도이다.
도 3에 퓨즈부 주변의 금속배선 및 폴리이미드층 오픈시 발생하는 정전기의 축적을 간략하게 도시하였다.
도 4a 및 도 4b는 ESD에 의하여 손상된 퓨즈와 금속 배선의 패시베이션층의 사진이다.
도 5는 퓨즈부 주변의 폴리이미드층이 오픈된 상태를 보여주는 평면사진이다.
도 6은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 퓨즈부 주변의 금속 배선의 구성을 개략적으로 나타낸 단면도이다.
도 7은 퓨즈부의 평면도이다.
도 8은 본 발명의 바람직한 다른 실시예에 따른 반도체 소자의 퓨즈부 주변의 금속 배선 및 더미 퓨즈의 구성을 개략적으로 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : P형 반도체 기판 112 : ESD 보호용 접합 다이오드
120 : 퓨즈 122 : 더미 퓨즈
132, 134, 136 : 전도성 플러그 140 : 제 1 금속 배선
150 : 제 2 금속 배선 160 : 절연층
165 : 퓨즈 보호층 170 : 패시베이션층
180 : 폴리이미드층 200 : 퓨즈 개구부
본 발명은 반도체 소자에 관한 것으로서, 특히, 정전기적 방전(ESD : Electrostatic Discharge)으로부터 회로를 보호하기 위한 구조를 구비하는 반도체 소자에 관한 것이다.
ESD는 일반적으로 반도체 소자가 반도체 소자의 정전위와 상당히 다른 정전위로 대전된 물체에 접촉하거나 근접할 때 일어난다. ESD에 의하여 보통 1㎲ 보다 짧은 시간 동안 외부로부터 많은 양의 전하가 반도체 소자로 전달되며 이로 인하여 반도체 소자 내에 순간적인 전압 또는 전류가 발생한다. 반도체 소자의 작동 범위를 초과하는 순간적인 전압 또는 전류는 반도체 소자 내부의 게이트 절연막에 손상을 입힐 수 있고, 또한 콘택 스파이크, 실리콘 융해, 배선 단절과 같은 전열(eletrothermal) 파괴를 촉진할 수 있다. 따라서 반도체 소자는 ESD의 발생으로부 터 자신을 보호하기 위하여 일반적으로 ESD 보호 회로를 갖추고 있다.
예를 들면, 반도체 소자를 테스트하거나 정상적으로 동작시키는 동안 외부로부터 반도체 소자의 입력단으로 정전기에 의한 전하가 유입되어 발생할 수 있는 반도체 소자의 손상을 방지하기 위하여 반도체 소자의 입력단에 ESD 보호 회로가 사용된다.
또한, 반도체 소자의 제조 과정 중 게이트 식각이나 금속 배선 식각, 포토레지스트 제거 등에 사용되는 플라즈마로부터 발생하는 전하가 게이트 패턴이나 금속 배선 패턴 등에 축적된다. 도 1은 플라즈마를 사용한 금속 배선 식각 공정에 의해 유발되는 ESD로부터 반도체 소자를 보호하기 위한 다이오드를 구비한 반도체 소자를 개략적으로 나타낸 단면도이다. 도 2는 도 1의 ESD 보호 소자의 회로를 간략하게 나타낸 회로도이다. 금속 배선의 형성을 위한 플라즈마 식각 공정 중에 플라즈마 속의 전자가 금속 배선(50)과 절연층(60) 안에 형성된 비아(32)를 통하여 게이트 도전층(17)에 축적되어 ESD가 발생하면 게이트 절연막(15)을 파괴하거나 손상시킬 수 있다. 그러나 ESD에 의해 발생하는 전류를 ESD 보호 회로를 통해 흐르게 함으로써 반도체 소자가 보호될 수 있다. 도 1에서 P형인 반도체 기판(10)에 N형 불순물 영역(12)이 형성되어 있고 이는 NP 접합 다이오드를 구성한다. 전도성 플러그(34)를 통하여 금속 배선층(50)이 N형 불순물 영역(12)에 연결되어 있다. ESD에 의해 발생하는 전류가 금속 배선(50)으로부터 N형 불순물 영역(12)을 포함하는 NP 접합 다이오드를 통하여 흐르게 됨으로써 반도체 소자가 보호된다.
한편, 반도체 소자의 제조 공정 완료 후 패키지 단계에서도 ESD가 발생할 수 있다. 불량 셀에 연결된 퓨즈를 레이저 빔을 조사하여 커팅하고, 칩 내에 내장된 리던던시 셀(redundancy cell)과 대체시키기 위해 퓨즈부 영역의 폴리이미드층을 오픈하는데, 패키지 단계 중에 폴리이미드가 오픈된 영역에서 정전기가 발생할 수 있다. 도 3에 퓨즈부를 드러내는 퓨즈 개구부(25) 주변의 금속 배선 및 ESD 보호용 소자를 갖는 반도체 소자의 단면을 퓨즈부가 오픈된 영역에 발생하는 정전기의 축적과 함께 간략하게 도시하였다.
도 3을 참조하면, P형 반도체 기판(10)에 N형 불순물 영역(12)이 존재하며 이것은 ESD 보호용 접합 다이오드를 형성한다. N형 불순물 영역(12)에 제 1 금속 배선(40)과 제 2 금속 배선(50)이 전도성 플러그(34,36)를 통하여 연결되어 있다. 또한, 제 1 금속 배선(40)과 제 2 금속 배선(50)은 비아(42)를 통해 연결되어 있다. 따라서 제 1 금속 배선(40)과 제 2 금속 배선(50)에 발생한 정전기는 N형 불순물 영역(12)을 포함하는 ESD 보호용 접합 다이오드를 통하여 방전됨으로써 반도체 소자가 보호될 수 있다.
도 3에서 퓨즈부 영역의 폴리이미드층(80)을 오픈한 때부터 이후 패키지를 완료할 때까지 모든 공정 중 발생할 수 있는 정전기 전하가 폴리이미드층(80)과 패시베이션층(70)뿐 아니라 퓨즈(20) 위의 퓨즈 보호막(65) 위에도 축적되어 있다. 상기 ESD 보호용 접합 다이오드는 폴리이미드층(80), 패시베이션층(70)과 퓨즈(20) 위에 축적된 전하로부터 유발될 수 있는 ESD로부터 반도체 소자를 보호할 수 없다. 폴리이미드층(80)의 전하는 패시베이션층(70)에 의해 제 2 금속 배선(50)과 격리되어 제 2 금속 배선(50)과 연결된 상기 ESD 보호용 접합 다이오드를 통해 흐를 수 없고, 퓨즈(20)와 패시베이션층(70) 위의 전하도 방전될 통로가 없기 때문이다.
도 4a는 폴리이미드층이 오픈된 영역 중 ESD 현상에 의해 공격을 받은 퓨즈부의 평면 사진이다. 도 4a를 참조하면, 참조부호 "1"은 ESD에 의하여 패시베이션층이 터진 것이고, 참조부호 "2"는 퓨즈가 공격을 받아 손상된 것이다. 도 4b는 폴리이미드층이 오픈된 곳에 발생한 ESD로 인하여 금속 배선 부분이 손상을 입은 모습을 찍은 경사 단면사진이다. 도 4b의 참조부호 "3"은 ESD에 의하여 금속 배선 위의 패시베이션층의 곳곳이 융해된 것이다. 도 4a 및 도 4b는 퓨즈와 금속 배선 부분의 손상을 보여주고 있으나 게이트 절연막과 같이 반도체 소자의 하부 구조도 역시 ESD에 의해 손상된다.
상기와 같은 ESD로 인한 공격은 폴리이미드층 오픈 영역의 에지에서 자주 발생하며, 특히 절연층(패시베이션층)의 두께가 작아 전기장이 강하게 걸리는 곳에 집중적으로 발생한다. 도 5는 퓨즈부 위의 폴리이미드층이 오픈된 사진이다. 도 5에서 폴리이미드층이 사각형 모양으로 열려 있다. 이때 사각형 둘레의 폴리이미드층 에지(4)에 전하가 모이게 되고 패시베이션층의 두께가 작은 곳에 ESD로 인한 손상이 집중적으로 발생한다.
본 발명이 해결하고자 하는 기술적 과제는 폴리이미드층이 오픈 곳에 발생하는 ESD로부터 보호될 수 있는 구조를 갖는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 태양에 따른 반도체 소 자는 ESD 보호용 소자를 구비한 반도체 기판; 상기 반도체 기판 위의 제 1 절연층; 복수의 퓨즈와 상기 퓨즈 위의 퓨즈 보호막을 포함하는 상기 제 1 절연층 위의 퓨즈부; 상기 퓨즈부 위에 퓨즈 개구부를 갖는 제 2 절연층; 상기 제 1 절연층과 상기 제 2 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결되고 상기 퓨즈 개구부 주변에 배치된 상기 제 2 절연층 위의 금속 배선; 상기 퓨즈 개구부 주변의 상기 금속 배선의 일부분을 제외한 상기 금속 배선의 실질적인 전면 위의 패시베이션층; 및 상기 퓨즈 개구부 아래의 상기 퓨즈부와 상기 금속 배선의 일부분 및 상기 패시베이션층 위의 폴리이미드층을 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 태양에 따른 반도체 소자는 ESD 보호용 소자를 구비한 반도체 기판; 상기 반도체 기판 위의 제 1 절연층; 복수의 퓨즈와 상기 퓨즈 위의 퓨즈 보호막을 포함하는 상기 제 1 절연층 위의 퓨즈부; 상기 퓨즈부 위에 퓨즈 개구부를 갖는 제 2 절연층; 상기 제 1 절연층과 상기 제 2 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결되고 상기 퓨즈 개구부 주변에 배치된 상기 제 2 절연층 위의 더미 금속 패턴; 상기 퓨즈 개구부 주변의 상기 더미 금속 패턴의 일부분을 제외한 상기 더미 금속 패턴의 실질적인 전면 위의 패시베이션층; 및 상기 퓨즈 개구부 아래의 상기 퓨즈부와 상기 더미 금속 패턴의 일부분 및 상기 패시베이션층 위의 폴리이미드층을 포함한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 태양에 따른 반도체 소자는 ESD 보호용 소자를 구비한 반도체 기판; 상기 반도체 기판 위의 제 1 절 연층; 상기 제 1 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결된 더미 퓨즈를 포함하는 복수의 퓨즈와 상기 더미 퓨즈 위에 개구부를 갖는 퓨즈 보호막을 포함하는 상기 제 1 절연층 위의 퓨즈부; 상기 퓨즈부 위에 퓨즈 개구부를 갖는 제 2 절연층; 상기 제 2 절연층 위의 패시베이션층; 및 상기 퓨즈 개구부 아래의 상기 퓨즈부와 상기 패시베이션층 위의 폴리이미드층을 포함한다.
본 발명의 상기 ESD 보호용 소자는 다이오드 또는 트랜지스터로 구성될 수 있다.
본 발명의 반도체 소자는 상기 금속 배선층 아래에 하나 이상의 금속 배선층을 더 포함할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 본 발명의 실시예에서는 ESD 보호 회로의 구성으로서 반도체 기판 안에 형성된 접합 다이오드를 예로 들어 설명하고 있으나, 반도체 소자 내의 트랜지스터를 사용할 수도 있다.
도 6은 본 발명의 바람직한 일 실시예에 따른 반도체 소자의 단면도이며, 퓨즈 개구부(200) 주변의 폴리이미드층(180)을 오픈한 상태를 개략적으로 나타낸다. 반도체 소자의 하부 구조인 트랜지스터 부분은 생략하고 도시하였다.
도 6을 참조하면, 퓨즈 개구부(200) 아래 퓨즈(120)가 드러나 있다. 퓨즈 (120)위에는 퓨즈 보호막(165)이 존재한다. 퓨즈(120)는 폴리실리콘 또는 금속(Al, W 등)으로 형성될 수 있다. 도 3에서 본 바와 같이 P형 반도체 기판(110)에 복수개의 N형 불순물 영역(112)이 존재하며 이것은 ESD 보호용 접합 다이오드를 형성한다. 서로 다른 N형 불순물 영역(112)에 제 1 금속 배선(140)과 제 2 금속 배선(150)이 제 1 전도성 플러그(132)와 제 2 전도성 플러그(134)를 통하여 연결되어 있다. 또한, 제 1 금속 배선(140)과 제 2 금속 배선(150)은 비아(142)를 통해 연결되어 있다. 제 1 금속 배선(140)과 제 2 금속 배선(150)은 텅스텐, 알루미늄 또는 구리를 포함하여 형성될 수 있다. 반도체 기판(110), 퓨즈(120), 제 1 금속 배선(140) 및 제 2 금속 배선(150) 사이에는 절연층(160)이 존재한다.
제 2 금속 배선(150) 위에는 제 2 금속 배선(150)을 보호하기 위한 패시베이션층(170)이 존재한다. 패시베이션층(170)은 실리콘 나이트라이드로 형성될 수 있다. 패시베이션층(170)은 제 2 금속 배선(150)의 일부를 노출시키고 있다. 반도체 소자를 보호하기 위한 폴리이미드층(180)이 패시베이션층(170) 위와 제 2 금속 배선(150)의 노출된 일부 위에 덮여있다. 폴리이미드층(180)은 감광성 폴리이미드층으로 형성하는 것이 바람직하다.
도 6에서 폴리이미드층(180)은 퓨즈 개구부(200) 주변에서 오픈된 상태이다. 앞에서 설명한 바와 같이 퓨즈 개구부(200) 주변의 폴리이미드층(180) 에지에 전하(주로 전자)가 쌓일 수 있다. 이 전하가 폴리이미드층(180)이 오픈된 곳에서 패시베이션층(170)의 두께가 얇은 부분에 전압을 높게 형성한다. 따라서 폴리이미드층(180)의 에지에서 ESD 결함이 일어날 가능성을 크게 한다.
본 발명에 따른 실시예에서는 폴리이미드층(180)의 에지를 제 2 금속 배선(150)과 직접 닿게 한다. 폴리이미드층(180)에 쌓이는 전하는 폴리이미드층(180)과 제 2 금속 배선층(150)의 접촉에 의하여 제 2 금속 배선층(150)에 연결된 ESD 보호용 접합 다이오드를 통하여 흐름으로써 ESD 결함이 방지될 수 있다. 또한, ESD에 의한 전류는 제 2 금속 배선(150), 비아(142), 제 1 금속 배선(140), 제 1 전도성 플러그(132)를 경유하는 다이오드(112)를 통해 흐를 수 있다. 따라서 본 발명의 실시예에 따르면 플라즈마 식각 공정에서 발생할 수 있는 ESD로부터 반도체 소자를 보호하기 위해 구비된 ESD 보호용 접합 다이오드를 이용하여, 폴리이미드층(180)을 오픈하는 공정 이후부터 패키지 완료 공정까지 발생할 수 있는 ESD로 인한 결함을 막을 수 있다.
본 발명에 따른 다른 실시예에 의하면, 퓨즈부 주변에 금속 배선이 배치되어 있지 않아 폴리이미드층이 금속 배선에 접촉할 수 없는 경우에는 더미 금속 패턴을 배치할 수 있다. 이 경우 도 6의 제 2 금속 배선(150)은 더미 금속 패턴이 된다. 상기 더미 금속 패턴이 ESD 보호용 접합 다이오드에 연결되므로 폴리이미드층(180)에 축적된 전하로 인하여 발생할 수 있는 ESD로부터 반도체 소자를 보호할 수 있다.
본 발명에 따른 또 다른 실시예에 의하면, 퓨즈부에 더미 퓨즈를 배치하여 ESD로부터 반도체 소자를 보호하는 것을 도울 수 있다. 도 7은 퓨즈 개구부(200)의 평면도이다. 퓨즈 개구부(200)를 통해 보이는 바와 같이 퓨즈부 안에 다른 퓨즈들(120)과 함께 더미 퓨즈(122)가 배치되어 있다. 퓨즈 개구부(200)에서 실제 퓨즈 (120) 위에는 퓨즈 보호층(165)이 있으나 더미 퓨즈(122) 위에는 개구부를 형성하여 퓨즈 보호층(165)이 제거되어 있다.
도 8은 더미 퓨즈(122)를 사용한 경우 퓨즈 개구부(200) 주변의 폴리이미드층(180)을 오픈한 상태의 단면도이다. 도 8은 더미 퓨즈(122) 위에 보호막(165)이 없고, 더미 퓨즈(122)가 제 3 전도성 플러그(136)를 통하여 N형 불순물 영역(112)에 연결되어 있는 점을 제외하고 도 6과 동일하다. 따라서 폴리이미드층(180)에 쌓인 전하로 인한 ESD가 제 2 금속 배선(150)을 따라 ESD 보호용 다이오드를 통해 일어남으로써 반도체 소자가 보호될 수 있을 뿐 아니라, 퓨즈 보호층(165)에 쌓인 전하로 인한 ESD 결함이 더미 퓨즈(122)를 통하여 연결된 ESD 보호용 접합 다이오드에 의해 방지될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제 2 금속 배선(150) 위에 형성된 패시베이션층(170)을 퓨즈 개구부(200) 주위에서 제 2 금속 배선(150)의 일부가 노출되도록 식각한 후 폴리이미드층(180)을 형성하여 제 2 금속 배선(150)의 노출된 일부 위에 폴리이미드층(180)을 직접 접촉하게 할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 그 변형이나 개량이 가능하다.
본 발명에 따른 반도체 소자에 따르면 폴리이미드층의 오픈 영역에서 폴리이미드층을 금속 배선 또는 더미 금속 패턴에 직접 접촉하도록 함으로써 상기 금속 배선 또는 더미 금속 패턴에 연결된 ESD 보호 회로를 통하여 폴리이미드층이 오픈된 곳에 발생할 수 있는 ESD로부터 반도체 소자를 보호할 수 있다.
더불어, 플라즈마 식각에 의해 발생하는 ESD결함을 방지할 수 있는 기존의 회로를 이용함으로써 추가적인 레이아웃의 변경 없이 폴리이미드층이 오픈된 곳에 발생할 수 있는 ESD로부터 반도체 소자를 보호할 수 있다.
또한, ESD 보호 회로에 연결된 더미 퓨즈를 사용함으로써 폴리이미드층이 오픈된 곳에 발생할 수 있는 ESD로부터 반도체 소자를 보호하는 것을 도울 수 있다.
Claims (17)
- ESD 보호용 소자를 구비한 반도체 기판;상기 반도체 기판 위의 제 1 절연층;복수의 퓨즈와 상기 퓨즈 위의 퓨즈 보호막을 포함하고 상기 제 1 절연층 위에 있는 퓨즈부;퓨즈 개구부를 갖고 상기 퓨즈부 위에 있는 제 2 절연층;상기 제 1 절연층과 상기 제 2 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결되며 상기 퓨즈 개구부 주변에 배치되고 상기 제 2 절연층 위의 있는 금속 배선;상기 퓨즈 개구부 주변의 상기 금속 배선의 일부분을 제외한 상기 금속 배선의 실질적인 전면 위의 패시베이션층; 및상기 퓨즈 개구부 아래의 상기 퓨즈부, 상기 금속 배선의 일부분 및 상기 패시베이션층 위의 폴리이미드층을 포함하는 반도체 소자.
- 제 1항에 있어서, 상기 ESD 보호용 소자는 다이오드 또는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 퓨즈부의 퓨즈는 폴리실리콘 또는 금속인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 금속 배선은 텅스텐, 알루미늄, 또는 구리 등을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 금속 배선 아래에 하나 이상의 금속 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 패시베이션층은 실리콘 나이트라이드를 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 폴리이미드층은 감광성 폴리이미드층인 것을 특징으로 하는 반도체 소자.
- ESD 보호용 소자를 구비한 반도체 기판;상기 반도체 기판 위의 제 1 절연층;복수의 퓨즈와 상기 퓨즈 위의 퓨즈 보호막을 포함하고 상기 제 1 절연층 위에 있는 퓨즈부;퓨즈 개구부를 갖고 상기 퓨즈부 위에 있는 제 2 절연층;상기 제 1 절연층과 상기 제 2 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결되며 상기 퓨즈 개구부 주변에 배치되고 상기 제 2 절 연층 위에 있는 더미 금속 패턴;상기 퓨즈 개구부 주변의 상기 더미 금속 패턴의 일부분을 제외한 상기 더미 금속 패턴의 실질적인 전면 위의 패시베이션층; 및상기 퓨즈 개구부 아래의 상기 퓨즈부, 상기 더미 금속 패턴의 일부분 및 상기 패시베이션층 위의 폴리이미드층을 포함하는 반도체 소자.
- 제 8항에 있어서, 상기 ESD 보호용 소자는 다이오드 또는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 8항에 있어서, 상기 퓨즈부의 퓨즈는 폴리실리콘 또는 금속인 것을 특징으로 하는 반도체 소자.
- 제 8항에 있어서, 상기 더미 금속 패턴은 텅스텐, 알루미늄, 또는 구리 등을 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 8항에 있어서, 상기 패시베이션층은 실리콘 나이트라이드를 포함하여 구성된 것을 특징으로 하는 반도체 소자.
- 제 8항에 있어서, 상기 폴리이미드층은 감광성 폴리이미드층인 것을 특징으로 하는 반도체 소자.
- ESD 보호용 소자를 구비한 반도체 기판;상기 반도체 기판 위의 제 1 절연층;상기 제 1 절연층을 관통하는 전도성 플러그를 통하여 상기 ESD 보호용 소자에 연결된 더미 퓨즈를 포함하는 복수의 퓨즈와 상기 더미 퓨즈 위에 개구부를 갖는 퓨즈 보호막을 포함하고 상기 제 1 절연층 위에 있는 퓨즈부;상기 퓨즈부 위에 퓨즈 개구부를 갖는 제 2 절연층;상기 제 2 절연층 위의 패시베이션층; 및상기 퓨즈 개구부 아래의 상기 퓨즈부와 상기 패시베이션층 위의 폴리이미드층을 포함하는 반도체 소자.
- 제 14항에 있어서, 상기 ESD 보호용 소자는 다이오드 또는 트랜지스터로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 14항에 있어서, 상기 퓨즈부의 퓨즈는 폴리실리콘 또는 금속으로 형성된 것을 특징으로 하는 반도체 소자.
- 제 14항에 있어서, 상기 폴리이미드층은 감광성 폴리이미드층인 것을 특징으로 하는 반도체 소자.
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