KR20050035687A - 정전기 방전 보호소자 및 그의 제조하는 방법 - Google Patents

정전기 방전 보호소자 및 그의 제조하는 방법 Download PDF

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KR20050035687A
KR20050035687A KR1020030071405A KR20030071405A KR20050035687A KR 20050035687 A KR20050035687 A KR 20050035687A KR 1020030071405 A KR1020030071405 A KR 1020030071405A KR 20030071405 A KR20030071405 A KR 20030071405A KR 20050035687 A KR20050035687 A KR 20050035687A
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한태형
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses

Abstract

드레인(Drain)영역의 콘택영역이 한 개의 콘택 플러그로 연결되어 저항 및 열 발산을 극대화시킨 ESD 보호소자 및 그의 제조방법에 관한 것이다. 액티브 영역을 가진 기판과 상기 액티브 영역 상에 형성된 게이트 전극과 상기 게이트 전극의 일측의 상기 액티브 영역에 형성된 제1 불순물영역과 상기 제1 불순물영역에 대향되는 상기 액티브 영역에 형성된 제2 불순물영역과 상기 제1 불순물 영역과 외부 접속용 패드를 전기적으로 연결하고 콘택 저항을 줄이기 위하여 상기 제1 불순물영역의 콘택 영역이 한 개의 콘택 플러그를 구비하는 것이 특징이다. 이로써, 정전기의 순간적 방전에 의하여 발생하는 콘택 플러그 멜팅(Melting) 불량 및 스파이킹 현상을 방지하며, 게이트 전극과 드레인 콘택 플러그까지의 거리에 대한 레이아웃 마진을 확보할 수 있다.

Description

정전기 방전 보호소자 및 그의 제조하는 방법{ELECTOR STATIC DISCHARGE PROTECTION DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자에서 정전기 방전(Electro Static Discharge: ESD, 이하에서는 ESD라고 명명함) 보호소자 및 그의 제조방법에 관한 것으로, 보다 구체적으로 드레인(Drain)영역의 콘택 영역이 한 개의 콘택 플러그로 연결되어 열 발산을 극대화시킨 ESD 보호소자 및 그의 제조방법에 관한 것이다.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다.
따라서, 반도체 소자의 주변 영역에는 정전기로부터 반도체 소자를 보호하기 위하여, ESD 보호소자가 구비되어야 한다.
그리고, ESD 등급에 대하여 제조업자들 사이에 균일성을 제공하고 산업 표준들을 설정하기 위하여 ESD 모델들이 있다. ESD 모델들은 CDM(Charged Device Model), HBM(Human Body Model), MM(Machine Model)등이 있다.
CDM 모델은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델이다.
이하, 반도체 칩 내에 내장된 종래의 ESD 보호소자에 대하여 도 1을 통하여 설명하도록 한다.
도 1은 ESD 보호 회로를 나타낸 회로도이다.
도 1를 참조하면, 신호를 입력하는 외부 접속용 패드(1)와, 상기 외부 접속용 패드(1)를 통해 수신된 신호를 완충하여 내부 회로(3)로 전송하는 입력 버퍼부(2)와, 상기 외부 접속용 패드(1)와 상기 입력 버퍼부(2) 사이에 접속된 ESD 보호 회로부(4)가 구성되어 있다.
상기 ESD 보호 회로부(4)는 외부 접속용 패드(1)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 연결되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀업 트랜지스터(P1)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 직렬로 연결된 제 1 풀다운 트랜지스터(N1)와 저항(R1)으로 구성된다. 이때, 상기 제 1 풀다운 트랜지스터(N1)의 게이트는 상기 저항(R1)의 일측 단자에 접속된다. 또한, 상기 노드(Nd1)와 상기 입력 버퍼부(2)에 연결된 노드(Nd2) 사이에 접속된 저항(R2)과 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 제 2 풀다운 트랜지스터(N2)로 구성되어 있다.
여기서, 상기 풀업 트랜지스터(P1)는 PMOS 트랜지스터이고, 상기 제 1 및 제 2 풀다운 트랜지스터(N1)(N2)는 NMOS 트랜지스터이다.
상기 외부 접속용 패드(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(4)의 풀업 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 풀업 트랜지스터(P1)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(2)로 유입되기 전에 저항(R2)에 의해 차단된다.
또한, 상기 외부 접속용 패드(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀다운 트랜지스터(N1)가 턴온되어 저항(R1)을 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
다음에, 상기 정전기 보호 회로부(4)의 풀다운 트랜지스터(N1)가 턴온되어 입력된 정전기가 방전되는 과정과 상기 정전기 방전 과정가운데 발생하는 문제점을 도출하고자 한다.
도 2는 종래의 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 연결을 위한 배선 구조를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(10) 상에 P 웰(20)과 소자분리영역(30)이 형성되어 있으며 상기 소자분리영역(30)에 의하여 형성된 액티브 영역 상에 게이트전극(40)이 형성된다. 그리고 이온 주입 공정에 의해 제1 및 제2 N+ 영역(50 및 60)이 서로 이격되게 형성된다. 여기서, 상기 제1 N+ 영역은 드레인 영역으로 정의하며, 상기 제2 N+ 영역은 소오스 영역으로 정의한다. 그리고 상기 게이트 전극(40)의 측면에 게이트 스페이서(70)을 형성된다.
상기 결과물 상에 제1 절연층(80)이 형성된 후, 상기 드레인 영역과 접속되는 다수 개의 드레인 콘택 플러그들(90)과 상기 소오스 영역과 접속되는 다수 개의 소오스 콘택 플러그들(100)이 상기 제1 절연층(80)에 형성된다.
상기 드레인 콘택 플러그들(90)과 소오스 콘택 플러그들(100)은 각각 다수 개로 형성되어 있으며, 상기 게이트 전극(40)에서 드레인 콘택 플러그들(90)까지의 거리 A 가 상기 소오스 콘택 플러그들(100) 까지의 거리 B 보다 더 떨어져 형성되어 있다.
그리고, 상기 드레인 콘택 플러그들(90) 상에 드레인 금속층 패턴(110)과 상기 소오스 콘택 플러그들(100) 상에 소오스 금속층 패턴(120)을 형성된다. 상기 금속층 패턴(110, 120) 상에 제2 절연층(130)을 형성한 후, 상기 제2 절연층(130)에 외부 접속용 패드(140)가 형성된다.
이로써, 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적 접속을 위한 배선 구조가 구체적으로 형성된다.
도 3는 종래의 풀다운 트랜지스터(N1)인 NMOS 트랜지스터의 레이아웃를 나타낸 도면이다.
도 3를 참조하면, 액티브 영역(200) 위에 게이트 전극(210)이 형성되어 있고, 상기 게이트 전극(210)의 좌우 측에 드레인 콘택 플러그들(220)과 소오스 콘택 플러그들(230)이 각각 형성되어 있다.
상기 드레인 콘택 플러그들(220)과 소오스 콘택 플러그들(230)의 구조는 2개 이상이며, 모양이 사각형으로 레이아웃 된 콘택 플러그들이며 상기 게이트 전극(210)에서 드레인 콘택 플러그들(220)까지의 거리 A 가 상기 소오스 콘택 플러그들(220)까지의 거리 B 보다 더 떨어져 형성되어 있다.
상기 도 2와 3에서 보여주고 있듯이 상기 게이트 전극에서 드레인 콘택 플러그들까지의 거리 A 가 상기 소오스 콘택 플러그들까지의 거리 B 보다 더 떨어져 형성된 이유는 다음과 같다.
즉, 풀다운 트랜지스터(N1)가 턴온되어 입력된 정전기가 방전되는 과정에서 최대 히팅 지점은 드레인 정션 에지(Drain Junction Edge)에서 생긴다. 그래서, 상기 게이트 전극에서 상기 드레인 콘택 플러그까지의 거리 A 를 상기 소오스 콘택 플러그들까지의 거리 B 보다 더 떨어뜨린다. 그러므로 상기 거리 A는 ESD 보호 소자의 디자인 시에 중요한 레이아웃(Layout) 파라메터가 된다.
상기 레이아웃 파라미터를 조절하여 드레인 콘택 플러그들을 드레인 정션 에지에서 발생하는 열에서 보호하고 있으나 다수 개로 형성 콘택 플러그들을 각각으로 고려할 때 각각의 자체 저항이 크므로 열 방출 능력이 떨어지는 단점을 가지고 있다. 그러므로 상기 드레인 정션 에지에서 순간적인 정전기 방전 때문에 발생되는 열을 방출 못하여 드레인 정션 에지 부위와 가까운 특정 부위의 콘택 플러그들에서 콘택 플러그 멜팅(Melting) 불량 및 콘택 영역의 실리콘 기판이 파괴되는 스파이킹 현상을 유발하여 정전기 방전 특성을 저하시킨다.
따라서 본 발명의 목적은 새로운 ESD 보호소자를 제공하는 것이다.
본 발명의 다른 목적은 새로운 ESD 보호소자 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은 액티브 영역을 가진 기판과 상기 액티브 영역 상에 형성된 게이트 전극과 상기 게이트 전극의 일측의 상기 액티브 영역에 형성된 제1 불순물영역과 상기 제1 불순물영역에 대향되는 상기 액티브 영역에 형성된 제2 불순물영역과 상기 제1 불순물 영역과 외부 접속용 패드를 전기적으로 연결하고 콘택 저항을 줄이기 위하여 상기 제1 불순물영역의 콘택 영역이 한 개의 콘택 플러그를 구비하는 것을 특징으로 하는 반도체 장치의 ESD 보호소자를 제공하는 것이다.
상기 다른 목적을 달성하기 위한 본 발명은 기판에 액티브 영역을 형성하는 단계와 상기 액티브 영역 상에 게이트 전극을 형성하는 단계와 상기 게이트 전극의 일측의 상기 액티브 영역에 제1 불순물영역을 형성하는 단계와 상기 제1 불순물영역에 대향되는 상기 액티브 영역에 제2 불순물영역을 형성하는 단계와 상기 제1 불순물 영역과 외부 접속용 패드를 전기적으로 연결하고 콘택 저항을 줄이기 위하여 상기 제1 불순물영역의 콘택 영역에 한 개의 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 ESD 보호소자 제조방법을 제공하는 것이다.
이하, 본 발명의 바람직한 실시예를 첨부하는 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 연결을 위한 배선 구조를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 기판(300) 상에 P 웰(310)과 소자분리영역(320)이 형성되어 있으며 상기 소자분리영역(320)에 의하여 형성된 액티브 영역 상에 게이트 전극(330)이 형성된다. 이온 주입 공정에 의해 제1 및 제2 N+ 영역(340 및 350)이 서로 이격되게 형성된다. 여기서, 상기 제1 N+ 영역은 드레인 영역으로 정의하며, 상기 제2 N+ 영역은 소오스 영역으로 정의한다. 그리고 게이트 전극의 측면에 절연막을 이용하여 게이트 스페이서(360)을 형성된다. 상기 게이트 스페이서(360)를 이용하여 이온주입을 실시할 수도 있다.
상기의 게이트 전극(330) 상에 제1 절연층(370)을 증착하고, 상기 제1 절연층(370)에 상기 드레인 영역의 콘택 영역에 접속되는 한 개의 드레인 콘택 플러그(380)가 형성되고, 상기 소오스 영역의 콘택 영역에 접속되는 다수 개의 소오스 콘택 플러그들(390)이 형성된다.
상기 드레인 콘택 플러그(380)은 CD(critical dimension), 즉 X 가 1㎛ 이상의 한 개이며, 소오스 콘택 플러그들(390)은 다수 개로 형성되어 있다. 상기 게이트 전극(330)에서 드레인 콘택 플러그(380)까지의 거리 C 와 상기 소오스 콘택 플러그들(390) 까지의 거리 D 는 동일한 거리에 형성되어 있다. 상기 거리 C가 상기 게이트 전극에 종래보다 가까워 질 수 있는 것은 상기 드레인 콘택 플러그를 종래에는 다수 개로 형성된 것을 한 개로 형성시킴으로 저항이 커지고 열 발산이 잘 되기 때문이다. 그러므로 레이아웃 마진을 확보할 수 있게 되었다.
상기 드레인 콘택 플러그(380) 상에 금속층 패턴(400)과 상기 소오스 콘택 플러그들(390) 상에 금속층 패턴(410)이 형성된다. 특히 상기 드레인 콘택 플러그(380) 상에 형성되는 상기 금속층 패턴(400)은 바람직하게 상기 드레인 콘택 플러그(380) 상에 동일한 사이즈로 패턴화되어 적층될 수 있다.
상기 금속층 패턴(400, 410) 상에 제2 절연층(420)을 형성한 후, 상기 제2 절연층(420)에 외부 접속용 패드(430)가 형성된다. 상기 제2 절연층은 ESD 보호소자의 보호막의 역할을 한다.
미 도시하였지만, 상기 제2 절연층을 형성한 후, 다층 배선을 요구하는 ESD 보호소자의 경우, 상기 제2 절연층에 외부 접속용 패드(430)가 형성되는 것이 아니고 상기 금속층 패턴에 전기적인 접속을 하는 비아(VIA), 즉 새로운 콘택 플러그(미도시)가 형성될 수도 있다. 이때 적어도 드레인 콘택 플러그(380)와 금속층 패턴(400) 상에 형성되는 상기 비아(VIA)는 상기 드레인 콘택 플러그와 동일하게 한 개의 콘택 플러그로 형성하여 적층 된다. 또한, 상기 비아(VIA) 상에 금속층 패턴(미도시)이 형성된다. 이렇게 반복하여 다층 배선을 형성된다.
이로써, 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적 접속을 위한 배선 구조가 구체적으로 형성된다.
도 5는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터의 레이아웃를 나타낸 도면이다.
도 5를 참조하면, 액티브 영역(400) 위에 게이트 전극(410)이 형성되어 있고, 상기 게이트 전극(410)의 좌우 측에 한 개의 드레인 콘택 플러그(420)와 다수 개의 소오스 콘택 플러그들(430)이 각각 형성되어 있다.
상기 드레인 콘택 플러그(420)는 한 개로 큰 사각형으로 면적이 1㎛*1㎛ 이상으로 레이아웃 되었으며 소오스 콘택 플러그들(430)는 2개 이상으로 적은 사각형으로 레이아웃 되어 있다. 상기 게이트 전극(410)에서 드레인 콘택 플러그(420)까지의 거리 C 가 상기 소오스 콘택 플러그들(430)까지의 거리 D 는 동일한 거리에 형성되어 있다.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 접속을 위한 배선 구조의 제조 방법을 설명하기 위한 공정 순서도이다.
도 6a를 참조하면, 반도체 기판(500) 상에 이온 주입에 의하여 P 웰(510)을 형성한 후 소자분리영역(520)을 형성하여 액티브 영역을 한정한다.
다음에, 도 6b를 참조하면, 상기 액티브 영역 상에 게이트 질화막(미도시)과 게이트 도전막(미도시)을 증착한 후에 사진 식각 공정을 이용하여 게이트 전극(530)이 형성된다.
다음에, 도 6c를 참조하면, 상기 게이트 전극(530)의 양쪽, 액티브 영역에 이온 주입 공정에 의해 제1 및 제2 N+ 영역(540 및 550)이 서로 이격되게 형성된다. 여기서, 상기 제1 N+ 영역(540)은 드레인 영역으로 정의하며, 상기 제2 N+ 영역(550)은 소오스 영역으로 정의한다. 이후에 게이트 전극의 양측 벽에 절연막을 이용하여 게이트 스페이서(560)을 형성한다.
다음에, 도 6d를 참조하면, 상기 결과물 상에 제1 절연층(570)을 증착한다. 상기 제1 절연층(570)에 상기 드레인 영역과 접속되는 한 개의 드레인 콘택 개구부(미도시)과 상기 소오스 영역과 접속되는 다수 개의 소오스 콘택 개구부(미도시)을 사진 식각 공정을 이용하여 형성하고, 도전층을 증착한 후, 평탄화 공정을 통하여 한 개의 드레인 콘택 플러그(580)와 다수 개의 소오스 콘택 플러그(590)가 형성한다.
여기서 상기 드레인 콘택 개구부(미도시)를 형성하기 위한 사진 식각 공정 시에 상기 드레인 콘택 플러그의 면적이 1㎛*1㎛ 이상으로 레이아웃 되어 제조된 마스크를 사용한다.
여기서, 상기 게이트 전극(530)에서 드레인 콘택 플러그(580)까지의 거리 D 와 상기 소오스 콘택 플러그들(590) 까지의 거리 F 는 동일하다.
다음에, 도 6e를 참조하면, 상기 결과물 상에 금속층(미도시)을 증착한 후 상기 드레인 콘택 플러그(580) 상에 드레인 금속층 패턴(600)과 소오스 콘택 플러그들(590) 상에 소오스 금속층 패턴(610)을 각각 형성된다.
다음에 도 6f를 참조하면, 상기 결과물 상에 제2 절연층(620)을 형성한 후, 상기 제2 절연층(620)에 사진 식각 공정을 이용하여 외부 접속용 패드(630)가 형성된다. 상기 제2 절연층(620)은 ESD 보호소자의 보호막의 역할을 한다.
미 도시하였지만, 상기 제2 절연층(620)을 형성한 후, 다층 배선을 요구하는 ESD 보호소자의 경우, 상기 제2 절연층(620)에 외부 접속용 패드(630)가 형성되는 것이 아니고 비아(VIA), 즉 새로운 콘택 플러그(미도시)가 형성될 수도 있다. 이때 적어도 드레인 콘택 플러스(580)와 금속층 패턴(600) 상에 형성되는 비아(VIA)의 경우 상기 드레인 콘택 플러그(580)와 동일한 사이즈로 적층되어 형성된다. 또한 상기 비아(VIA) 상에 금속층 패턴(미도시)이 형성된다. 이렇게 반복하여 다층 배선을 형성한다.
이로써, 본 발명의 실시예에 따른 ESD 보호소자는 드레인 영역의 콘택 영역에 한 개의 콘택 플러그를 형성함으로 저항 및 열 발산 능력을 크게 하여 정전기의 순간적 방전에 의하여 발생하는 콘택 플러그 멜팅(Melting) 불량 및 스파이킹 현상을 방지하며, 게이트 전극과 드레인 콘택 플러그까지의 거리에 대한 레이아웃 마진을 확보할 수 있다.
본 발명의 실시예에 따른 ESD 보호소자는 드레인 영역의 콘택 영역에 한 개의 콘택 플러그를 형성함으로 저항 및 열 발산 능력을 크게 하여 정전기의 순간적 방전에 의하여 발생하는 콘택 플러그 멜팅(Melting) 불량 및 스파이킹 현상을 방지하며, 게이트 전극과 드레인 콘택 플러그까지의 거리에 대한 레이아웃 마진을 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 ESD 보호 회로를 나타낸 회로도이다.
도 2는 종래의 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 연결을 위한 배선 구조를 설명하기 위한 단면도이다.
도 3는 종래의 풀다운 트랜지스터(N1)인 NMOS 트랜지스터의 레이아웃를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 연결을 위한 배선 구조를 설명하기 위한 단면도이다..
도 5는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터의 레이아웃를 나타낸 도면이다.
도 6a 내지 도 6f는 본 발명의 실시예에 따른 풀다운 트랜지스터(N1)인 NMOS 트랜지스터와 전기적인 접속을 위한 배선구조의 제조 방법을 설명하기 위한 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 외부 접속용 패드 2 : 입력 버퍼부
3 : 내부 회로 4 : ESD 보호 회로부
10, 300, 500 : 반도체 기판 20,310, 510 ; P 웰
30, 320, 520 : 소자분리영역 40, 210, 330, 410, 530 : 게이트 전극
50, 340, 540 : 제1 N+ 영역 60, 350, 550 : 제2 N+ 영역
70, 360, 560 : 게이트 스페이서 80, 370, 570 : 제1 절연막
90, 220, 380, 420, 580 : 드레인 콘택 플러그들 & 드레인 콘택 플러그
100, 230, 390, 430, 590 : 소오스 콘택 플러그들
110, 400, 600 : 드레인 금속층 패턴
120, 410, 610 : 소오스 금속층 패턴
130, 420, 620 : 제2 절연막 140, 430, 630 : 외부 접속용 패드
200, 400 : 액티브 영역

Claims (8)

  1. 액티브 영역을 가진 기판;
    상기 액티브 영역 상에 형성된 게이트 전극;
    상기 게이트 전극의 일측의 상기 액티브 영역에 형성된 제1 불순물영역;
    상기 제1 불순물영역에 대향되는 상기 액티브 영역에 형성된 제2 불순물영역;
    상기 제1 불순물 영역과 외부 접속용 패드를 전기적으로 연결하고 콘택 저항을 줄이기 위하여 상기 제1 불순물영역과 접촉하는 영역이 한 개의 콘택 플러그를 구비하는 것을 특징으로 하는 반도체 장치의 ESD 보호소자.
  2. 제1항에 있어서, 상기 한 개의 콘택 플러그는
    적어도 한 개 이상의 콘택 플러그 및 금속층 배선의 적층 구조로 된 것을 특징으로 하는 반도체 장치의 ESD 보호소자.
  3. 제 1항에 있어서, 상기 한 개의 콘택 플러그는 CD(critical dimension)가 1㎛ 이상인 것을 특징으로 ESD 보호소자.
  4. 제 1항에 있어서, 상기 제1 불순물영역은 드레인 영역인 것을 특징으로 하는 ESD 보호소자.
  5. 기판에 액티브 영역을 형성하는 단계;
    상기 액티브 영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 일측의 상기 액티브 영역에 제1 불순물영역을 형성하는 단계;
    상기 제1 불순물영역에 대향되는 상기 액티브 영역에 제2 불순물영역을 형성하는 단계;
    상기 제1 불순물 영역과 외부 접속용 패드를 전기적으로 연결하고 콘택 저항을 줄이기 위하여 상기 제1 불순물영역의 콘택 영역에 한 개의 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 ESD 보호소자 제조방법.
  6. 제5항에 있어서, 상기 한 개의 콘택 플러그를 형성하는 단계는
    적어도 한 개 이상의 콘택 플러그 및 금속층 배선를 형성하는 단계로 된 것을 특징으로 하는 반도체 장치의 ESD 보호소자 제조방법.
  7. 제5항에 있어서, 상기 한 개의 콘택 플러그를 형성하는 단계는 상기 한 개의 콘택 플러그의 면적이 1㎛*1㎛ 이상으로 레이아웃 되어 제조된 마스크를 이용하는 것을 특징으로 하는 ESD 보호소자.
  8. 제5항에 있어서, 제1 불순물영역 및 제2 불순물영역을 형성하는 단계는 이온주입공정을 사용하여 수행되는 것을 특징으로 하는 ESD 보호소자 제조방법.
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