KR101214517B1 - 반도체장치 - Google Patents

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Abstract

반도체장치의 용장(冗長)용 휴즈의 절단면에서 발생하는 ESD서지를 방지하고, 내부회로의 트랜지스터를 보호하는 것을 목적으로 한다. 반도체 기판(1)과, 반도체 기판(1) 표면에 형성된 필드 절연막(2)과, 필드 절연막(2) 위에 형성된 휴즈(4)와, 휴즈(4)를 피복하는 절연막(5)과, 절연막(5)을 피복함과 동시에 휴즈(4)의 위쪽에 있어서 개구부(10)가 형성된 절연막(8)과, 개구부(10)내에서 노출하도록 절연막(5) 위에 형성되고, 기판전위 또는 전원전위 중 어느 것에 접속된 도전막(7)을 구비하는 것을 특징으로 하는 반도체장치.
반도체 기판, 필드 절연막, 휴즈, 절연막, 도전막

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 제 1실시예에 관한 반도체장치의 용장용 휴즈 부근의 평면도,
도 2는 도 1의 II-II에 있어서의 단면도,
도 3은 변형예에 관한 반도체장치의 용장용 휴즈 부근의 평면도,
도 4는 제 2실시예에 관한 반도체장치의 용장용 휴즈 부근의 평면도,
도 5는 도 4의 V-V에 있어서의 평면도이다.
※도면의 주요부분에 대한 부호의 설명※
1: 반도체 기판 2: 필드 절연막
3: P+확산층 4: 휴즈
5,8: 절연막 6: 개구부
7: 도전막 9: 보호막
10: 개구부 20: 내부회로의 트랜지스터
71,72: 도전막 100: 반도체장치
본 발명은, 반도체장치, 특히, 반도체장치의 전기적인 문제를 수정하기 위한 휴즈를 구비한 반도체장치에 관한 것이다.
메모리 등의 반도체장치(LSI)의 제조공정에 있어서 발생하는 전기적인 문제는 제조공정 중에 발견하는 경우가 어려우며, 제조공정 후에 실시되는 전기시험 공정에 있어서 명확해진다. 이 때문에, LSI에는 상기한 문제를 수정하기 위해 용장용의 휴즈가 설치된다. 전기시험 공정에서 발견된 전기적인 문제는, 이 휴즈를 레이저 광선으로 절단 가공(휴즈 블로우)함으로써 수정이 가능해 진다.
반도체장치의 용장용 휴즈의 구조는, 예를 들면 특허문헌 1에 기재되어 있다. 이 반도체 장치에서는, 반도체 기판 표면에 형성된 필드 절연막 위에 휴즈가 형성되어 있다. 휴즈는 제 1절연막에 피복되고, 휴즈 위쪽의 제 1절연막 위에는, 스토퍼막으로서 도전막이 형성되어 있다. 도전막 위에는, 제 1절연막, 보호막이 순차적으로 형성되고, 휴즈 위쪽에 있어서 제 1절연막, 보호막이 도전막을 스토퍼로서 에칭되며 또한, 노출된 스토퍼막을 제거하여 개구부가 형성되고 있다. 이러한 반도체 장치에서는, 휴즈는, 레이저 광선에 의해 절연막과 함께 절단되고, 휴즈 개구부내에서 휴즈의 절단면이 외부로 노출된다.
휴즈 절단후에 행해지는 스크라이빙 공정에서는, 휴즈 절단면이 정전기 대전수에 노출된다. 이때, 정전기 대전수로부터 휴즈 절단면, 내부회로의 트랜지스터의 게이트 전극에 전하가 통과하여 내부회로의 트랜지스터의 게이트 절연막이 파괴될 가능성이 있다. 또한 스크라이빙 후에, 칩이 탑재되어 있는 필름에 대전한 전하에 의해서도, 휴즈 절단면에서 내부회로의 트랜지스터에 전하가 침입하여 게이트 절연막의 파괴가 일어날 가능성이 있다.
반도체장치의 내부회로를 보호하는 보호 회로는, 예를 들면 특허문헌 2에 기재되어 있다. 이 내부회로는, 접지전위단자(고전위측)와 저전압원 단자(저전위측)에 접속되고 있으며 부전위에서 동작한다. 보호 회로는, 접지 전압원 단자와 입력 단자 사이에 접속되어 입력 단자에 부극 서지가 발생한 경우에 역방향 동작하는 제 1다이오드와, 입력 단자와 저전위원 단자 사이에 접속되어 입력 단자에 부극 서지가 발생한 경우에 순방향 동작하는 제 2다이오드와, 접지전위단자와 저전압원 단자 사이에 접속된 NMOS트랜지스터와, 접지전위단자와 저전압원 단자 사이의 전위차를 분압하여 NMOS트랜지스터에 소스?게이트간 전압을 인가하는 제 1 및 제 2의 커패시터로 구성되어 있다. 제 1 및 제2의 커패시터는, 정전기 서지가 없는 일반적인 경우에는, NMOS트랜지스터의 소스?게이트간 전압이 한계값을 넘어 온 하지 않도록 각 용량이 선택되고 있다. 입력 단자에 부극 서지가 유입한 경우, 제 1다이오드에는 역방향의 정전기 서지 전류가 흐르므로 응답시간이 걸리고, 정전기 서지는 제 2다이오드의 순방향에 응답하여, 제 2다이오드로부터 입력 단자에 정전기 서지 전류가 흐른다. 접지전위단자와 저전압원 단자 사이의 전위차는 정전기 서지의 전압과 거의 동일하게 되며, 제 1 및 제 2커패시터에 의해 분압되는 NMOS트랜지스터의 게이트?소스간 전압이 한계값을 초과하여 NMOS트랜지스터가 온 하며, 접지전위단자, NMOS트랜지스터, 제 2다이오드를 통해 정전기 서지 전류가 흘러, 내부회로가 정전기 서지로부터 보호된다.
(특허문헌 1)일본국 특개평11-67054호 공보
(특허문헌 2)특허 제3526853호 공보
상기한 바와 같이, 반도체장치의 용장(冗長)용 휴즈는, 예를 들면 레이저에 의해 절단된 후의 스크라이빙 공정 등에 있어서, 절단면이 외부로 노출되므로 절단면으로부터 침입한 전하에 의해, 내부회로의 트랜지스터의 게이트 절연막이 파괴될 우려가 있다. 그러나, 종래, 특허문헌 2와 같은 입력 단자로부터 침입하는 ESD서지에 대한 대책은 있었지만, 용장용 휴즈의 절단면에서의 ESD서지에 관해서는 대책이 시행되지 않고 있다.
본 발명에 관한 반도체장치는, 반도체 기판과, 상기 반도체 기판 표면에 형성된 제 1절연막과, 상기 절연막 위에 형성된 휴즈와, 상기 휴즈를 피복하는 제 2절연막과, 상기 제 2절연막을 피복함과 동시에, 상기 휴즈의 위쪽에 있어서 제 1개구부가 형성된 제 3절연막과, 상기 제 1개구부 내에서 노출하도록 상기 제 2절연막 위에 형성되고, 기판전위 또는 전원전위 중 어느 하나에 접속된 제 1도전막을 구비하는 것을 특징으로 한다.
(1)제 1실시예
도 1은, 제 1실시예에 관한 반도체장치(100)의 용장용 휴즈 부근의 패턴도이다. 도 2는, 도 1의 II-II에 있어서의 평면도이다.
반도체장치(100)는, P형 반도체 기판(1)과, 필드 절연막(2)과, P+확산층(3)과, 휴즈(4)와, 절연막(5)과, 도전막(7)과, 절연막(8) 및 보호막(9)을 구비하고 있다.
P형 반도체 기판(1)은, P형 불순물인 P나 As가 첨가된 기판이다. 반도체 기판(1)은, 웨이퍼 상태에서 스테이지 위에 놓여지며, 스테이지의 전위와 동 전위이다. 후술하는 스크라이빙 공정에서는 필름을 통해 스테이지 위에 놓여지지만, 필름이 매우 얇고, 웨이퍼와 스테이지 간의 용량이 매우 크기 때문에 스테이지의 전위와 동 전위이다. 필드 절연막(2)은, P형 반도체 기판(1)의 소정 영역에 LOCOS, STI 등에 의해 형성된 산화막 등의 절연막이다. P+확산층(3)은, P형 반도체 기판(1)의 표면에 있어서 필드 절연막(2)이 형성되지 않는 영역(액티브 영역)에 형성되어 있다.
P+확산층(3)은, 액티브 영역의 소정 영역에 P형 불순물인 B 등을 고농도로 첨가한 확산층이다. P+확산층(3)은, 도 1과 같이, 도전막(7)을 둘러싸도록 환상(環狀)으로 형성되고 도전막(7)의 주연부와 겹쳐져 있다. P+확산층(3)은, 기판전위에 전기적으로 접속되어 있다.
휴즈(4)는, 필드 절연막(2)상의 소정 영역에 형성되고 있다. 휴즈(4)는, 스퍼터링법에 의한 폴리실리콘막 혹은, 폴리실리콘과 고융점 실리사이드(텅스텐, 몰리브덴, 티탄 등의 고융점 금속과 실리콘의 공정막)의 다층막으로 형성되어 있다. 휴즈(4)는, 내부회로의 트랜지스터(20)에 전기적으로 접속되고 있다. 휴즈(4)는, 반도체장치(100)의 전기적인 문제를 수정하기 위한 용장용 휴즈이며, 전기시험 공정에서 발견된 전기적인 문제에 따라, 도 1의 트리밍 포인트(11)에 있어서 절연막(5)과 함께 레이져 광선으로 절단 가공(휴즈 블로우)된다.
절연막(5)은, 휴즈(4)를 피복하여 반도체 기판(1) 위에 형성되고 있다. 절연막(5)은, 예를 들면 SiH4가스를 이용한 CVD법에 의한 BPSG막(인 또는 붕소를 도프한 SiO2막) 혹은 SiO2막과 BPSG막의 다층막이다. 또한 절연막(5)에는, P+확산층(3)을 노출하는 개구부(6)가 형성되고 있다.
도전막(7)은, 제 1층 금속배선(1M)이 형성되는 층에, 텅스텐W으로 형성된다.
도전막(7)은, 휴즈(4)의 위쪽에 있어서 절연막(5) 위에 대략 직사각형의 섬모양으로 형성되고, 후술하는 개구부(10)를 형성하기 위해 절연막(8) 및 보호막(9)을 에칭할 때 에칭 스톱퍼막으로서 기능한다. 개구부(10)의 중심축을 상기 도전막(7)의 중심축과 일치시켰을 때, 도전막(7)이 개구부(10) 보다 크게 형성되고 있다. 절연막(8) 및 보호막(9)의 에칭후, 개구부(10)내에 남는 도전막(7)은 에칭에 의해 제거된다. 이 결과, 도전막(7)은, 도 1과 같이 주연부가 환상으로 남은 형상으로, 도 2와 같이 개구부(10)내에 단면을 노출하고 있다. 또한 도전막(7)은, 개구부(6)내에도 형성되고, 개구부(6)를 지나 P+확산층(3)에 전기적으로 접속되고 있다.
절연막(8) 및 보호막(9)은, 도전막(7)을 피복하도록 절연막(5) 위에 형성되고 있다. 도전막(7), 절연막(8) 및 (9)에는 휴즈(4)의 위쪽을 개구하는 개구부 (10)가 형성되고 있다. 이 반도체장치(100)에서는, 도전막(7) 및 P+확산층(3)이 용장용 휴즈에 대한 ESD보호 회로를 구성한다. 즉 도전막(7)의 단면이 개구부(10)내에 노출하고, P +확산층(3)을 통해 기판전위에 접속되고 있으므로 개구부(10)내로 침입한 전하는, 휴즈 절단면이 아닌 도전막(7)의 단면으로부터 P+확산층(3)을 거쳐 기판전위에 방전된다. 더 구체적으로는, 도전막(7)으로부터 침입한 전하는, 원환상의 P+확산층(3)에서 바로 아래의 P형 반도체 기판(1)에 방전된다. 즉 도전막(7)으로부터 침입한 전하를 원환상의 P+확산층(3)에서 넓은 범위로 확산 시킴으로써, 도전막(7)에 대전한 전하를 신속하게 방전할 수 있다. 따라서, 개구부(10)내로 침입한 전하를 휴즈(4)가 아닌 도전막(7)에 대전시켜 신속하게 기판전위에 방전할 수 있다. 또, P+확산층(3)을 둘러싸도록 또한 제 2의 P+확산층, 제 2의 P+확산층을 둘러싸도록 제 3의 P+확산층과 같이 다수의 P+확산층(3)을 배치하면, 도전막(7)에 대전한 전하를 더욱 신속하게 방전할 수 있다.
이 반도체장치(100)에서는, 개구부(10)에서 휴즈 절단면이 노출한 상태에서 스크라이빙 공정을 행하여 정전기 내전(耐電)수가 개구부(10)내로 침입했다고 해도, 정전기 내전수로부터의 전하는 휴즈 절단면이 아닌, 도전막(7)의 단면으로부터 P+확산층(3)을 거쳐 기판전위에 방전된다. 이에 따라 휴즈 절단면에 ESD서지가 발생하는 것을 방지할 수 있고, 휴즈(4)에 접속된 내부회로의 트랜지스터(20)의 게이 트 절연막을 보호할 수 있다. 또한 스크라이빙 공정 후에, 필름에 올려놓여진 칩을 집을 때, 대전한 필름으로부터 개구부(10)내로 전하가 침입했다고 해도 도전막(7) 및 P+확산층(3)을 통해 전하를 방전 할 수 있다.
또한 ESD보호 회로를 구성하는 도전막(7)은, 절연막(8)(9)의 스토퍼막으로서 사용된 후, 휴즈(4)의 위쪽을 개구하는 개구부(10)의 주위를 둘러싸도록 배치되고 있기 때문에 개구부(10)내에 노출하는 다수의 휴즈(4)에 대한 ESD보호 대책이 된다. 즉 다수의 휴즈의 각 휴즈 마다 ESD보호 회로를 배치하는 경우에 비교하여, ESD보호 회로의 형성 공정이 간단해 지고 ESD보호 회로의 형성 면적의 증대도 방지할 수 있다.
(변형예)
(a) 상기에서는, P+확산층(3)이 도전막(7)을 둘러싸도록 형성했지만, 도 3과 같이, 도전막(7)의 주연부의 일부에만 겹치도록 해도 좋다. 도 3의 예에서는, P+확산층(3)은, 도전막(7)의 하나의 모서리부에 겹치도록 형성되고 있다. 이 경우도, 상기한 바와 마찬가지로, P+확산층(3)과 도전막(7)은, 절연막(5)에 형성된 개구부(6)를 통해 전기적으로 접속된다.
(b) 또, 상기에서는, 도전막(7)을 W를 이용하여 구성했지만, 알루미늄, 알루미늄을 주성분으로 하는 합금막(Al합금막)등의 금속, 폴리실리콘 혹은 폴리실리콘과 고융점 실리사이드(텅스텐, 몰리브덴, 티탄 등의 고융점 금속과 실리콘의 공정 막)의 다층막을 이용하여 구성해도 좋다.
(c)상기에서는, 절연막(5)에 형성된 개구부(6)를 통해 도전막(7)을 직접 P+확산층(3)에 접속했지만, 도전막(7)이 최종적으로 기판전위에 접속되면, 도전막(7)과 P+확산층(3)의 접속 형태는 이에 한정되지 않는다. 예를 들면 도전막(7)을 금속배선이나 폴리실리콘 배선으로 인출하고 최종적으로 기판전위에 접속하는 구성이면, 상기 구성과 동일한 작용 효과를 나타낸다.
(2)제 2실시예
도 4는, 제 2실시예에 관한 반도체장치(100)의 용장용 휴즈 부근의 평면도이다. 도 5는, 도 4의 V-V에 있어서의 단면도이다.
본 실시예에서는 개구부(10)내의 절연막(5) 위에 있어서, 다수의 휴즈(4)에 걸쳐 환상을 이루는 도전막(71) 및 (72)을 형성한다. 도전막(71) 및 (72)은, 제 1층 금속배선(1M)이 형성되는 층에, 텅스텐W으로 형성된다. 도전막(71)의 일단은, 기판전위에 전기적으로 접속되고 있고, 도전막(72)의 일단은, 전원전위VDD에 전기적으로 접속되고 있다. 휴즈(4)는, 도 4와 같이 트리밍 포인트(11)로 레이저에 의해 절단된다.
이 반도체장치(100)에서는, 기판전위에 전기적으로 접속된 도전막(71) 및 전원전위VDD에 전기적으로 접속된 도전막(72)이 ESD보호 회로를 구성한다. 즉 휴즈(4)가 레이저에 의해 절단되면 휴즈 절단면이 개구부(10)내로 노출하지만, 개구부(10)내로 침입한 전하는, 도전막(71) 및 (72)을 거쳐 각각 기판전위 및 전원전위 VDD에 방전된다.
이 반도체장치(100)에서는, 개구부(10)에서 휴즈 절단면이 노출된 상태에서 스크라이빙 공정을 행하여 정전기 내전수가 개구부(10)내로 침입했다고 해도, 정전기 내전수로부터의 전하는, 휴즈 절단면이 아닌 도전막(71) 및 (72)을 거쳐 기판전위 및 전원전위VDD에 방전된다. 이에 따라 휴즈 절단면에 ESD서지가 발생하는 것을 방지할 수 있고, 휴즈(4)에 접속된 내부회로의 트랜지스터(20)의 게이트 절연막을 보호할 수 있다. 또한 스크라이빙 공정 후에, 필름에 놓여진 칩을 집었을 때 대전한 필름으로부터 개구부(10)내로 전하가 침입했다고 해도 도전막(71) 및 (72)을 통해 전하를 방전 할 수 있다.
또한 ESD보호 회로를 구성하는 도전막(71) 및 (72)은, 개구부(10)내의 다수의 휴즈(4)에 공통으로 배치되고 있기 때문에, 다수의 휴즈(4)에 대한 ESD보호 대책이 된다. 즉 다수의 휴즈의 각 휴즈 마다 ESD보호 회로를 배치하는 경우에 비교하여 ESD보호 회로의 형성 공정이 간단해 지고, ESD보호 회로의 형성 면적의 증대도 방지할 수 있다.
상기에서는, 도전막(71) 및 (72)을 W이용하여 구성했지만, 알루미늄, 알루미늄을 주성분으로 하는 합금막(Al합금막) 등의 금속, 폴리실리콘, 또는 폴리실리콘과 고융점 실리사이드(텅스텐, 몰리브덴, 티탄 등의 고융점 금속과 실리콘의 공정막)의 다층막 을 이용하여 구성해도 좋다.
본 발명에 관한 반도체 장치에서는, 제 1개구부내에 제 1도전막이 노출되고 있기 때문에, 휴즈 절단 후에 제 1개구부내에서 휴즈 절단면이 노출했다고 해도, ESD서지에 의한 전하를 제 1도전막을 통해 기판전위 또는 전원전위에 방전할 수 있다. 따라서, 휴즈 절단면에 있어서의 ESD서지의 발생을 방지하고, 내부 트랜지스터의 게이트 절연막을 ESD서지로부터 보호할 수 있다.

Claims (6)

  1. 반도체 기판과,
    상기 반도체 기판 표면에 형성된 제 1절연막과,
    상기 제 1절연막 위에 형성된 휴즈와,
    상기 휴즈를 피복하는 제 2절연막과,
    상기 제 2절연막을 피복함과 동시에, 상기 휴즈의 위쪽에 있어서 개구부가 형성된 제 3절연막과,
    상기 개구부 내에서 노출하도록 상기 제 2절연막 위에 형성되고, 기판전위에 접속된 제 1도전막과,
    상기 개구부 내에서 노출하도록 상기 제 2절연막 위에 형성되고, 전원전위에 접속된 제 2도전막을 구비하는 것을 특징으로 하는 반도체장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
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