JPS5863147A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5863147A JPS5863147A JP56161336A JP16133681A JPS5863147A JP S5863147 A JPS5863147 A JP S5863147A JP 56161336 A JP56161336 A JP 56161336A JP 16133681 A JP16133681 A JP 16133681A JP S5863147 A JPS5863147 A JP S5863147A
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- Japan
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- guard ring
- substrate
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- insulating film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくはフユーズ型のＦＲ
ＯＭ菓子を有する半導体装置の改良（＝係る。
ＯＭ菓子を有する半導体装置の改良（＝係る。
近年、ＭＯ８ｆｉＬ８Ｉ Ｉ−オイＣハＦＲＯＭ 素子
ヲ設けることＣ：よってＭＯ８ｆｉ回路の１０グラズ手
段や、ＦＲＯＭ回路又はプログラムｃ二よる不良救済を
行なうリダングンンイ（冗長）回路を実現することが試
みられている〇 ところで、フユーズ素子（二は従来プログラム方式によ
り、（イ）電流溶断型、（ロ）レーザ切断型、（ハ）電
流又はレーザＣ二より両端間を短絡する電流（レーザ）
短絡温、のものが知られている。しかしながら、これら
のフユーズ素子を用いたＭＯ８ｆｉＬ８Ｉ では主と
して次のような２つの欠点があった。
ヲ設けることＣ：よってＭＯ８ｆｉ回路の１０グラズ手
段や、ＦＲＯＭ回路又はプログラムｃ二よる不良救済を
行なうリダングンンイ（冗長）回路を実現することが試
みられている〇 ところで、フユーズ素子（二は従来プログラム方式によ
り、（イ）電流溶断型、（ロ）レーザ切断型、（ハ）電
流又はレーザＣ二より両端間を短絡する電流（レーザ）
短絡温、のものが知られている。しかしながら、これら
のフユーズ素子を用いたＭＯ８ｆｉＬ８Ｉ では主と
して次のような２つの欠点があった。
第１ｃ二、フユーズ素子ハＭＯ８ｆＪ ＬＳＩ ノミ
源を入れたまま溶断、切断又は短絡することが多いため
、第１図Ｃ二示す如く半導体基板１上にフィールド絶縁
膜２を介して設けたフユーズ素子３によるプログラム時
に発生する熱にょつエフユーズ素子３近傍の半導体基板
１中に発生した電子（ｅ）、正孔（ｈ）対のうちの一方
のキャリアが拡散してフユーズ索子３近隣の基板に設け
たＭＯ８型回路の動作を妨害することである。％（二、
電流型のフユーズ素子の場合はプログラム用にＭＯ８型
駆動回路を用いると、プログラムが確実に行なえないこ
とが起こるため、フユーズ素子からＭＯ８ｍ駆動回路を
十分離し又設ける必要があり、高密度化の障害となる。
源を入れたまま溶断、切断又は短絡することが多いため
、第１図Ｃ二示す如く半導体基板１上にフィールド絶縁
膜２を介して設けたフユーズ素子３によるプログラム時
に発生する熱にょつエフユーズ素子３近傍の半導体基板
１中に発生した電子（ｅ）、正孔（ｈ）対のうちの一方
のキャリアが拡散してフユーズ索子３近隣の基板に設け
たＭＯ８型回路の動作を妨害することである。％（二、
電流型のフユーズ素子の場合はプログラム用にＭＯ８型
駆動回路を用いると、プログラムが確実に行なえないこ
とが起こるため、フユーズ素子からＭＯ８ｍ駆動回路を
十分離し又設ける必要があり、高密度化の障害となる。
第２ｉｎ、フユーズ素子の溶断時又は短絡時（二発生す
る高温の熱によって、同第１図Ｃ二示す如くフユーズ素
子３近傍の絶縁膜２上又は絶縁膜２中（二多首の汚染イ
オンが発生することである。
る高温の熱によって、同第１図Ｃ二示す如くフユーズ素
子３近傍の絶縁膜２上又は絶縁膜２中（二多首の汚染イ
オンが発生することである。
この汚染イオンとし又は、例えはナトリウムイオンやカ
リウムイオン等のアルカリイオン、又は銅イオン等の金
属イオンが知られている。こうした汚染イオンはフユー
ズ素子近傍の絶縁膜中又は絶縁膜上を移動し、ＭＯ８型
トランジスタのソース、ドレイン間や拡散配線層間に寄
生ＭＯＳトランジスタを形成し、ＭＯ８型ＬＳＩの信頼
性を著しく低下させる。このため、フユーズ素子からＭ
Ｏ８型回路を十分離して設ける必要があり、前述した場
合と同様、高密度化の障害となる。
リウムイオン等のアルカリイオン、又は銅イオン等の金
属イオンが知られている。こうした汚染イオンはフユー
ズ素子近傍の絶縁膜中又は絶縁膜上を移動し、ＭＯ８型
トランジスタのソース、ドレイン間や拡散配線層間に寄
生ＭＯＳトランジスタを形成し、ＭＯ８型ＬＳＩの信頼
性を著しく低下させる。このため、フユーズ素子からＭ
Ｏ８型回路を十分離して設ける必要があり、前述した場
合と同様、高密度化の障害となる。
本発明は上記欠点を解消するため（二なされたもので、
フユーズ素子のプログラム時に近隣のＭＯ８型回路動作
への悪影響、並び（−プログラム後の汚染イオンによる
不良、を防止した半導体装置を提供しようとするもので
ある。
フユーズ素子のプログラム時に近隣のＭＯ８型回路動作
への悪影響、並び（−プログラム後の汚染イオンによる
不良、を防止した半導体装置を提供しようとするもので
ある。
以下、本発明を第２図（ａ） 、 （ｂ）図示の実施例
に基づいて詳細（＝説明する。
に基づいて詳細（＝説明する。
第２図（ａ）は本発明のフユーズ素子を有する半導体装
置の要部平面図、同図（Ｉ））は同図（ａ）のＸ−Ｘ′
線に泪う断面図である。図中１１は不純物１、−３ 濃度が例えば１０ ｃｎ′Ｌ のリン、砒素又はア
ンチモン等のドナー不純物を含むｎ ｍ Ｖリコン基板
であり、この基板１表面には例えばシリコン酸化膜から
なるフィールド絶縁Ｍ（例えは厚さ８０００Ａ）Ｊ、？
、〜１２」１ が設けられている。なお、図中のフィー
ルド絶縁膜１２．、 Ｊ ２． 、 Ｊ ２１は相互（
二つながっており、フィールド絶縁膜１２、．１２□も
同様につながっており、フィールド絶縁膜１２３は島状
（＝形成されている。前記環状のフィールド絶縁膜１２
．で囲まれた島状の基板領域表面には互（二電気的に分
離されたＰ＋型のソース、ドレイン領域１３．１４が設
けられている０これらソース、ドレイン領域１３゜１４
間の基板１１上（＝は例えば厚さ５００Ａで酸化シリコ
ンからなるゲート絶縁膜１５を介して例えばシート抵抗
１５Ω−ぼ、厚さ５０００Ａの多結晶シリコンからなる
ゲート電極１６が設けられている。こうしたソース、ド
レイン領域１３．１４、ゲート絶縁膜１５及びゲート電
極１６等（二よりＰチャンネルＭＯＳトランジスタを構
成し℃いる。また、前記島状のフィールド絶縁膜１２．
上には例えば幅２μｍ、長さ６μｍの多結晶シリコンか
らなるフユーズ素子１７が設けられ、かつこのフユーズ
素子１７の両端には該素子より広幅の多結晶シリコン層
１ Ｂ８．１ Ｂ、が一体的に接続されている。そして
、前記島状のフィールド絶縁膜１２．と球状のフィール
ド絶縁膜１２□との間の環状の基板１１表面（二は基板
１１と透導電量である、ＰＭの第１のガードリング領域
１９が埋設されている。即ち、第１のガードリング領域
１９は島状のフィールド絶縁膜１２．を囲むように、つ
まり同絶縁膜１２゜上のフユーズ素子１７を囲むように
基板１１に設けられている。なお、Ｐ 型の第１のガー
ドリング領域１９は例えばボロン濃度が約１０２０ｃＩ
ｒＬ 、拡散深さが０．６μｍのものである。また、
環状のフィールド絶縁膜１２．と環状のフィールド絶縁
膜１２．との間の環状の基板１１表面（＝は、基板１１
と同導電型であるｎ型の第２のガードリング領域２０が
埋設されている。即ち、第２のガードリング２０は前記
第１のガードリング領域１９を取り囲むように基板１１
（＝設けられている。なお、ｎ型の第２のガードリング
領域２０は例えばリン、砒素又はアンチモンなどのドナ
ー不純物の濃度が約１０２０６Ｉｎ、拡散深さが０．５
μｍのものである。更に、帥記ゲート電極１６及びフユ
ーズ素子１７等を含む基板１１全面（＝はＣＶＤ−８ｉ
Ｏ，等からなる層間絶縁膜２１が被覆されている。こ
の層間絶縁膜２１上には該絶縁膜２１（二開口されたコ
ンタクトホーＩＬ／２２．。
置の要部平面図、同図（Ｉ））は同図（ａ）のＸ−Ｘ′
線に泪う断面図である。図中１１は不純物１、−３ 濃度が例えば１０ ｃｎ′Ｌ のリン、砒素又はア
ンチモン等のドナー不純物を含むｎ ｍ Ｖリコン基板
であり、この基板１表面には例えばシリコン酸化膜から
なるフィールド絶縁Ｍ（例えは厚さ８０００Ａ）Ｊ、？
、〜１２」１ が設けられている。なお、図中のフィー
ルド絶縁膜１２．、 Ｊ ２． 、 Ｊ ２１は相互（
二つながっており、フィールド絶縁膜１２、．１２□も
同様につながっており、フィールド絶縁膜１２３は島状
（＝形成されている。前記環状のフィールド絶縁膜１２
．で囲まれた島状の基板領域表面には互（二電気的に分
離されたＰ＋型のソース、ドレイン領域１３．１４が設
けられている０これらソース、ドレイン領域１３゜１４
間の基板１１上（＝は例えば厚さ５００Ａで酸化シリコ
ンからなるゲート絶縁膜１５を介して例えばシート抵抗
１５Ω−ぼ、厚さ５０００Ａの多結晶シリコンからなる
ゲート電極１６が設けられている。こうしたソース、ド
レイン領域１３．１４、ゲート絶縁膜１５及びゲート電
極１６等（二よりＰチャンネルＭＯＳトランジスタを構
成し℃いる。また、前記島状のフィールド絶縁膜１２．
上には例えば幅２μｍ、長さ６μｍの多結晶シリコンか
らなるフユーズ素子１７が設けられ、かつこのフユーズ
素子１７の両端には該素子より広幅の多結晶シリコン層
１ Ｂ８．１ Ｂ、が一体的に接続されている。そして
、前記島状のフィールド絶縁膜１２．と球状のフィール
ド絶縁膜１２□との間の環状の基板１１表面（二は基板
１１と透導電量である、ＰＭの第１のガードリング領域
１９が埋設されている。即ち、第１のガードリング領域
１９は島状のフィールド絶縁膜１２．を囲むように、つ
まり同絶縁膜１２゜上のフユーズ素子１７を囲むように
基板１１に設けられている。なお、Ｐ 型の第１のガー
ドリング領域１９は例えばボロン濃度が約１０２０ｃＩ
ｒＬ 、拡散深さが０．６μｍのものである。また、
環状のフィールド絶縁膜１２．と環状のフィールド絶縁
膜１２．との間の環状の基板１１表面（＝は、基板１１
と同導電型であるｎ型の第２のガードリング領域２０が
埋設されている。即ち、第２のガードリング２０は前記
第１のガードリング領域１９を取り囲むように基板１１
（＝設けられている。なお、ｎ型の第２のガードリング
領域２０は例えばリン、砒素又はアンチモンなどのドナ
ー不純物の濃度が約１０２０６Ｉｎ、拡散深さが０．５
μｍのものである。更に、帥記ゲート電極１６及びフユ
ーズ素子１７等を含む基板１１全面（＝はＣＶＤ−８ｉ
Ｏ，等からなる層間絶縁膜２１が被覆されている。こ
の層間絶縁膜２１上には該絶縁膜２１（二開口されたコ
ンタクトホーＩＬ／２２．。
２２、．２２．・・・を介してＰ型ソース領域１３と接
続したソース取出しＡｊ配線層２３が設けられている。
続したソース取出しＡｊ配線層２３が設けられている。
前記層間絶縁膜２１上（：は、該絶縁膜２１に開口され
たコンタクトホール２４．．２４．。
たコンタクトホール２４．．２４．。
２４３・・・を介して一端を前記Ｐ＋型ドレイン領域１
４と接続したドレイン取出しＡ／ 配線層２５が設けら
れている。このＡ７ 配線層２５（＝はフユーズ素子側
に延出し％、配線層２５ａを有し、この配線層２５ａは
フユーズ素子１７の一端に連結した多結晶シリコン膚１
８．と層間絶縁膜２１に開口されたコンタクトホール２
６１を介して接続されている。また、前記層間絶縁膜２
１上には、該絶縁膜２１に開口されたコンタクトホール
２６２を介して前記フユーズ素子１７の他端の多結晶シ
リコン層１８２と接続すると共に、コンタクトホー／Ｉ
／２７．〜２７７を介してＰｆｉの第１のガードリング
領域１９と接続する第１のＡノ配線層２８が設けられて
いる。
４と接続したドレイン取出しＡ／ 配線層２５が設けら
れている。このＡ７ 配線層２５（＝はフユーズ素子側
に延出し％、配線層２５ａを有し、この配線層２５ａは
フユーズ素子１７の一端に連結した多結晶シリコン膚１
８．と層間絶縁膜２１に開口されたコンタクトホール２
６１を介して接続されている。また、前記層間絶縁膜２
１上には、該絶縁膜２１に開口されたコンタクトホール
２６２を介して前記フユーズ素子１７の他端の多結晶シ
リコン層１８２と接続すると共に、コンタクトホー／Ｉ
／２７．〜２７７を介してＰｆｉの第１のガードリング
領域１９と接続する第１のＡノ配線層２８が設けられて
いる。
なお、第１のＡＩ！配線Ｎｉ２Ｂには基板１１１二対し
て逆バイアス電圧が印加される。更に、前記層間絶縁膜
２１上には、該絶縁膜２１に開口されたコンタクトホー
ル２９を介して前記ｎ型の第２のガードリング領域２０
と接続した第２のＡＪ配線層３０が設けられている。
て逆バイアス電圧が印加される。更に、前記層間絶縁膜
２１上には、該絶縁膜２１に開口されたコンタクトホー
ル２９を介して前記ｎ型の第２のガードリング領域２０
と接続した第２のＡＪ配線層３０が設けられている。
上述した構造の半導体装置（二おいてフユーズ素子１７
を電流溶断するには、フユーズ素子１７他端の多結晶シ
リコン層１８□とコンタクトホール２６！を介して接続
した第１のＩｔ配線層２８を接地電位（Ｏｖ）とし、ソ
ース取出しＡ／配線層２３をＶｃｃ電位（５Ｖ）にする
と共に、ＰチャンネルＭＯ８）ランジスタのゲート電極
１６（二重−１５Ｖの電圧を印加する。この時、Ｐチャ
ンネ）ｖＭＯ８）ランジスタのチャンネル慢：：１ を５００μｍ、チャンネル長を２．５μｍとしておけば
、ソース、ドレイン領域１３．１４間に約６０ｍＡの電
流が流れる。このためドレイン取出シＡ７配線２５の延
田配ＩＢＷｔ２５ａｌニコンタクトホー／Ｌ／２６．を
介し接続した多結晶シリコン層１８、と前記第１のＡｊ
配線層２８に接続した多結晶シリコン層１８．との間の
フユーズ素子１７（″−約５ＱｍＡの電流が流れ、フユ
ーズ素子１７が溶融し、更（二切断（−紋らしめること
が可能となる。
を電流溶断するには、フユーズ素子１７他端の多結晶シ
リコン層１８□とコンタクトホール２６！を介して接続
した第１のＩｔ配線層２８を接地電位（Ｏｖ）とし、ソ
ース取出しＡ／配線層２３をＶｃｃ電位（５Ｖ）にする
と共に、ＰチャンネルＭＯ８）ランジスタのゲート電極
１６（二重−１５Ｖの電圧を印加する。この時、Ｐチャ
ンネ）ｖＭＯ８）ランジスタのチャンネル慢：：１ を５００μｍ、チャンネル長を２．５μｍとしておけば
、ソース、ドレイン領域１３．１４間に約６０ｍＡの電
流が流れる。このためドレイン取出シＡ７配線２５の延
田配ＩＢＷｔ２５ａｌニコンタクトホー／Ｌ／２６．を
介し接続した多結晶シリコン層１８、と前記第１のＡｊ
配線層２８に接続した多結晶シリコン層１８．との間の
フユーズ素子１７（″−約５ＱｍＡの電流が流れ、フユ
ーズ素子１７が溶融し、更（二切断（−紋らしめること
が可能となる。
しかして、上記フユーズ素子１７の電流溶断（二よるプ
ログラム（二重してシリコン基板１１中で対発生するキ
ャリア中の少数キャリアが周辺回路に放散するが、フユ
ーズ素子１７を囲むよう（二基板１１と逆導電型で逆バ
イアスが印加された第１のガードリング領域１９を設け
ているため、前記少数キャリアを該ガードリング領域１
９で吸収でき、周辺回路に拡散するのを防止できる。し
かも、基板１１と同導電型で高濃度の第２のガードリン
グ領域２０を設けること（二上って、多数キャリアによ
る電流の電圧降下を該第２のガードリング領域２０の低
抵抗特性により防止できるため、プログラム時（二近隣
のＭＯ８型回路動作への悪影響を解消できる。また、プ
ログラム時（＝熱（二より解放されたアルカリイオンや
金属イオン等の汚染イオンがフユーズ索子１７近傍から
周辺部へ拡散してゆくのを電位差を与えた二重の第１、
第２のガードリング領域１９．２０上の層間絶縁膜２１
部分中又は同絶縁膜２１部分上で固定して防止できる。
ログラム（二重してシリコン基板１１中で対発生するキ
ャリア中の少数キャリアが周辺回路に放散するが、フユ
ーズ素子１７を囲むよう（二基板１１と逆導電型で逆バ
イアスが印加された第１のガードリング領域１９を設け
ているため、前記少数キャリアを該ガードリング領域１
９で吸収でき、周辺回路に拡散するのを防止できる。し
かも、基板１１と同導電型で高濃度の第２のガードリン
グ領域２０を設けること（二上って、多数キャリアによ
る電流の電圧降下を該第２のガードリング領域２０の低
抵抗特性により防止できるため、プログラム時（二近隣
のＭＯ８型回路動作への悪影響を解消できる。また、プ
ログラム時（＝熱（二より解放されたアルカリイオンや
金属イオン等の汚染イオンがフユーズ索子１７近傍から
周辺部へ拡散してゆくのを電位差を与えた二重の第１、
第２のガードリング領域１９．２０上の層間絶縁膜２１
部分中又は同絶縁膜２１部分上で固定して防止できる。
したがって、本発明によれはフユーズ素子と周辺のＭＯ
８ｆｉ回路を近接して設けても、ＭＯ８型回路動作への
悪影響を防止できると共に、プログラム後の信頼性を確
保でき、ひいては十分な高密度化を達成でさる◇ なお、上記実施例では第２図ｉａ）＊ ｔｂ）ｔｒ−示
す如くフユーズ素子に近い第１のガードリング領域を基
板と逆導電型に、このガードリング領域より外側の第２
のガードリング領域を基板と同導電型に、したが、これ
（二限定されない。即ち、第３図（ａ） 、 （１））
に示す如くフユーズ素子１７を取り囲む二重のガードリ
ング領域のうち、ｎ型Ｖリコン基板１１と逆導電型のＰ
型の第１のガードリング領域１９′を外周（二、ｎ型シ
リコン基板１ノと同導電型のｎ 型の第２のガードリン
グ領域２０’を内周（二装置してもよい。こうした構造
の半導体装置（＝おいても前記実施例と同様な効果を発
揮できる。
８ｆｉ回路を近接して設けても、ＭＯ８型回路動作への
悪影響を防止できると共に、プログラム後の信頼性を確
保でき、ひいては十分な高密度化を達成でさる◇ なお、上記実施例では第２図ｉａ）＊ ｔｂ）ｔｒ−示
す如くフユーズ素子に近い第１のガードリング領域を基
板と逆導電型に、このガードリング領域より外側の第２
のガードリング領域を基板と同導電型に、したが、これ
（二限定されない。即ち、第３図（ａ） 、 （１））
に示す如くフユーズ素子１７を取り囲む二重のガードリ
ング領域のうち、ｎ型Ｖリコン基板１１と逆導電型のＰ
型の第１のガードリング領域１９′を外周（二、ｎ型シ
リコン基板１ノと同導電型のｎ 型の第２のガードリン
グ領域２０’を内周（二装置してもよい。こうした構造
の半導体装置（＝おいても前記実施例と同様な効果を発
揮できる。
また、上記実施例ではフユーズ素子のプログラム方式と
して電流溶断型（二ついてのみ説明したが、レーザ切断
、電流短絡、及びレーザ短絡の場合（＝適用しても同様
な効果を発揮できる。
して電流溶断型（二ついてのみ説明したが、レーザ切断
、電流短絡、及びレーザ短絡の場合（＝適用しても同様
な効果を発揮できる。
更に、上記実施例ではｎ型シリコン基板について説明し
たが、Ｐ型シリコン基板等を用いてもよい。
たが、Ｐ型シリコン基板等を用いてもよい。
以上詳述した如く、本発明によれはフユーズ素子のプロ
グラム時（二近隣のＭＯ８型回路動作への悪影響、並び
にプログラム後の汚染イオンによる不良、を防止でき、
ひいては高密度化と高信頼性を有する半導体装置を提供
できる。
グラム時（二近隣のＭＯ８型回路動作への悪影響、並び
にプログラム後の汚染イオンによる不良、を防止でき、
ひいては高密度化と高信頼性を有する半導体装置を提供
できる。
第１図は従来のフユーズ素子を有する半導体装置のプロ
グラム時の問題点を説明するための断面図、第２図（ａ
）は本発明の一実施例を示す半導体装置の懺部平面図、
同図（ｂ）は同図（ａ）のＸ〜Ｘ′線（二泊う断面図、
縞３図（ａｌは本発明の他の実施例を示す半導体装置の
賛部平面図、第３図（ｂ）は同図（ａ）のＹ−Ｙ腺にＧ
５ 断面図である。 １１・・・ｎ型シリコン基板、１２８，１２２．１２．
、、。 フィールド絶縁膜、１３・・・Ｐ型ソース領域、１４・
・・Ｐ型トレイン領域、１６・・・ゲート電極、１７・
・・フユーズ素子、１９．１９’・・・Ｐ型の第１のガ
ードリング領域、２０．２０’・・・ｎ１型の第２のガ
ードリング領域、２ノ・・・層間絶ｆＩ＆農・２２、〜
２２．，２４．〜２４．，２６□２６．。 ２７１〜２７．、２９・・・コンタクトボール、２３、
・、ソース取出しＡｊ配線層、２５・・・ドレイン取出
しＡＩ！配線層、２８．３０・・・ＡＪ配線層。 出願人代理人 弁理士 鈴 江 武・ 彦才２図 （ｂ） ＪＩｒ３図 ２２３−
グラム時の問題点を説明するための断面図、第２図（ａ
）は本発明の一実施例を示す半導体装置の懺部平面図、
同図（ｂ）は同図（ａ）のＸ〜Ｘ′線（二泊う断面図、
縞３図（ａｌは本発明の他の実施例を示す半導体装置の
賛部平面図、第３図（ｂ）は同図（ａ）のＹ−Ｙ腺にＧ
５ 断面図である。 １１・・・ｎ型シリコン基板、１２８，１２２．１２．
、、。 フィールド絶縁膜、１３・・・Ｐ型ソース領域、１４・
・・Ｐ型トレイン領域、１６・・・ゲート電極、１７・
・・フユーズ素子、１９．１９’・・・Ｐ型の第１のガ
ードリング領域、２０．２０’・・・ｎ１型の第２のガ
ードリング領域、２ノ・・・層間絶ｆＩ＆農・２２、〜
２２．，２４．〜２４．，２６□２６．。 ２７１〜２７．、２９・・・コンタクトボール、２３、
・、ソース取出しＡｊ配線層、２５・・・ドレイン取出
しＡＩ！配線層、２８．３０・・・ＡＪ配線層。 出願人代理人 弁理士 鈴 江 武・ 彦才２図 （ｂ） ＪＩｒ３図 ２２３−
Claims (2)
- （１）ＭＯ８型トランジスタが設けられた一導電型の半
導体基体と、この基体表面にフィールド絶縁膜を介して
設けられたフユーズ素子とを備えた半導体装置において
、前記半導体基体表面（二互Ｃ二導電型の異なる２つの
ガードリング領域を帥記フユーズ素子を取り囲むよう（
二二重に設けたことを特徴とする半導体装置。 - （２）半導体基体と透導ｔｍのガードリング領域に逆バ
イアス電圧を印加することを特徴とする特許請求の範囲
第１項記載の半導体装置〇（３） 半導体基体と同導
電屋のガードリング領域の不純物濃度がｌＱ”７”以上
であることを特徴とする特許請求の範囲ｘｉ項記載の半
導体装置０
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161336A JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
| EP82108975A EP0076967B1 (en) | 1981-10-09 | 1982-09-28 | Semiconductor device having a fuse element |
| DE8282108975T DE3276981D1 (en) | 1981-10-09 | 1982-09-28 | Semiconductor device having a fuse element |
| US06/910,850 US4723155A (en) | 1981-10-09 | 1986-09-24 | Semiconductor device having a programmable fuse element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161336A JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863147A true JPS5863147A (ja) | 1983-04-14 |
| JPS6351382B2 JPS6351382B2 (ja) | 1988-10-13 |
Family
ID=15733139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161336A Granted JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863147A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194740A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体装置 |
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| US7270373B2 (en) | 2005-08-24 | 2007-09-18 | Takata Corporation | Child car seat |
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Citations (1)
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| JPS51113476A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Semiconductor device manufacturing system |
-
1981
- 1981-10-09 JP JP56161336A patent/JPS5863147A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6351382B2 (ja) | 1988-10-13 |
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