JPS6351382B2 - - Google Patents
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- JPS6351382B2 JPS6351382B2 JP56161336A JP16133681A JPS6351382B2 JP S6351382 B2 JPS6351382 B2 JP S6351382B2 JP 56161336 A JP56161336 A JP 56161336A JP 16133681 A JP16133681 A JP 16133681A JP S6351382 B2 JPS6351382 B2 JP S6351382B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Description
【発明の詳細な説明】
本発明は半導体装置に関し、詳しくはフユーズ
型のPROM素子を有する半導体装置の改良に係
る。
型のPROM素子を有する半導体装置の改良に係
る。
近年、MOS型LSIにおいてはPROM素子を設
けることによつてMOS型回路のプログラム手段
や、PROM回路又はプログラムによる不良救済
を行なうリダングンシイ（冗長）回路を実現する
ことが試みられている。
けることによつてMOS型回路のプログラム手段
や、PROM回路又はプログラムによる不良救済
を行なうリダングンシイ（冗長）回路を実現する
ことが試みられている。
ところで、フユーズ素子には従来プログラム方
式により、(イ)電流溶断型、(ロ)レーザ切断型、(ハ)電
流又はレーザにより両端開を短絡する電流（レー
ザ）短絡型、のものが知られている。しかしなが
ら、これらのフユーズ素子を用いたMOS型LSI
では主として次のような２つの欠点があつた。
式により、(イ)電流溶断型、(ロ)レーザ切断型、(ハ)電
流又はレーザにより両端開を短絡する電流（レー
ザ）短絡型、のものが知られている。しかしなが
ら、これらのフユーズ素子を用いたMOS型LSI
では主として次のような２つの欠点があつた。
第１に、フユーズ素子はMOS型LSIの電源を
入れたまま溶断、切断又は短絡することが多いた
め、第１図に示す如く半導体基板１上にフイール
ド絶縁膜２を介して設けたフユーズ素子３による
プログラム時に発生する熱によつてフユーズ素子
３近傍の半導体基板１中に発生した電子ｅ、正孔
ｈ対のうちの一方のキヤリアが拡散してフユーズ
素子３近隣の基板に設けたMOS型回路の動作を
妨害することである。特に、電流型のフユーズ素
子の場合はプログラム用にMOS型駆動回路を用
いると、プログラムが確実に行なえないことが起
こるため、フユーズ素子からMOS型駆動回路を
十分離して設ける必要があり、高密度化の障害と
なる。
入れたまま溶断、切断又は短絡することが多いた
め、第１図に示す如く半導体基板１上にフイール
ド絶縁膜２を介して設けたフユーズ素子３による
プログラム時に発生する熱によつてフユーズ素子
３近傍の半導体基板１中に発生した電子ｅ、正孔
ｈ対のうちの一方のキヤリアが拡散してフユーズ
素子３近隣の基板に設けたMOS型回路の動作を
妨害することである。特に、電流型のフユーズ素
子の場合はプログラム用にMOS型駆動回路を用
いると、プログラムが確実に行なえないことが起
こるため、フユーズ素子からMOS型駆動回路を
十分離して設ける必要があり、高密度化の障害と
なる。
第２に、フユーズ素子の溶断時又は短絡時に発
生する高温の熱によつて、同第１図に示す如くフ
ユーズ素子３近傍の絶縁膜２上又は絶縁膜２中に
多量の汚染イオンが発生することがある。この汚
染イオンとしては、例えばナトリウムイオンやカ
リウムイオン等のアルカリイオン、又は銅イオン
等の金属イオンが知られている。こうした汚染イ
オンはフユーズ素子近傍の絶縁膜中又は絶縁膜上
を移動し、MOS型トランジスタのソース、ドレ
イン間や拡散配線層間に寄生MOSトランジスタ
を形成し、MOS型LSIの信頼性を著しく低下さ
せる。このため、フユーズ素子からMOS型回路
を十分離して設ける必要があり、前述した場合と
同様、高密度化の障害となる。
生する高温の熱によつて、同第１図に示す如くフ
ユーズ素子３近傍の絶縁膜２上又は絶縁膜２中に
多量の汚染イオンが発生することがある。この汚
染イオンとしては、例えばナトリウムイオンやカ
リウムイオン等のアルカリイオン、又は銅イオン
等の金属イオンが知られている。こうした汚染イ
オンはフユーズ素子近傍の絶縁膜中又は絶縁膜上
を移動し、MOS型トランジスタのソース、ドレ
イン間や拡散配線層間に寄生MOSトランジスタ
を形成し、MOS型LSIの信頼性を著しく低下さ
せる。このため、フユーズ素子からMOS型回路
を十分離して設ける必要があり、前述した場合と
同様、高密度化の障害となる。
本発明は上記欠点を解消するためになされたも
ので、フユーズ素子のプログラム時に近隣の
MOS型回路動作への悪影響、並びにプログラム
後の汚染イオンによる不良、を防止した半導体装
置を提供しようとするものである。
ので、フユーズ素子のプログラム時に近隣の
MOS型回路動作への悪影響、並びにプログラム
後の汚染イオンによる不良、を防止した半導体装
置を提供しようとするものである。
以下、本発明を第２図ａ，ｂ図示の実施例に基
づいて詳細に説明する。
づいて詳細に説明する。
第２図ａは本発明のフユーズ素子を有する半導
体装置の要部平面図、同図ｂは同図ａのＸ−
X′線に沿う断面図である。図中１１は不純物濃
度が例えば1015cm-3のリン、砒素又はアンチモン
等のドナー不純物を含むｎ型シリコン基板であ
り、この基板１表面には例えばシリコン酸化膜か
らなるフイールド絶縁膜（例えば厚さ8000Å）１
２1〜１２3が設けられている。なお、図中のフイ
ールド絶縁膜１２1，１２1，１２1は相互につな
がつており、フイールド絶縁膜１２2，１２2も同
様につながつており、フイールド絶縁膜１２3は
島状に形成されている。前記環状のフイールド絶
縁膜１２1で囲まれた島状の基板領域表面には互
に電気的に分離されたP+型のソース、ドレイン
領域１３，１４が設けられている。これらソー
ス、ドレイン領域１３，１４間の基板１１上には
例えば厚さ500Åで酸化シリコンからなるゲート
絶縁膜１５を介して例えばシート抵抗15Ω−cm、
厚さ5000Åの多結晶シリコンからなるゲート電極
１６が設けられている。こうしたソース、ドレイ
ン領域１３，１４、ゲート絶縁膜１５及びゲート
電極１６等によりＰチヤンネルMOSトランジス
タを構成している。また、前記島状のフイールド
絶縁膜１２3上には例えば幅2μｍ、長さ6μｍの多
結晶シリコンからなるフユーズ素子１７が設けら
れ、かつこのフユーズ素子１７の両端には該素子
より広幅の多結晶シリコン層１８1，１８2が一体
的に接続されている。そして、前記島状のフイー
ルド絶縁膜１２3と環状のフイールド絶縁膜１２2
との間の環状の基板１１表面には基板１１と逆導
電型である、P+型の第１のガードリング領域１
９が埋設されている。即ち、第１のガードリング
領域１９は島状のフイールド絶縁膜１２3を囲む
ように、つまり同絶縁膜１２3上のフユーズ素子
１７を囲むように基板１１に設けられている。な
お、P+型の第１のガードリング領域１９は例え
ばボロン濃度が約1020cm-3、拡散深さが0.6μｍの
ものである。また、環状のフイールド絶縁膜１２
２と環状のフイールド絶縁膜１２1との間の環状の
基板領域表面には、基板１１と同導電型である
n+型の第２のガードリング領域２０が埋設され
ている。即ち、第２のガードリング領域２０は前
記第１のガードリング領域１９を取り囲むように
基板１１に設けられている。なお、n+型の第２
のガードリング領域２０は例えばリン、砒素又は
アンチモンなどのドナー不純物の濃度が約1020cm
-3、拡散深さが0.5μｍのものである。更に、前記
ゲート電極１６及びフユーズ素子１７等を含む基
板１１全面にはCVD−SiO2等からなる層間絶縁
膜２１が被覆されている。この層間絶縁膜２１上
には該絶縁膜２１に開口されたコンタクトホール
２２1，２２2，２２3…を介してP+型ソース領域
１３と接続したソース取出しAl配線層２３が設
けられている。前記層間絶縁膜２１上には、該絶
縁膜２１に開口されたコンタクトホール２４1，
２４2，２４3…を介して一端を前記P+型ドレイン
領域１４と接続したドレイン取出しAl配線層２
５が設けられている。このAl配線層２５にはフ
ユーズ素子側に延出した延出Al配線層２５ａを
有し、この配線層２５ａはフユーズ素子１７の一
端に連結した多結晶シリコン層１８1と層間絶縁
膜２１に開口されたコンタクトホール２６1を介
して接続されている。また、前記層間絶縁膜２１
上には、該絶縁膜２１に開口されたコンタクトホ
ール２６2を介して前記フユーズ素子１７の他端
の多結晶シリコン層１８2と接続すると共に、コ
ンタクトホール２７1〜２７7を介してP+型の第１
のガードリング領域１９と接続する第１のAl配
線層２８が設けられている。なお、第１のAl配
線層２８には基板１１に対して逆バイアス電圧が
印加される。更に、前記層間絶縁膜２１上には、
該絶縁膜２１に開口されたコンタクトホール２９
を介して前記n+型の第２のガードリング領域２
０と接続した第２のAl配線層３０が設けられて
いる。
体装置の要部平面図、同図ｂは同図ａのＸ−
X′線に沿う断面図である。図中１１は不純物濃
度が例えば1015cm-3のリン、砒素又はアンチモン
等のドナー不純物を含むｎ型シリコン基板であ
り、この基板１表面には例えばシリコン酸化膜か
らなるフイールド絶縁膜（例えば厚さ8000Å）１
２1〜１２3が設けられている。なお、図中のフイ
ールド絶縁膜１２1，１２1，１２1は相互につな
がつており、フイールド絶縁膜１２2，１２2も同
様につながつており、フイールド絶縁膜１２3は
島状に形成されている。前記環状のフイールド絶
縁膜１２1で囲まれた島状の基板領域表面には互
に電気的に分離されたP+型のソース、ドレイン
領域１３，１４が設けられている。これらソー
ス、ドレイン領域１３，１４間の基板１１上には
例えば厚さ500Åで酸化シリコンからなるゲート
絶縁膜１５を介して例えばシート抵抗15Ω−cm、
厚さ5000Åの多結晶シリコンからなるゲート電極
１６が設けられている。こうしたソース、ドレイ
ン領域１３，１４、ゲート絶縁膜１５及びゲート
電極１６等によりＰチヤンネルMOSトランジス
タを構成している。また、前記島状のフイールド
絶縁膜１２3上には例えば幅2μｍ、長さ6μｍの多
結晶シリコンからなるフユーズ素子１７が設けら
れ、かつこのフユーズ素子１７の両端には該素子
より広幅の多結晶シリコン層１８1，１８2が一体
的に接続されている。そして、前記島状のフイー
ルド絶縁膜１２3と環状のフイールド絶縁膜１２2
との間の環状の基板１１表面には基板１１と逆導
電型である、P+型の第１のガードリング領域１
９が埋設されている。即ち、第１のガードリング
領域１９は島状のフイールド絶縁膜１２3を囲む
ように、つまり同絶縁膜１２3上のフユーズ素子
１７を囲むように基板１１に設けられている。な
お、P+型の第１のガードリング領域１９は例え
ばボロン濃度が約1020cm-3、拡散深さが0.6μｍの
ものである。また、環状のフイールド絶縁膜１２
２と環状のフイールド絶縁膜１２1との間の環状の
基板領域表面には、基板１１と同導電型である
n+型の第２のガードリング領域２０が埋設され
ている。即ち、第２のガードリング領域２０は前
記第１のガードリング領域１９を取り囲むように
基板１１に設けられている。なお、n+型の第２
のガードリング領域２０は例えばリン、砒素又は
アンチモンなどのドナー不純物の濃度が約1020cm
-3、拡散深さが0.5μｍのものである。更に、前記
ゲート電極１６及びフユーズ素子１７等を含む基
板１１全面にはCVD−SiO2等からなる層間絶縁
膜２１が被覆されている。この層間絶縁膜２１上
には該絶縁膜２１に開口されたコンタクトホール
２２1，２２2，２２3…を介してP+型ソース領域
１３と接続したソース取出しAl配線層２３が設
けられている。前記層間絶縁膜２１上には、該絶
縁膜２１に開口されたコンタクトホール２４1，
２４2，２４3…を介して一端を前記P+型ドレイン
領域１４と接続したドレイン取出しAl配線層２
５が設けられている。このAl配線層２５にはフ
ユーズ素子側に延出した延出Al配線層２５ａを
有し、この配線層２５ａはフユーズ素子１７の一
端に連結した多結晶シリコン層１８1と層間絶縁
膜２１に開口されたコンタクトホール２６1を介
して接続されている。また、前記層間絶縁膜２１
上には、該絶縁膜２１に開口されたコンタクトホ
ール２６2を介して前記フユーズ素子１７の他端
の多結晶シリコン層１８2と接続すると共に、コ
ンタクトホール２７1〜２７7を介してP+型の第１
のガードリング領域１９と接続する第１のAl配
線層２８が設けられている。なお、第１のAl配
線層２８には基板１１に対して逆バイアス電圧が
印加される。更に、前記層間絶縁膜２１上には、
該絶縁膜２１に開口されたコンタクトホール２９
を介して前記n+型の第２のガードリング領域２
０と接続した第２のAl配線層３０が設けられて
いる。
上述した構造の半導体装置においてフユーズ素
子１７を電流溶断するには、フユーズ素子１７他
端の多結晶シリコン層１８2とコンタクトホール
２６2を介して接続した第１のAl配線層２８を接
地電位（OV）とし、ソース取出しAl配線層２３
をVcc電位（5V）にすると共に、Ｐチヤンネル
MOSトランジスタのゲート電極１６に約−15V
の電圧を印加する。この時、ＰチヤンネルMOS
トランジスタのチヤンネル幅を500μｍ、チヤン
ネル長を2.5μｍとしておけば、ソース、ドレイン
領域１３，１４間に約60ｍＡの電流が流れる。こ
のためドレイン取出しAl配線２５の延出配線層
２５ａにコンタクトホール２６1を介し接続した
多結晶シリコン層１８1と前記第１のAl配線層２
８に接続した多結晶シリコン層１８2との間のフ
ユーズ素子１７に約60mAの電流が流れ、フユー
ズ素子１７が溶融し、更に切断に致らしめること
が可能となる。
子１７を電流溶断するには、フユーズ素子１７他
端の多結晶シリコン層１８2とコンタクトホール
２６2を介して接続した第１のAl配線層２８を接
地電位（OV）とし、ソース取出しAl配線層２３
をVcc電位（5V）にすると共に、Ｐチヤンネル
MOSトランジスタのゲート電極１６に約−15V
の電圧を印加する。この時、ＰチヤンネルMOS
トランジスタのチヤンネル幅を500μｍ、チヤン
ネル長を2.5μｍとしておけば、ソース、ドレイン
領域１３，１４間に約60ｍＡの電流が流れる。こ
のためドレイン取出しAl配線２５の延出配線層
２５ａにコンタクトホール２６1を介し接続した
多結晶シリコン層１８1と前記第１のAl配線層２
８に接続した多結晶シリコン層１８2との間のフ
ユーズ素子１７に約60mAの電流が流れ、フユー
ズ素子１７が溶融し、更に切断に致らしめること
が可能となる。
しかして、上記フユーズ素子１７の電流溶断に
よるプログラムに際してシリコン基板１１中で対
発生するキヤリア中の少数キヤリアが周辺回路に
放散するが、フユーズ素子１７を囲むように基板
１１と逆導電型で逆バイアスが印加された第１の
ガードリング領域１９を設けているため、前記少
数キヤリアを該ガードリング領域１９で吸収で
き、周辺回路に拡散するのを防止できる。しか
も、基板１１と同導電型で高濃度の第２のガード
リング領域２０を設けることによつて、多数キヤ
リアによる電流の電圧降下を該第２のガードリン
グ領域２０の低抵抗特性により防止できるため、
プログラム時に近隣のMOS型回路動作への悪影
響を解消できる。また、プログラム時に熱により
解放されたアルカリイオンや金属イオン等の汚染
イオンがフユーズ素子１７近傍から周辺部へ拡散
してゆくのを電位差を与えた二重の第１、第２の
ガードリング領域１９，２０上の層間絶縁膜２１
部分中又は同絶縁膜２１部分上で固定して防止で
きる。したがつて、本発明によればフユーズ素子
と周辺のMOS型回路を近接して設けても、MOS
型回路動作への悪影響を防止できると共に、プロ
グラム後の信頼性を確保でき、ひいては十分な高
密度化を達成できる。
よるプログラムに際してシリコン基板１１中で対
発生するキヤリア中の少数キヤリアが周辺回路に
放散するが、フユーズ素子１７を囲むように基板
１１と逆導電型で逆バイアスが印加された第１の
ガードリング領域１９を設けているため、前記少
数キヤリアを該ガードリング領域１９で吸収で
き、周辺回路に拡散するのを防止できる。しか
も、基板１１と同導電型で高濃度の第２のガード
リング領域２０を設けることによつて、多数キヤ
リアによる電流の電圧降下を該第２のガードリン
グ領域２０の低抵抗特性により防止できるため、
プログラム時に近隣のMOS型回路動作への悪影
響を解消できる。また、プログラム時に熱により
解放されたアルカリイオンや金属イオン等の汚染
イオンがフユーズ素子１７近傍から周辺部へ拡散
してゆくのを電位差を与えた二重の第１、第２の
ガードリング領域１９，２０上の層間絶縁膜２１
部分中又は同絶縁膜２１部分上で固定して防止で
きる。したがつて、本発明によればフユーズ素子
と周辺のMOS型回路を近接して設けても、MOS
型回路動作への悪影響を防止できると共に、プロ
グラム後の信頼性を確保でき、ひいては十分な高
密度化を達成できる。
なお、上記実施例では第２図ａ，ｂに示す如く
フユーズ素子に近い第１のガードリング領域を基
板と逆導電型に、このガードリング領域より外側
の第２のガードリング領域を基板と同導電型に、
したが、これに限定されない。即ち、第３図ａ，
ｂに示す如くフユーズ素子１７を取り囲む二重の
ガードリング領域のうち、ｎ型シリコン基板１１
と逆導電型のP+型の第１のガードリング領域１
９′を外周に、ｎ型シリコン基板１１と同導電型
のn+型の第２のガードリング領域２０′を内周に
配置してもよい。こうした構造の半導体装置にお
いても前記実施例と同様な効果を発揮できる。
フユーズ素子に近い第１のガードリング領域を基
板と逆導電型に、このガードリング領域より外側
の第２のガードリング領域を基板と同導電型に、
したが、これに限定されない。即ち、第３図ａ，
ｂに示す如くフユーズ素子１７を取り囲む二重の
ガードリング領域のうち、ｎ型シリコン基板１１
と逆導電型のP+型の第１のガードリング領域１
９′を外周に、ｎ型シリコン基板１１と同導電型
のn+型の第２のガードリング領域２０′を内周に
配置してもよい。こうした構造の半導体装置にお
いても前記実施例と同様な効果を発揮できる。
また、上記実施例ではフユーズ素子のプログラ
ム方式として電流溶断型についてのみ説明した
が、レーザ切断、電流短絡、及びレーザ短絡の場
合に適用しても同様な効果を発揮できる。
ム方式として電流溶断型についてのみ説明した
が、レーザ切断、電流短絡、及びレーザ短絡の場
合に適用しても同様な効果を発揮できる。
更に、上記実施例ではｎ型シリコン基板につい
て説明したが、Ｐ型シリコン基板等を用いてもよ
い。
て説明したが、Ｐ型シリコン基板等を用いてもよ
い。
以上詳述した如く、本発明によればフユーズ素
子のプログラム時に近隣のMOS型回路動作への
悪影響、並びにプログラム後の汚染イオンによる
不良、を防止でき、ひいては高密度化と高信頼性
を有する半導体装置を提供できる。
子のプログラム時に近隣のMOS型回路動作への
悪影響、並びにプログラム後の汚染イオンによる
不良、を防止でき、ひいては高密度化と高信頼性
を有する半導体装置を提供できる。
第１図は従来のフユーズ素子を有する半導体装
置のプログラム時の問題点を説明するための断面
図、第２図ａは本発明の一実施例を示す半導体装
置の要部平面図、同図ｂは同図ａのＸ−X′線に
沿う断面図、第３図ａは本発明の他の実施例を示
す半導体装置の要部平面図、第３図ｂは同図ａの
Ｙ−Ｙ線に沿う断面図である。 １１……ｎ型シリコン基板、１２1，１２2，１
２3……フイールド絶縁膜、１３……P+型ソース
領域、１４……P+型ドレイン領域、１６……ゲ
ート電極、１７……フユーズ素子、１９，１９′
……P+型の第１のガードリング領域、２０，２
０′……n+型の第２のガードリング領域、２１…
…層間絶縁膜、２２1〜２２3，２４1〜２４3，２
６1，２６2，２７1〜２７5，２９……コンタクト
ホール、２３……ソース取出しAl配線層、２５
……ドレイン取出しAl配線層、２８，３０……
Al配線層。
置のプログラム時の問題点を説明するための断面
図、第２図ａは本発明の一実施例を示す半導体装
置の要部平面図、同図ｂは同図ａのＸ−X′線に
沿う断面図、第３図ａは本発明の他の実施例を示
す半導体装置の要部平面図、第３図ｂは同図ａの
Ｙ−Ｙ線に沿う断面図である。 １１……ｎ型シリコン基板、１２1，１２2，１
２3……フイールド絶縁膜、１３……P+型ソース
領域、１４……P+型ドレイン領域、１６……ゲ
ート電極、１７……フユーズ素子、１９，１９′
……P+型の第１のガードリング領域、２０，２
０′……n+型の第２のガードリング領域、２１…
…層間絶縁膜、２２1〜２２3，２４1〜２４3，２
６1，２６2，２７1〜２７5，２９……コンタクト
ホール、２３……ソース取出しAl配線層、２５
……ドレイン取出しAl配線層、２８，３０……
Al配線層。
Claims (1)
- 【特許請求の範囲】 １ MOS型トランジスタが設けられた一導電型
の半導体基体と、この基体表面にフイールド絶縁
膜を介して設けられたフユーズ素子とを備えた半
導体装置において、前記半導体基体表面に互に導
電型の異なる２つのガードリング領域を前記フユ
ーズ素子を取り囲むように二重に設けたことを特
徴とする半導体装置。 ２ 半導体基体と逆導電型のガードリング領域に
逆バイアス電圧を印加することを特徴とする特許
請求の範囲第１項記載の半導体装置。 ３ 半導体基体と同導電型のガードリング領域の
不純物濃度が1018cm-3以上であることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161336A JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
| DE8282108975T DE3276981D1 (en) | 1981-10-09 | 1982-09-28 | Semiconductor device having a fuse element |
| EP82108975A EP0076967B1 (en) | 1981-10-09 | 1982-09-28 | Semiconductor device having a fuse element |
| US06/910,850 US4723155A (en) | 1981-10-09 | 1986-09-24 | Semiconductor device having a programmable fuse element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161336A JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5863147A JPS5863147A (ja) | 1983-04-14 |
| JPS6351382B2 true JPS6351382B2 (ja) | 1988-10-13 |
Family
ID=15733139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161336A Granted JPS5863147A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5863147A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789567B2 (ja) * | 1985-02-25 | 1995-09-27 | 株式会社日立製作所 | 半導体装置 |
| EP1340262A2 (en) * | 2000-11-27 | 2003-09-03 | Koninklijke Philips Electronics N.V. | Poly fuse rom with mos device based cell structure and the method for read and write therefore |
| JP4584657B2 (ja) * | 2004-09-13 | 2010-11-24 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP2007055433A (ja) | 2005-08-24 | 2007-03-08 | Takata Corp | チャイルドシート |
| JP5132162B2 (ja) * | 2006-08-11 | 2013-01-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2017045839A (ja) * | 2015-08-26 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113476A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Semiconductor device manufacturing system |
-
1981
- 1981-10-09 JP JP56161336A patent/JPS5863147A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113476A (en) * | 1975-03-31 | 1976-10-06 | Fujitsu Ltd | Semiconductor device manufacturing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5863147A (ja) | 1983-04-14 |
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