JPH0541481A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541481A JPH0541481A JP19634691A JP19634691A JPH0541481A JP H0541481 A JPH0541481 A JP H0541481A JP 19634691 A JP19634691 A JP 19634691A JP 19634691 A JP19634691 A JP 19634691A JP H0541481 A JPH0541481 A JP H0541481A
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- JP
- Japan
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- polycrystalline silicon
- film
- silicon film
- insulating film
- interlayer insulating
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Abstract
(57)【要約】
【目的】ヒューズ溶断の際に、基板への突き抜けを防
ぐ。 【構成】溶断されるヒューズ素子の第２層多結晶シリコ
ン膜１０と半導体基板（１）の間に、第１層多結晶シリ
コン膜９を形成する。この第１層多結晶シリコン膜９
は、第１層多結晶シリコン膜６の直下に設ける。これに
よって、レーザ光照射の際に基板へ突き抜け難くなる。
ぐ。 【構成】溶断されるヒューズ素子の第２層多結晶シリコ
ン膜１０と半導体基板（１）の間に、第１層多結晶シリ
コン膜９を形成する。この第１層多結晶シリコン膜９
は、第１層多結晶シリコン膜６の直下に設ける。これに
よって、レーザ光照射の際に基板へ突き抜け難くなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に半導体記憶装置の冗長ビットセル置換用ＰＲＯ
Ｍ素子に使用されるレーザ光にて切断されるタイプのヒ
ューズ素子に関する。
し、特に半導体記憶装置の冗長ビットセル置換用ＰＲＯ
Ｍ素子に使用されるレーザ光にて切断されるタイプのヒ
ューズ素子に関する。
【０００２】
【従来の技術】従来、この種のヒューズ素子は、例えば
図３に示すようにｐ型シリコン基板１上にＬＯＣＯＳ法
を用いて熱酸化したフィールド酸化膜２上に第１層間絶
縁膜３を介して設けられた、一対のアルミニウム電極配
線５−１，５−２を有する多結晶シリコン膜４で構成さ
れている。前述の多結晶シリコン膜上に第２層間絶縁膜
１１を介して設けられたアルミニウム電極配線５−１，
５−２はコンタクト孔８−１，８−２によって多結晶シ
リコン膜４と接続される。ヒューズ溶断の際は、多結晶
シリコン膜４をレーザ光で照射することによって切断さ
れる。
図３に示すようにｐ型シリコン基板１上にＬＯＣＯＳ法
を用いて熱酸化したフィールド酸化膜２上に第１層間絶
縁膜３を介して設けられた、一対のアルミニウム電極配
線５−１，５−２を有する多結晶シリコン膜４で構成さ
れている。前述の多結晶シリコン膜上に第２層間絶縁膜
１１を介して設けられたアルミニウム電極配線５−１，
５−２はコンタクト孔８−１，８−２によって多結晶シ
リコン膜４と接続される。ヒューズ溶断の際は、多結晶
シリコン膜４をレーザ光で照射することによって切断さ
れる。
【０００３】
【発明が解決しようとする課題】この従来のヒューズ素
子は、多結晶シリコン膜を第１層間絶縁膜を介してフィ
ールド酸化膜上に形成していた為これをレーザ光にて切
断する場合、レーザ光の強さによっては、第１層間絶縁
膜３，フィールド酸化膜２を突き破り、ｐ型シリコン基
板表面が露出し、溶断したシリコンにより、アルミニウ
ム電極配線５−１，５−２とｐ型シリコン基板との絶縁
が悪くなる結果、漏れ電流の増大や絶縁不良を引起すと
いう問題点があった。
子は、多結晶シリコン膜を第１層間絶縁膜を介してフィ
ールド酸化膜上に形成していた為これをレーザ光にて切
断する場合、レーザ光の強さによっては、第１層間絶縁
膜３，フィールド酸化膜２を突き破り、ｐ型シリコン基
板表面が露出し、溶断したシリコンにより、アルミニウ
ム電極配線５−１，５−２とｐ型シリコン基板との絶縁
が悪くなる結果、漏れ電流の増大や絶縁不良を引起すと
いう問題点があった。
【０００４】
【課題を解決するための手段】本願第１の発明の半導体
集積回路は、半導体チップの所定の絶縁膜上に形成され
た第１層多結晶シリコン膜と、前記第１層多結晶シリコ
ン膜上に第１層間絶縁膜を介して設けられた第２層多結
晶シリコン膜を含むヒューズ素子と、前記ヒューズ素子
の第２多結晶シリコン膜を被覆する第２層間絶縁膜に設
けられたレーザ光照射用の開口とを有するというもので
ある。
集積回路は、半導体チップの所定の絶縁膜上に形成され
た第１層多結晶シリコン膜と、前記第１層多結晶シリコ
ン膜上に第１層間絶縁膜を介して設けられた第２層多結
晶シリコン膜を含むヒューズ素子と、前記ヒューズ素子
の第２多結晶シリコン膜を被覆する第２層間絶縁膜に設
けられたレーザ光照射用の開口とを有するというもので
ある。
【０００５】又、本願第２の発明の半導体集積回路は、
半導体チップの所定の絶縁膜上に形成された多結晶シリ
コン膜を含むヒューズ素子と、前記多結晶シリコン膜を
被覆する層間絶縁膜に設けられたレーザ光照射用の開口
と、前記半導体チップを構成する第１導電型半導体基板
の前記開口下部の表面部に設けられた第２導電型不純物
拡散層とを有するというものである。
半導体チップの所定の絶縁膜上に形成された多結晶シリ
コン膜を含むヒューズ素子と、前記多結晶シリコン膜を
被覆する層間絶縁膜に設けられたレーザ光照射用の開口
と、前記半導体チップを構成する第１導電型半導体基板
の前記開口下部の表面部に設けられた第２導電型不純物
拡散層とを有するというものである。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１（ａ）は本発明の第１の実施例の主要
部を示す半導体チップの平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
部を示す半導体チップの平面図、図１（ｂ）は図１
（ａ）のＸ−Ｘ線断面図である。
【０００８】この実施例は、半導体チップのフィールド
酸化膜２上に形成された第１層多結晶シリコン膜９と、
第１多結晶シリコン膜９上に第１層間絶縁膜３を介して
設けられた第２層多結晶シリコン膜１０を含むヒューズ
素子と、前述のヒューズ素子の第２層多結晶シリコン膜
１０を被覆する第２層間絶縁膜６およびカバー膜１１に
設けられたレーザ光照射用の開口７とを有するというも
のである。
酸化膜２上に形成された第１層多結晶シリコン膜９と、
第１多結晶シリコン膜９上に第１層間絶縁膜３を介して
設けられた第２層多結晶シリコン膜１０を含むヒューズ
素子と、前述のヒューズ素子の第２層多結晶シリコン膜
１０を被覆する第２層間絶縁膜６およびカバー膜１１に
設けられたレーザ光照射用の開口７とを有するというも
のである。
【０００９】第２層多結晶シリコン膜１０は、第１多結
晶シリコン膜９の上方を横断して、設けられ、幅１μ
ｍ，長さ４μｍであり、その両端には一対のアルミニウ
ム電極配線５−１，５−２がオーミック接続されてい
る。第１層間絶縁膜３，第２層間絶縁膜６は、ＣＶＤ法
で形成した酸化シリコン膜であり第１および第２層多結
晶シリコン膜は、Ｓｉゲート電極及びセルの負荷抵抗の
形成と同時に設けることができる。ヒューズ素子をレー
ザ光で溶断する場合に、第１多結晶シリコン膜９が下方
にある為、、多少強めのレーザ光で第２層多結晶シリコ
ン膜１０を溶断してもフィールド酸化膜を突き破る危険
性が少なくなる。従って、従来技術で述べた漏れ電流の
増大や絶縁不良の発生を少なくできるばかりでなく、レ
ーザ光の強度不足により完全にトリミングできない確率
を小さくするとこができる。
晶シリコン膜９の上方を横断して、設けられ、幅１μ
ｍ，長さ４μｍであり、その両端には一対のアルミニウ
ム電極配線５−１，５−２がオーミック接続されてい
る。第１層間絶縁膜３，第２層間絶縁膜６は、ＣＶＤ法
で形成した酸化シリコン膜であり第１および第２層多結
晶シリコン膜は、Ｓｉゲート電極及びセルの負荷抵抗の
形成と同時に設けることができる。ヒューズ素子をレー
ザ光で溶断する場合に、第１多結晶シリコン膜９が下方
にある為、、多少強めのレーザ光で第２層多結晶シリコ
ン膜１０を溶断してもフィールド酸化膜を突き破る危険
性が少なくなる。従って、従来技術で述べた漏れ電流の
増大や絶縁不良の発生を少なくできるばかりでなく、レ
ーザ光の強度不足により完全にトリミングできない確率
を小さくするとこができる。
【００１０】図２は本発明の第２の実施例の主要部を示
す半導体チップの断面図である。
す半導体チップの断面図である。
【００１１】この実施例は、半導体チップの第１層間絶
縁膜３上に形成された多結晶シリコン膜４（第１層多結
晶シリコン膜）を含むヒューズ素子と、多結晶シリコン
膜４を被覆する第２層間絶縁膜６およびカバー膜１１に
設けられたレーザ光照射用の開口７と、前述の半導体チ
ップを構成するｐ型シリコン基板１の開口７下部表面部
に設けられたＮ型不純物拡散層とを有するというもので
ある。
縁膜３上に形成された多結晶シリコン膜４（第１層多結
晶シリコン膜）を含むヒューズ素子と、多結晶シリコン
膜４を被覆する第２層間絶縁膜６およびカバー膜１１に
設けられたレーザ光照射用の開口７と、前述の半導体チ
ップを構成するｐ型シリコン基板１の開口７下部表面部
に設けられたＮ型不純物拡散層とを有するというもので
ある。
【００１２】ｐ型シリコン基板１は通常接地電位にバイ
アスされているので、Ｎ型不純物拡散層１２にたとえ正
電圧が印加されても電気的絶縁は確保され、第１の実施
例と同様の効果が得られる。なお、ＣＭＯＳ集積回路に
おいては、Ｎ型不純物拡散層１２はＮウェルと同時に形
成できる。また、Ｎ型半導体基板（電源電位にバイアス
される）を使用する場合には、ｐ型不純物拡散層を形成
すればよい。
アスされているので、Ｎ型不純物拡散層１２にたとえ正
電圧が印加されても電気的絶縁は確保され、第１の実施
例と同様の効果が得られる。なお、ＣＭＯＳ集積回路に
おいては、Ｎ型不純物拡散層１２はＮウェルと同時に形
成できる。また、Ｎ型半導体基板（電源電位にバイアス
される）を使用する場合には、ｐ型不純物拡散層を形成
すればよい。
【００１３】
【発明の効果】以上説明したように本発明は、レーザ光
で溶断されるヒューズ素子の下に多結晶シリコン膜ある
いは半導体基板とは逆導電型の不純物拡散層を形成する
ことによって、レーザ光照射によるヒューズ素子のアル
ミニウム電極配線と半導体基板間の絶縁劣化の危険性を
小さくすることが出来るという効果がある。
で溶断されるヒューズ素子の下に多結晶シリコン膜ある
いは半導体基板とは逆導電型の不純物拡散層を形成する
ことによって、レーザ光照射によるヒューズ素子のアル
ミニウム電極配線と半導体基板間の絶縁劣化の危険性を
小さくすることが出来るという効果がある。
【図１】本発明の第１の実施例を示す平面図（図１
（ａ））および断面図（図１（ｂ））である。
（ａ））および断面図（図１（ｂ））である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来の技術の説明に使用する平面図（図３
（ａ））および断面図（図３（ｂ））である。
（ａ））および断面図（図３（ｂ））である。
１ ｐ型シリコン ２ フィールド酸化膜 ３ 第１層間絶縁膜 ４ 多結晶シリコン層 ５−１，５−２ アルミニウム電極配線 ６ 第２層間絶縁膜 ７ 開口 ８−１，８−２ コンタクト孔 ９ 第１層多結晶シリコン膜 １０ 第２層多結晶シリコン膜 １１ カバー膜 １２ Ｎ型不純物拡散層
Claims (2)
- 【請求項１】 半導体チップの所定の絶縁膜上に形成さ
れた第１層多結晶シリコン膜と、前記第１層多結晶シリ
コン膜上に第１層間絶縁膜を介して設けられた第２層多
結晶シリコン膜を含むヒューズ素子と、前記ヒューズ素
子の第２層多結晶シリコン膜を被覆する第２層間絶縁膜
に設けられたレーザ光照射用の開口とを有することを特
徴とする半導体集積回路。 - 【請求項２】 半導体チップの所定の絶縁膜上に形成さ
れた多結晶シリコン膜を含むヒューズ素子と、前記多結
晶シリコン膜を被覆する層間絶縁膜に設けられたレーザ
光照射用の開口と、前記半導体チップを構成する第１導
電型半導体基板の前記開口下部の表面部に設けられた第
２導電型不純物拡散層とを有することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634691A JPH0541481A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634691A JPH0541481A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541481A true JPH0541481A (ja) | 1993-02-19 |
Family
ID=16356313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19634691A Pending JPH0541481A (ja) | 1991-08-06 | 1991-08-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541481A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204129A (ja) * | 1995-01-20 | 1996-08-09 | Seikosha Co Ltd | 半導体装置 |
| US6339250B1 (en) | 1998-07-06 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6373120B1 (en) | 1998-02-12 | 2002-04-16 | Nec Corporation | Semiconductor device for simultaneously achieving high reliability to laser light radiation and small occupation region and method of manufacturing it |
| US7781861B2 (en) | 2003-03-31 | 2010-08-24 | Sony Corporation | Semiconductor device |
| CN115810609A (zh) * | 2022-12-08 | 2023-03-17 | 上海功成半导体科技有限公司 | 熔丝修调结构及其制备方法、集成电路 |
-
1991
- 1991-08-06 JP JP19634691A patent/JPH0541481A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204129A (ja) * | 1995-01-20 | 1996-08-09 | Seikosha Co Ltd | 半導体装置 |
| US6373120B1 (en) | 1998-02-12 | 2002-04-16 | Nec Corporation | Semiconductor device for simultaneously achieving high reliability to laser light radiation and small occupation region and method of manufacturing it |
| US6339250B1 (en) | 1998-07-06 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7781861B2 (en) | 2003-03-31 | 2010-08-24 | Sony Corporation | Semiconductor device |
| CN115810609A (zh) * | 2022-12-08 | 2023-03-17 | 上海功成半导体科技有限公司 | 熔丝修调结构及其制备方法、集成电路 |
| CN115810609B (zh) * | 2022-12-08 | 2023-09-12 | 上海功成半导体科技有限公司 | 熔丝修调结构及其制备方法、集成电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |