JPH0821635B2 - Ｍｏｓトランジスタの導通状態の制御方法と、該方法を実施して得られる集積回路 - Google Patents
Ｍｏｓトランジスタの導通状態の制御方法と、該方法を実施して得られる集積回路Info
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- JPH0821635B2 JPH0821635B2 JP63164796A JP16479688A JPH0821635B2 JP H0821635 B2 JPH0821635 B2 JP H0821635B2 JP 63164796 A JP63164796 A JP 63164796A JP 16479688 A JP16479688 A JP 16479688A JP H0821635 B2 JPH0821635 B2 JP H0821635B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、MOSトランジスタの導通状態の制御方法
と、この方法を実施することによって得られる一般的に
チップと呼ばれる集積回路に関するものである。
と、この方法を実施することによって得られる一般的に
チップと呼ばれる集積回路に関するものである。
本発明は一般に半導体単結晶チップ基板に集積化され
たMOS型電界効果トランジスタから形成される回路の設
計及び製造に利用される。本発明は、VLSIチップといわ
れる大規模集積回路及び超高密度集積回路、特に、プロ
グラム可能なROM（P-ROM）を含むチップの設計と製造に
有利に適用される。
たMOS型電界効果トランジスタから形成される回路の設
計及び製造に利用される。本発明は、VLSIチップといわ
れる大規模集積回路及び超高密度集積回路、特に、プロ
グラム可能なROM（P-ROM）を含むチップの設計と製造に
有利に適用される。
従来の技術 高密度の集積回路の現在の設計および製造技術の傾向
は、そのチップの回路を変更するためにレーザを大規模
に利用しようとするものである。チップがプログラム可
能なROMである場合あるいはプログラム可能なROMを含む
場合にも、回路の変更は当然行われる。すなわち、この
レーザによるプログラミングはメモリセルの導通状態を
決定するのに使用される。また、接続欠陥を訂正するた
めにもチップ回路の変更が行われる。一般には、チップ
の集積回路のレーザによるプログラミングは広く応用が
でき且つ多数の利点を有している。
は、そのチップの回路を変更するためにレーザを大規模
に利用しようとするものである。チップがプログラム可
能なROMである場合あるいはプログラム可能なROMを含む
場合にも、回路の変更は当然行われる。すなわち、この
レーザによるプログラミングはメモリセルの導通状態を
決定するのに使用される。また、接続欠陥を訂正するた
めにもチップ回路の変更が行われる。一般には、チップ
の集積回路のレーザによるプログラミングは広く応用が
でき且つ多数の利点を有している。
集積回路は、基本的に、電子要素を構成するためにド
ーピングされた領域を内蔵し且つこれらの電子要素を相
互に結合する配線網を有する半導体基板である。この配
線網は、基板材料を成長させて形成される二酸化珪素
（SiO2）の誘電体層を介して基板上に乗っている。誘電
体層は一般にドーピング領域上の薄い層で、約数十ナノ
メートルであるが、ドーピング領域の間では厚くなって
いる（数百ナノメートル）。配線網は一般に絶縁層によ
って分離され且つ絶縁層を貫通した脚部（バイアス）に
よって一定の点で接続された複数の層によって構成され
ている。各導体層は、近接する導体層の導体と直角な方
向に互いに平行な多数の層から構成されている。下側の
層の導体は、基板の上記領域に、この領域を被覆してい
る誘電体層に形成された孔を介して接続されている。
ーピングされた領域を内蔵し且つこれらの電子要素を相
互に結合する配線網を有する半導体基板である。この配
線網は、基板材料を成長させて形成される二酸化珪素
（SiO2）の誘電体層を介して基板上に乗っている。誘電
体層は一般にドーピング領域上の薄い層で、約数十ナノ
メートルであるが、ドーピング領域の間では厚くなって
いる（数百ナノメートル）。配線網は一般に絶縁層によ
って分離され且つ絶縁層を貫通した脚部（バイアス）に
よって一定の点で接続された複数の層によって構成され
ている。各導体層は、近接する導体層の導体と直角な方
向に互いに平行な多数の層から構成されている。下側の
層の導体は、基板の上記領域に、この領域を被覆してい
る誘電体層に形成された孔を介して接続されている。
現在のところ、大きな寸法のチップに極めて高密度に
集積回路を製造する場合の無欠陥チップの比率は極めて
低い。この欠陥は半導体基板にもれば、チップ要素を互
いに接続するために基板上に形成される配線網にもあ
る。使用可能なチップ比率を増大させるためにの欠陥の
訂正方法はいくつかしるが、これらの訂正方法は、回路
を再構成する方法か、機能ブロックの冗長性を利用する
ものである。回路再構成法は、欠陥のある回路の配線ま
たは機能を変更させるものであり、一方、冗長性を利用
する方法は、欠陥のあるブロックを訂正のために特に備
えられた同等なブロックと置き換えるものである。
集積回路を製造する場合の無欠陥チップの比率は極めて
低い。この欠陥は半導体基板にもれば、チップ要素を互
いに接続するために基板上に形成される配線網にもあ
る。使用可能なチップ比率を増大させるためにの欠陥の
訂正方法はいくつかしるが、これらの訂正方法は、回路
を再構成する方法か、機能ブロックの冗長性を利用する
ものである。回路再構成法は、欠陥のある回路の配線ま
たは機能を変更させるものであり、一方、冗長性を利用
する方法は、欠陥のあるブロックを訂正のために特に備
えられた同等なブロックと置き換えるものである。
上記の回路再構成法と冗長性を利用する方法は、所定
の接続のプログラムに従って欠陥のある配線に接続でき
るように設計された補足的な配線を介して実施される。
さらに詳しく言えば、チップ内の集積回路の設計は、い
くつかのブロックの元の導体またはチップの機能素子が
対応する訂正回路の置換導体と共働するように考えられ
ている。これらの元の導体および置換導体は、基板の配
線網の配線かドーピング領域にすることができる。上記
の訂正は、欠陥のあるブロックもしくは機能素子を殺し
て、元の導体を対応する置換導体に接続することによっ
て行われる。
の接続のプログラムに従って欠陥のある配線に接続でき
るように設計された補足的な配線を介して実施される。
さらに詳しく言えば、チップ内の集積回路の設計は、い
くつかのブロックの元の導体またはチップの機能素子が
対応する訂正回路の置換導体と共働するように考えられ
ている。これらの元の導体および置換導体は、基板の配
線網の配線かドーピング領域にすることができる。上記
の訂正は、欠陥のあるブロックもしくは機能素子を殺し
て、元の導体を対応する置換導体に接続することによっ
て行われる。
特にROM用または回路訂正用のプログラミング方法が
幾つか実際に用いられている。しかし、これらの方法で
は、トランジスタへの接続部分の導通状態を制御して一
つの導体を他の導体に接続することは避けられている。
すなわち、一つまたは複数の接続トランジスタの分極部
分あるいは制御部分は複雑で、面積がかなり大きく且つ
高価であるので、こうした大きな寸法の超高密度集積回
路のチップ上に多数の接続部を予め乗せるるということ
は、面積的にも、コスト的にも避けなければならない。
幾つか実際に用いられている。しかし、これらの方法で
は、トランジスタへの接続部分の導通状態を制御して一
つの導体を他の導体に接続することは避けられている。
すなわち、一つまたは複数の接続トランジスタの分極部
分あるいは制御部分は複雑で、面積がかなり大きく且つ
高価であるので、こうした大きな寸法の超高密度集積回
路のチップ上に多数の接続部を予め乗せるるということ
は、面積的にも、コスト的にも避けなければならない。
従って、これらのプログラミング方法では、レーザビ
ームによりプログラム可能な接続部をできるだけ多数い
使用するという傾向にある。この接続部は中間絶縁層に
よって絶縁された互いに重なった２つの導体間に形成さ
れる。従って、集積回路の設計では、元の導体と回路訂
正用の置換導体と重ねるか、プログラム可能なROMの行
のラインと列のラインの２つの導体を重ねる。この場
合、これら２つの導体は特に交差して重ねられる。
ームによりプログラム可能な接続部をできるだけ多数い
使用するという傾向にある。この接続部は中間絶縁層に
よって絶縁された互いに重なった２つの導体間に形成さ
れる。従って、集積回路の設計では、元の導体と回路訂
正用の置換導体と重ねるか、プログラム可能なROMの行
のラインと列のラインの２つの導体を重ねる。この場
合、これら２つの導体は特に交差して重ねられる。
発明が解決しようとする課題 しかし、２つの導体の互いに重さねられた部分をレー
ザで接続する従来の接続方法では、上側の導体が配線網
の上側の位置に配置されていることが必要である。この
制約のため、配線が極めて複雑になり、配線網の接続の
ために設けられたチャネルが不必要に大きくなる。この
ことは欠陥のあるブロックおよび機能素子をレーザによ
り切断して絶縁させる場合についても同様である。
ザで接続する従来の接続方法では、上側の導体が配線網
の上側の位置に配置されていることが必要である。この
制約のため、配線が極めて複雑になり、配線網の接続の
ために設けられたチャネルが不必要に大きくなる。この
ことは欠陥のあるブロックおよび機能素子をレーザによ
り切断して絶縁させる場合についても同様である。
従って、レーザ制御のプログラミングは簡単で、小型
で且つコストの安いトランジスタ接続部に対して行うの
が望ましい。事実、これらの接続部は、接続ができる限
り短くなるように、基板のレベルの位置に形成されてい
る。従って、接続部をこのように配置することによっ
て、配線網を小型化でき、その設計も簡単になる。
で且つコストの安いトランジスタ接続部に対して行うの
が望ましい。事実、これらの接続部は、接続ができる限
り短くなるように、基板のレベルの位置に形成されてい
る。従って、接続部をこのように配置することによっ
て、配線網を小型化でき、その設計も簡単になる。
本発明の目的は、上記欠点を無くして、MOSトランジ
スタの導通状態を簡単に制御することができるようにす
ることにある。
スタの導通状態を簡単に制御することができるようにす
ることにある。
本発明の導通状態の制御法では、トランジスタに余分
な要素を設けることは全く必要でないので、寸法が大き
くなるという問題が解決される。
な要素を設けることは全く必要でないので、寸法が大き
くなるという問題が解決される。
さらに、チップ製造後、すなわち、パッシベーション
層を堆積させた後に導通状態の制御を行うことができ
る。
層を堆積させた後に導通状態の制御を行うことができ
る。
さらに、本発明による制御は、実際に光学顕微鏡を用
いても、MOSトランジスタの導通状態の変更の跡が全く
見えない。
いても、MOSトランジスタの導通状態の変更の跡が全く
見えない。
課題を解決するための手段 本発明によるMOSトランジスタの導通状態の制御方法
は、ソース領域又はドレイン領域とゲートとの重なって
いる部分にレーザビームを向け、レーザビームの出力と
直径とパルス数とを制御し、ソース領域又はドレイン領
域とゲートとの間の誘電体中に電気抵抗の低い部分であ
って、絶縁欠陥からなる部分を限定的に作成して電気的
接続部を形成することを特徴としている。
は、ソース領域又はドレイン領域とゲートとの重なって
いる部分にレーザビームを向け、レーザビームの出力と
直径とパルス数とを制御し、ソース領域又はドレイン領
域とゲートとの間の誘電体中に電気抵抗の低い部分であ
って、絶縁欠陥からなる部分を限定的に作成して電気的
接続部を形成することを特徴としている。
本発明による、少なくとも一つのMOSトランジスタを
含む集積回路は、トランジスタのゲートがそのソース領
域またはドレイン領域に電気的接続によって接続されて
おり、その電気的接続が、誘電体中の電気抵抗の低い部
分であって、その部分がソース領域又はドレイン領域及
びゲートの構造を実質的に変化させず、誘電体中の限定
的な絶縁欠陥から作成されることを特徴としている。
含む集積回路は、トランジスタのゲートがそのソース領
域またはドレイン領域に電気的接続によって接続されて
おり、その電気的接続が、誘電体中の電気抵抗の低い部
分であって、その部分がソース領域又はドレイン領域及
びゲートの構造を実質的に変化させず、誘電体中の限定
的な絶縁欠陥から作成されることを特徴としている。
実施例 本発明の特徴及び利点は、添付図面を参照して行う以
下の実施例の説明によって明らかとなろう。
下の実施例の説明によって明らかとなろう。
第１図は、簡単にはチップと呼ばれる、本発明による
集積回路10の一部分の断面図である。この断面は第２図
の概略図に示したように構成されたMOSトランジスタ11
の位置における断面である。第１図（第３図および第４
図も同様）では、図面を見易くするために、長さの縮
尺、拡大率を変えている。しかし、当業者は容易にこれ
らを訂正することができるであろう。トランジスタ11
は、チップ10の半導体基板12の面上に形成されている。
半導体基板12はＰ形単結晶シリコンによって形成されて
いると仮定する。基板のもう一方の面は、基板電極13に
よって被覆されている。この電極は基板電位V0となる。
トランジスタ11は、ソース領域14とドレイン領域15とゲ
ート16とによって構成される。この場合、ソース領域14
およびドレイン領域15はN+形であり、通常は、基板13の
成長によって得られて二酸化シリコン（SiO2）からなる
誘電体薄膜層17の下に形成されている。この誘電体層17
はソース電極18およびドレイン電極19をそれぞれ形成す
るために、ソース領域14およびドレイン領域15の位置で
開口している。ゲート16は、ソース領域14とドレイン領
域15との間の誘電体薄膜層の上に形成されている。通
常、アニール時のソース領域14およびドレイン領域15中
へのドーパントの拡散によって、これらの領域は、図示
したように距離ｄの分だけゲートの下からはみ出るよう
になる。ゲートは金属、強くドーピングされた多結晶シ
リコン（ポリシリコン）または合金である。このゲート
は、ゲート電極20を構成する金属部分と接触している。
集積回路10の一部分の断面図である。この断面は第２図
の概略図に示したように構成されたMOSトランジスタ11
の位置における断面である。第１図（第３図および第４
図も同様）では、図面を見易くするために、長さの縮
尺、拡大率を変えている。しかし、当業者は容易にこれ
らを訂正することができるであろう。トランジスタ11
は、チップ10の半導体基板12の面上に形成されている。
半導体基板12はＰ形単結晶シリコンによって形成されて
いると仮定する。基板のもう一方の面は、基板電極13に
よって被覆されている。この電極は基板電位V0となる。
トランジスタ11は、ソース領域14とドレイン領域15とゲ
ート16とによって構成される。この場合、ソース領域14
およびドレイン領域15はN+形であり、通常は、基板13の
成長によって得られて二酸化シリコン（SiO2）からなる
誘電体薄膜層17の下に形成されている。この誘電体層17
はソース電極18およびドレイン電極19をそれぞれ形成す
るために、ソース領域14およびドレイン領域15の位置で
開口している。ゲート16は、ソース領域14とドレイン領
域15との間の誘電体薄膜層の上に形成されている。通
常、アニール時のソース領域14およびドレイン領域15中
へのドーパントの拡散によって、これらの領域は、図示
したように距離ｄの分だけゲートの下からはみ出るよう
になる。ゲートは金属、強くドーピングされた多結晶シ
リコン（ポリシリコン）または合金である。このゲート
は、ゲート電極20を構成する金属部分と接触している。
本発明は、ゲート16とソース領域14またはドレイン領
域15との間にレーザによる接続部を含む電気接続部を形
成して、MOSトランジスタ11の導通状態を確実に制御す
ることからなる。第１図に示した実施例では、レーザビ
ーム21は、基板12に直角にゲート16の端部に向かって照
射される。そのゲートは、距離ｄの分だけソース領域14
およびドレイン領域15を被覆している。図示した接続部
22は、ゲート16とドレイン領域15との間に形成されてい
る。接続部22は、ゲート16とドレイン領域15との間に短
絡部、すなわち、抵抗が小さい電気的接続部を形成す
る。従って、MOSトランジスタ11の電極18、19および20
に適当な電位が印加されると、直ちにこのトランジスタ
は確実に正の導通状態に置かれる。トランジスタ11の負
の導通状態（閉塞）は、ゲート16とソース領域14との間
にレーザによる接続部22を形成することによって確実に
決定される。
域15との間にレーザによる接続部を含む電気接続部を形
成して、MOSトランジスタ11の導通状態を確実に制御す
ることからなる。第１図に示した実施例では、レーザビ
ーム21は、基板12に直角にゲート16の端部に向かって照
射される。そのゲートは、距離ｄの分だけソース領域14
およびドレイン領域15を被覆している。図示した接続部
22は、ゲート16とドレイン領域15との間に形成されてい
る。接続部22は、ゲート16とドレイン領域15との間に短
絡部、すなわち、抵抗が小さい電気的接続部を形成す
る。従って、MOSトランジスタ11の電極18、19および20
に適当な電位が印加されると、直ちにこのトランジスタ
は確実に正の導通状態に置かれる。トランジスタ11の負
の導通状態（閉塞）は、ゲート16とソース領域14との間
にレーザによる接続部22を形成することによって確実に
決定される。
レーザビーム21による接続部22は、従来の方法によっ
て行うことができる。例えば、「ジャーナル オブ ア
プライド フィジックス（Journal of Applied Physic
s）」第47巻、第５号（1976年、５月）に掲載されたプ
ラタキス（Platakis）の論文「MOS構造におけるレーザ
による金属−半導体電気接続メカニズム（Mechanism of
laser-induced metal-semiconductor electrical conn
exions in MOS structures）」に記載されている方法等
がある。しかし、この方法は、孔が形成される程度の高
エネルギーのレーザビームを使用するため、トランジス
タの機能が妨害される可能性がある。さらに、電気的な
全ての導体層と、上側の導体層、すなわち、ゲート16を
被覆する絶縁体層を形成する前に、接続部を形成しなけ
ればならないという欠点がある。換言すれば、この接続
方法では、配線網の形成前に接続部を形成しなければな
らない。
て行うことができる。例えば、「ジャーナル オブ ア
プライド フィジックス（Journal of Applied Physic
s）」第47巻、第５号（1976年、５月）に掲載されたプ
ラタキス（Platakis）の論文「MOS構造におけるレーザ
による金属−半導体電気接続メカニズム（Mechanism of
laser-induced metal-semiconductor electrical conn
exions in MOS structures）」に記載されている方法等
がある。しかし、この方法は、孔が形成される程度の高
エネルギーのレーザビームを使用するため、トランジス
タの機能が妨害される可能性がある。さらに、電気的な
全ての導体層と、上側の導体層、すなわち、ゲート16を
被覆する絶縁体層を形成する前に、接続部を形成しなけ
ればならないという欠点がある。換言すれば、この接続
方法では、配線網の形成前に接続部を形成しなければな
らない。
本発明に適用可能な方法の中で、最も適した方法は以
下の方法である。すなわち、ビーム21を当て、トランジ
スタ11のゲート16の端部とソース領域14またはドレイン
領域15とを重ねる方法である。第３図は、レーザビーム
21を使用してゲート16とドレイン領域15の位置に接続部
22を形成する場合の第１図の拡大詳細図である。図示し
たように、レーザビーム21は、ドレイン領域15を被覆す
る誘電体薄膜層17上のゲート16の端部上の部分21aと誘
電体薄膜層の部分21bに分かれて照射される。この方法
では、誘電体薄膜層17に電気抵抗が小さな固定された欠
陥を発生させるようにレーザビームの出力、直径、パル
ス数および時間を決定する。この接続法には多くの利点
がある。先ず、この接続部は、低エネルギーのレーザビ
ーム21によって形成される。次に、この接続部は誘電体
薄膜層にしか形成されない。これは、薄膜層17に欠陥を
生じさせるのに十分な効果的且つ信頼性のある接続部22
が確実に形成できるだけの低いエネルギーのレーザビー
ム21を用いたことによるものと思われる。さらに、この
接続部は光学顕微鏡では見えず、従って、チップ、特に
本発明によるトランジスタを内蔵したチップ中に入った
情報の秘密を守ることができる。また、レーザビームに
必要な出力が小さいので、例え配線網やこの配線網を被
覆してチップの回路を物理的、電気的および化学的に保
護するパッシベーション層が存在したとしても、上記の
接続部22を形成することができる。
下の方法である。すなわち、ビーム21を当て、トランジ
スタ11のゲート16の端部とソース領域14またはドレイン
領域15とを重ねる方法である。第３図は、レーザビーム
21を使用してゲート16とドレイン領域15の位置に接続部
22を形成する場合の第１図の拡大詳細図である。図示し
たように、レーザビーム21は、ドレイン領域15を被覆す
る誘電体薄膜層17上のゲート16の端部上の部分21aと誘
電体薄膜層の部分21bに分かれて照射される。この方法
では、誘電体薄膜層17に電気抵抗が小さな固定された欠
陥を発生させるようにレーザビームの出力、直径、パル
ス数および時間を決定する。この接続法には多くの利点
がある。先ず、この接続部は、低エネルギーのレーザビ
ーム21によって形成される。次に、この接続部は誘電体
薄膜層にしか形成されない。これは、薄膜層17に欠陥を
生じさせるのに十分な効果的且つ信頼性のある接続部22
が確実に形成できるだけの低いエネルギーのレーザビー
ム21を用いたことによるものと思われる。さらに、この
接続部は光学顕微鏡では見えず、従って、チップ、特に
本発明によるトランジスタを内蔵したチップ中に入った
情報の秘密を守ることができる。また、レーザビームに
必要な出力が小さいので、例え配線網やこの配線網を被
覆してチップの回路を物理的、電気的および化学的に保
護するパッシベーション層が存在したとしても、上記の
接続部22を形成することができる。
実施例 以下の実施例は、本発明方法の典型例を示すものであ
る。このトランジスタ11のソース領域14とドレイン領域
15の厚さは0.4ミクロンであり、ゲート16は厚さ0.5ミク
ロンの深さに強くドーピングされたポリシリコンからな
り、ゲートを被覆する絶縁層の厚さは約１ミクロンであ
り、二酸化シリコンの薄膜層17の厚さは70ナノメートル
である。ビーム21の直径は５ミクロンで、出力は約0.76
ワットである。ミリ秒のパルスを１つ加えるだけで、接
続22を形成することができる。この接続部の抵抗値を測
定すると約350オームである。条件を変えて様々な実験
を行った結果、この方法は金属ゲートにも適用すること
ができ、接続22の抵抗は100から数キロオーム、特に300
から３キロオームの範囲にあることが分かった。この数
値は、レーザビームに関して使用される種々のパラメー
タとトランジスタ11の構造素子とによって変化する。
る。このトランジスタ11のソース領域14とドレイン領域
15の厚さは0.4ミクロンであり、ゲート16は厚さ0.5ミク
ロンの深さに強くドーピングされたポリシリコンからな
り、ゲートを被覆する絶縁層の厚さは約１ミクロンであ
り、二酸化シリコンの薄膜層17の厚さは70ナノメートル
である。ビーム21の直径は５ミクロンで、出力は約0.76
ワットである。ミリ秒のパルスを１つ加えるだけで、接
続22を形成することができる。この接続部の抵抗値を測
定すると約350オームである。条件を変えて様々な実験
を行った結果、この方法は金属ゲートにも適用すること
ができ、接続22の抵抗は100から数キロオーム、特に300
から３キロオームの範囲にあることが分かった。この数
値は、レーザビームに関して使用される種々のパラメー
タとトランジスタ11の構造素子とによって変化する。
第１図および第２図は、上記の本発明を用いたトラン
ジスタ11の好ましい使用法を示すものである。ゲート電
極20は、導体23を介してトランジスタ20とは関係のない
N+形の領域24に接続されている。図示した領域24は絶縁
されており、浮動電位を有する。この領域は、基板12と
共にダイオード25を形成するのが好ましい。このダイオ
ードのアノードは基板12によって構成されており、アノ
ード電極は基板の電極13によって構成されている。ダイ
オード25のカソードは領域24によって構成されており、
カソード電極26は導体23の端部の一部である。従って、
ソース電極18にアース（0V）を、電極19に適当なドレイ
ン電位を印加すると、ドレイン領域15の位置にその接続
部22を備えたトランジスタは正の導通状態になる。その
ゲート電流は、ダイオード25の導通電流（ダイオードの
リーク電流）から構成されている。この電流は、導体23
を介したダイオード（領域24/基板12）とゲート16との
ジャンクションに極性を与えるのに十分である。
ジスタ11の好ましい使用法を示すものである。ゲート電
極20は、導体23を介してトランジスタ20とは関係のない
N+形の領域24に接続されている。図示した領域24は絶縁
されており、浮動電位を有する。この領域は、基板12と
共にダイオード25を形成するのが好ましい。このダイオ
ードのアノードは基板12によって構成されており、アノ
ード電極は基板の電極13によって構成されている。ダイ
オード25のカソードは領域24によって構成されており、
カソード電極26は導体23の端部の一部である。従って、
ソース電極18にアース（0V）を、電極19に適当なドレイ
ン電位を印加すると、ドレイン領域15の位置にその接続
部22を備えたトランジスタは正の導通状態になる。その
ゲート電流は、ダイオード25の導通電流（ダイオードの
リーク電流）から構成されている。この電流は、導体23
を介したダイオード（領域24/基板12）とゲート16との
ジャンクションに極性を与えるのに十分である。
本発明によるトランジスタ11の分極のこの実施態様に
は多くの利点がある。トランジスタは１つで十分であ
る。ダイオード25はトランジスタ11の近傍に形成され
る。従って、全体が単純で且つ極めてコンパクトであ
る。また、この組立てにはコストがかからない。領域24
にもソース領域14およびドレイン領域15と同様に接続部
を形成することができる、その接続22は極めて単純に行
える。
は多くの利点がある。トランジスタは１つで十分であ
る。ダイオード25はトランジスタ11の近傍に形成され
る。従って、全体が単純で且つ極めてコンパクトであ
る。また、この組立てにはコストがかからない。領域24
にもソース領域14およびドレイン領域15と同様に接続部
を形成することができる、その接続22は極めて単純に行
える。
第１図と第２図は、さらに、導体27とそれと組み合わ
された導体28との接続に応用したトランジスタ11とその
ダイオード25の各種の実施例を示している。ドレイン電
極19は導体29によって導体28に接続されており、一方、
ソース電極18は導体30によって導体27に接続されてい
る。導体27と28の端部にはトランジスタ11に極性を与え
るのに適当な電圧が加えられる。本発明が適用可能な一
つの応用例としては、導体27が欠陥のあるオリジナル
（元の）ブロックまたは機能素子であり、導体28が冗長
回路として用いられる置換用導体である場合が考えられ
る。言い換えれば、本発明は、欠陥のあるブロックまた
は機能素子を再構成するための当業者には明らかな方法
で、論理ゲートの状態を変更するのに使用することがで
きる。他の実例としては、導体27と28の各々が各セル中
にトランジスタ11を含んだプログラム可能なROMの行線
と列線を構成している場合がある。トランジスタ11は場
合によってはダイオード25と組み合わされていてもよ
い。このダイオード25は任意の分極素子によって置き換
えることもできる。
された導体28との接続に応用したトランジスタ11とその
ダイオード25の各種の実施例を示している。ドレイン電
極19は導体29によって導体28に接続されており、一方、
ソース電極18は導体30によって導体27に接続されてい
る。導体27と28の端部にはトランジスタ11に極性を与え
るのに適当な電圧が加えられる。本発明が適用可能な一
つの応用例としては、導体27が欠陥のあるオリジナル
（元の）ブロックまたは機能素子であり、導体28が冗長
回路として用いられる置換用導体である場合が考えられ
る。言い換えれば、本発明は、欠陥のあるブロックまた
は機能素子を再構成するための当業者には明らかな方法
で、論理ゲートの状態を変更するのに使用することがで
きる。他の実例としては、導体27と28の各々が各セル中
にトランジスタ11を含んだプログラム可能なROMの行線
と列線を構成している場合がある。トランジスタ11は場
合によってはダイオード25と組み合わされていてもよ
い。このダイオード25は任意の分極素子によって置き換
えることもできる。
第４図は、MOSトランジスタ11のソース領域14または
ドレイン領域15にゲート16を接続するための本発明を用
いた電気的接続法の他の実施態様を示している。なお、
上記の第１〜３図の要素と類似の要素には同一の参照番
号を付し、変更した要素には記号「′」を付けてある。
第４図はトランジスタ11の平面図である。図面を簡潔に
するため、この図では集積回路11の配線網中の本発明に
関係のない導体は省略してある。図示した実施例では、
ソース領域14とドレイン領域15は長方形の領域である。
ゲート16は帯状である。このトランジスタの断面は、第
１図に示した通りである。しかし、本発明による他の実
施態様では、ゲート16とソース領域14またはドレイン領
域15との接続は、ゲート16をソース領域14またはドレイ
ン領域15に接続する導体31によって行われる。図示した
例では導体31がゲート16をドレイン領域15に接続してい
る。
ドレイン領域15にゲート16を接続するための本発明を用
いた電気的接続法の他の実施態様を示している。なお、
上記の第１〜３図の要素と類似の要素には同一の参照番
号を付し、変更した要素には記号「′」を付けてある。
第４図はトランジスタ11の平面図である。図面を簡潔に
するため、この図では集積回路11の配線網中の本発明に
関係のない導体は省略してある。図示した実施例では、
ソース領域14とドレイン領域15は長方形の領域である。
ゲート16は帯状である。このトランジスタの断面は、第
１図に示した通りである。しかし、本発明による他の実
施態様では、ゲート16とソース領域14またはドレイン領
域15との接続は、ゲート16をソース領域14またはドレイ
ン領域15に接続する導体31によって行われる。図示した
例では導体31がゲート16をドレイン領域15に接続してい
る。
導体31はゲート16の延長部でもよく、他の材料で形成
してもよい。レーザ22による接続は、ドレイン領域15の
位置または導体31がゲート16と重なる位置で行われる。
この実施態様は、第１図に示したような一つの接続部22
による直接接続が行えないか、もしくはトランジスタの
機能に損害が生じる場合に好ましい。例えば、孔を形成
するようなレーザビーム21を使用する場合には、レーザ
ビーム21は配線網の層を介せずに直接ゲート16に当てる
ことが必要であるが、第４図に示した実施例の場合に
は、導体31（この導体は場合によっては他の接続導体と
結合されていてもよい）に配線網の上の位置で孔22を形
成することが可能になる。第４図に示したような場合に
は、第３図の場合に説明したレーザによる接続法を使用
して接続部を形成する際と同じ制約がある。すなわち、
ゲート16がソース領域14およびドレイン領域15とは別の
型にドーピングされた半導体材料で形成されている場合
には、この方法の接続は不可能である。これは、例え
ば、CMOS回路の場合である。第４図に示した実施例は、
導体31を本発明方法が使用できるようにすることによっ
て、レーザによる接続方法が使用できるようになるとい
う利点がある。例えば、導体31を金属または近接するソ
ース領域またはドレイン領域と同じ型のドーパントでド
ーピングする。第３図を参照した説明した方法によって
レーザビーム21を使用する場合には、ビームは、明らか
に、導体31の端部と接続すべき対応する導体素子との間
に重なるように照射される。このことは、導体23を接続
する場合も同じである。
してもよい。レーザ22による接続は、ドレイン領域15の
位置または導体31がゲート16と重なる位置で行われる。
この実施態様は、第１図に示したような一つの接続部22
による直接接続が行えないか、もしくはトランジスタの
機能に損害が生じる場合に好ましい。例えば、孔を形成
するようなレーザビーム21を使用する場合には、レーザ
ビーム21は配線網の層を介せずに直接ゲート16に当てる
ことが必要であるが、第４図に示した実施例の場合に
は、導体31（この導体は場合によっては他の接続導体と
結合されていてもよい）に配線網の上の位置で孔22を形
成することが可能になる。第４図に示したような場合に
は、第３図の場合に説明したレーザによる接続法を使用
して接続部を形成する際と同じ制約がある。すなわち、
ゲート16がソース領域14およびドレイン領域15とは別の
型にドーピングされた半導体材料で形成されている場合
には、この方法の接続は不可能である。これは、例え
ば、CMOS回路の場合である。第４図に示した実施例は、
導体31を本発明方法が使用できるようにすることによっ
て、レーザによる接続方法が使用できるようになるとい
う利点がある。例えば、導体31を金属または近接するソ
ース領域またはドレイン領域と同じ型のドーパントでド
ーピングする。第３図を参照した説明した方法によって
レーザビーム21を使用する場合には、ビームは、明らか
に、導体31の端部と接続すべき対応する導体素子との間
に重なるように照射される。このことは、導体23を接続
する場合も同じである。
第１図は、本発明による集積回路のMOSトランジスタの
一部分の鉛直方向の横断面図であり、 第２図は、第１図に示したMOSトランジスタの概略図で
あり、 第３図は、第１図に示したトランジスタの拡大詳細図で
あり、本発明による接続部の１実施態様を示しており、 第４図は、本発明によるMOSトランジスタの平面図であ
り、本発明の方法および集積回路の他の実施態様を示し
ている。 （主な参照番号） 10……集積回路、11……MOSトランジスタ、12……基
板、14……ソース領域、15……ドレイン領域、16……ゲ
ート、17……誘電体薄膜、18……ソース電極、19……ド
レイン電極、20……ゲート電極、21……レーザビーム、
22……接続部、23……導体、24……N+形領域、25……ダ
イオード、26……カソード電極、27,28,29,30,31……導
体
一部分の鉛直方向の横断面図であり、 第２図は、第１図に示したMOSトランジスタの概略図で
あり、 第３図は、第１図に示したトランジスタの拡大詳細図で
あり、本発明による接続部の１実施態様を示しており、 第４図は、本発明によるMOSトランジスタの平面図であ
り、本発明の方法および集積回路の他の実施態様を示し
ている。 （主な参照番号） 10……集積回路、11……MOSトランジスタ、12……基
板、14……ソース領域、15……ドレイン領域、16……ゲ
ート、17……誘電体薄膜、18……ソース電極、19……ド
レイン電極、20……ゲート電極、21……レーザビーム、
22……接続部、23……導体、24……N+形領域、25……ダ
イオード、26……カソード電極、27,28,29,30,31……導
体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルティーヌ ルイヨン−マルタン フランス国 78870 バイイ アレ ドゥ ラ ペピニエール 21 (56)参考文献 特開 昭49−52980（ＪＰ，Ａ)
Claims (10)
- 【請求項１】MOSトランジスタ（11）を導通状態または
非導通状態とする方法であって、 前記トランジスタは集積回路（10）の基板（12）の表面
上に形成されており、前記トランジスタは、 前記基板内に一つの導通形でドーピングされたソース領
域（14）とドレイン領域（15）と、 前記ソース及びドレイン領域の間の前記表面上の誘電体
層（17）の上に形成されたゲート（16）であって、前記
ソース及びドレイン領域は、前記ゲートのそれぞれ重な
っている部分（ｄ）の下に延長しており、前記ゲート
は、バイアス手段（Vo,25）に接続されているゲート
と、 を含んでおり、 前記方法は、第１の導体として使用される、前記ソース
及びドレイン領域の一方と、前記ゲート又は付加された
導体（31）からなる第２の導体との間の前記誘電体内
に、レーザビーム（21）によって、限定的な電気的接続
（22）を形成するステップを含んでおり、前記付加され
た導体は、前記ゲートに接続されており、前記第１の導
体として使用される前記領域上に延長した、重なってい
る部分を有しており、前記第２の導体は、金属製の材料
又は前記導通形でドーピングされた多結晶シリコンの少
なくとも一方からなり、 前記限定的な電気的接続が、第１及び第２の隣接範囲上
に当てるように前記レーザビームを向けるステップであ
って、前記第１の範囲（21a）が前記第２の導体の前記
重なっている部分の上に位置しており、前記第２の範囲
（21b）が前記第１の導体上に位置しており、前記第１
及び第２の範囲が、前記第２の導体の端部にそれぞれの
側面に隣接している、ステップと、 前記レーザビームの出力（Ｐ）と、直径（Ｄ）と、パル
スの数（Ｎ）とパルスの期間（Ｔ）とを制御し、前記第
１及び第２の導体及び前記誘電体に穴をあけずに、前記
限定的な電気的接続を形成するように、前記誘電体中に
電気抵抗の低い部分であって、前記第２の導体の前記端
部の下部の、前記誘電体中の、限定的な絶縁欠陥からな
る部分を限定的に作成するようにするステップと、によ
って形成されることを特徴とする方法。 - 【請求項２】前記トランジスタが配線網（23、29）によ
って、覆われている場合に、前記限定的な電気的接続が
なされる、請求項１に記載の方法。 - 【請求項３】前記配線網が、パシベーション層を含む請
求項２に記載の方法。 - 【請求項４】前記ゲートが前記バイアス手段を用いて、
基板の領域（24）との、基板のインターフェイスによっ
て形成されるダイオード（25）の逆電流によって、バイ
アスされ、前記領域はドーピングされ、浮動電位を有し
ている、請求項１から３のいずれか一項に記載の方法。 - 【請求項５】集積回路（10）の基板（12）上の回路経路
（27、28）をプログラミングする方法であって、前記回
路経路はMOSトランジスタを含んでおり、請求項１から
４のいずれか一項に規定された、トランジスタを限定的
な導通状態又は非導通状態とする方法を使用して、前記
経路をプログラムすることを特徴とする方法。 - 【請求項６】前記回路経路がプログラマブルROMの一部
である、請求項５に記載の方法。 - 【請求項７】基板（12）の表面上に形成された、少なく
とも一つのMOSトランジスタを含む集積回路（10）であ
って、前記トランジスタは、 前記基板内に一つの導通形でドーピングされたソース領
域（14）とドレイン領域（15）と、 前記ソース及びドレイン領域の間の前記表面上の誘電体
層（17）の上に形成されたゲート（16）であって、前記
ソース及びドレイン領域は、前記ゲートのそれぞれ重な
っている部分（ｄ）及び端部の下に延長しており、前記
ゲートは、バイアス手段（Vo,25）に接続されているゲ
ートと、 第１の導体として使用される、ソース及びドレイン領域
の一方と、前記ゲート又は付加された導体（31）からな
る第２の導体との間の前記誘電体内に、レーザによって
形成される、限定的な電気的接続（22）であって、前記
付加された導体は、前記ゲートに接続されており、前記
第１の導体として使用される前記領域上に延長した重な
っている部分及び端部を有しており、前記第２の導体
は、金属製の材料又は前記導通形でドーピングされた多
結晶シリコンの少なくとも一方からなる、電気的接続と
を含んでおり、 前記限定的な電気的接続が、前記誘電体中の電気抵抗の
低い部分であって、前記部分が、前記第１及び第２の導
体の構造を実質的に変化させずに、前記第２の導体の端
部の下部の、前記誘電体中の、限定的な絶縁欠陥から作
成されることを特徴とする集積回路。 - 【請求項８】前記ゲートが前記バイアス手段を用いて、
基板の領域（24）との、基板のインターフェイスによっ
て形成されるダイオード（25）の逆電流によって、バイ
アスされ、前記領域はドーピングされ、浮動電位を有し
ている、請求項７に記載の集積回路。 - 【請求項９】前記限定的な電気的接続が、前記基板の回
路経路（27、28）をプログラミングするために使用され
る、請求項７又は８に記載の集積回路。 - 【請求項１０】記回路経路がプログラマブルROMの一部
である、請求項９に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8709381A FR2617637B1 (fr) | 1987-07-02 | 1987-07-02 | Procede de commande de l'etat de conduction d'un transistor mos et circuit integre mettant en oeuvre le procede |
| FR879381 | 1987-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435949A JPS6435949A (en) | 1989-02-07 |
| JPH0821635B2 true JPH0821635B2 (ja) | 1996-03-04 |
Family
ID=9352793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164796A Expired - Lifetime JPH0821635B2 (ja) | 1987-07-02 | 1988-07-01 | Ｍｏｓトランジスタの導通状態の制御方法と、該方法を実施して得られる集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0298829B1 (ja) |
| JP (1) | JPH0821635B2 (ja) |
| DE (1) | DE3855682D1 (ja) |
| ES (1) | ES2097109T3 (ja) |
| FR (1) | FR2617637B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2659171A1 (fr) * | 1990-03-02 | 1991-09-06 | Thomson Csf | Circuit electrique pour hyperfrequence comprenant une couche de polymere. |
| JP2587323B2 (ja) * | 1990-12-25 | 1997-03-05 | 小糸工業株式会社 | 座席用ヘッドレスト |
| GB2270795B (en) * | 1992-09-18 | 1995-02-15 | Texas Instruments Ltd | Improvements in or relating to the trimming of integrated circuits |
| US7668125B2 (en) | 2003-09-09 | 2010-02-23 | Qualcomm Incorporated | Incremental redundancy transmission for multiple parallel channels in a MIMO communication system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4952980A (ja) * | 1972-09-22 | 1974-05-23 | ||
| US4387503A (en) * | 1981-08-13 | 1983-06-14 | Mostek Corporation | Method for programming circuit elements in integrated circuits |
| US4583201A (en) * | 1983-09-08 | 1986-04-15 | International Business Machines Corporation | Resistor personalized memory device using a resistive gate fet |
| JPS6146045A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体装置 |
| FR2601500B1 (fr) * | 1986-07-11 | 1988-10-21 | Bull Sa | Procede de liaison programmable par laser de deux conducteurs superposes du reseau d'interconnexion d'un circuit integre, et circuit integre en resultant |
-
1987
- 1987-07-02 FR FR8709381A patent/FR2617637B1/fr not_active Expired
-
1988
- 1988-06-27 ES ES88401626T patent/ES2097109T3/es not_active Expired - Lifetime
- 1988-06-27 EP EP88401626A patent/EP0298829B1/fr not_active Expired - Lifetime
- 1988-06-27 DE DE3855682T patent/DE3855682D1/de not_active Expired - Lifetime
- 1988-07-01 JP JP63164796A patent/JPH0821635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0298829A1 (fr) | 1989-01-11 |
| ES2097109T3 (es) | 1997-04-01 |
| EP0298829B1 (fr) | 1996-11-27 |
| FR2617637A1 (fr) | 1989-01-06 |
| FR2617637B1 (fr) | 1989-10-27 |
| JPS6435949A (en) | 1989-02-07 |
| DE3855682D1 (de) | 1997-01-09 |
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