JPS59132159A - 接合破壊書込み型半導体記憶装置 - Google Patents
接合破壊書込み型半導体記憶装置Info
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- JPS59132159A JPS59132159A JP58005997A JP599783A JPS59132159A JP S59132159 A JPS59132159 A JP S59132159A JP 58005997 A JP58005997 A JP 58005997A JP 599783 A JP599783 A JP 599783A JP S59132159 A JPS59132159 A JP S59132159A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１、電気的に情報の書き込みか可能な生家
導体記憶装ぎに関する。
電気的に書き込み可能な中導体記憶装置（以下プログラ
マブル素・子と称す）を用いて構成した集積回路１例え
ばプログラマブル・リード・オンリー・メモリ（ＦＲＯ
Ｍ）やフィールド・プログラマブル・ロジック・アレイ
（ＦＰＬＡ）などは、使用者が必要とする独自の情報や
論理機能を持った固有の集積回路が、短期にしかも安価
に入手できるという特徴のため現在広く使われている。
マブル素・子と称す）を用いて構成した集積回路１例え
ばプログラマブル・リード・オンリー・メモリ（ＦＲＯ
Ｍ）やフィールド・プログラマブル・ロジック・アレイ
（ＦＰＬＡ）などは、使用者が必要とする独自の情報や
論理機能を持った固有の集積回路が、短期にしかも安価
に入手できるという特徴のため現在広く使われている。
プログラマブル素子としては、電流を流して開放とする
もの（いわゆるヒユーズ型）や接合を短絡するもの（い
わゆる接合破壊型）などあるが、集積回路が高スピード
、高密度の方向に進んでいる現在、プログラマブル素子
に要求される特性は、アレイとして構成した時の一単位
（以下セルノの寄生容量が少なく、且つ、セルの面積が
小さい事、さらには書き込み電流の小さい事である。
もの（いわゆるヒユーズ型）や接合を短絡するもの（い
わゆる接合破壊型）などあるが、集積回路が高スピード
、高密度の方向に進んでいる現在、プログラマブル素子
に要求される特性は、アレイとして構成した時の一単位
（以下セルノの寄生容量が少なく、且つ、セルの面積が
小さい事、さらには書き込み電流の小さい事である。
このよ５な観点から見ると、ヒユーズ型は、これ自体寄
生容量は小さいが、アレイを構成するためには電流の回
り込みを防止するためのダイオード（いわゆるデカップ
ル争ダイオード）やトランジスタを各々のヒユーズにつ
なげなければならないＯで、結局アレイのセルとして見
ると寄生容量が大きくなったり、形状が大きくなり、好
ましくない。又、接合破壊型は普通、ベース開放のトラ
ンジスタで、省き込みはエミッタからコレクタ方向に電
流を流しエミッターベース間を短絡する事により行なわ
れるが一般に書き込み電流は１００ｍＡ〜２００ｍＡ
と太きい。しかし書き込み後もペース−コレクタ間接
合は健在で、これがデカップル・ダイオードとして働く
ので、アレイに構成する時余分な素子は不要であり、面
積を小さくできる。
生容量は小さいが、アレイを構成するためには電流の回
り込みを防止するためのダイオード（いわゆるデカップ
ル争ダイオード）やトランジスタを各々のヒユーズにつ
なげなければならないＯで、結局アレイのセルとして見
ると寄生容量が大きくなったり、形状が大きくなり、好
ましくない。又、接合破壊型は普通、ベース開放のトラ
ンジスタで、省き込みはエミッタからコレクタ方向に電
流を流しエミッターベース間を短絡する事により行なわ
れるが一般に書き込み電流は１００ｍＡ〜２００ｍＡ
と太きい。しかし書き込み後もペース−コレクタ間接
合は健在で、これがデカップル・ダイオードとして働く
ので、アレイに構成する時余分な素子は不要であり、面
積を小さくできる。
しかし一般にこのベース開放のトランジスタはエピタキ
シャル層上に作られるため、大きな対基板容量が付き、
スピード向上のためには、周辺回路が複雑となり好まし
くない。
シャル層上に作られるため、大きな対基板容量が付き、
スピード向上のためには、周辺回路が複雑となり好まし
くない。
本発明は、上記のような既存のプログラマブル素子の欠
点を持たない、従って高速高密度の集積回路に適したプ
ログラマブル素子を提供する事にある。
点を持たない、従って高速高密度の集積回路に適したプ
ログラマブル素子を提供する事にある。
本発明によるプログラマブル素子は基本的には絶縁基板
の上又は半導、体基板上に形成された絶縁層の上に存在
する半導体層で作られる。この半導体層は平面に沿って
、順に第１導電型の第１領域、第１接合、第２導電型の
第２領域、第２接合、第１導電型の第３領域が並び、第
１領域上には導電体より成る電極が形成されている。書
き込みは第１接合に対して逆方向の一定以上の電流全導
電体電極から第３領域に流しこの接合を破壊し、非オー
ム性だったものをオーム性にする事により行う。
の上又は半導、体基板上に形成された絶縁層の上に存在
する半導体層で作られる。この半導体層は平面に沿って
、順に第１導電型の第１領域、第１接合、第２導電型の
第２領域、第２接合、第１導電型の第３領域が並び、第
１領域上には導電体より成る電極が形成されている。書
き込みは第１接合に対して逆方向の一定以上の電流全導
電体電極から第３領域に流しこの接合を破壊し、非オー
ム性だったものをオーム性にする事により行う。
破壊は、逆電流の発熱により、導電体が接合内に侵入し
、短絡するというメカニズムで起ると思われる。書き込
み後も第２接合は破壊されないのでデカップルダイオー
ドとして働く。従ってこのプログラマブル素子でアレイ
を構成する場合、デカップルダイオードやトランジスタ
のような余分な素子を必要としないので小型にできる。
、短絡するというメカニズムで起ると思われる。書き込
み後も第２接合は破壊されないのでデカップルダイオー
ドとして働く。従ってこのプログラマブル素子でアレイ
を構成する場合、デカップルダイオードやトランジスタ
のような余分な素子を必要としないので小型にできる。
又、絶縁体の上又は絶縁層の上に形成されているため寄
生容量は小さい。
生容量は小さい。
本発明のプログラマブル素子でアレイを構成するときは
、第２接合の逆耐圧を第１接合の逆耐圧より高くする事
がのぞましい。アレイの中の一つのみに書き込み電流を
流したい時に書き込み済の素子を通して電流が回り込ん
でしまうのを防ぐためである。このためには第２接合の
面積を第１接合の面積より小さくしてもよいし、又、第
１接合付近の第１と第２領域のうちの不純物濃度の低い
方の値が、第２接合付近の第２と第３領域のうちの濃度
の低い方の値に比べ高くなるようにしても艮い。
、第２接合の逆耐圧を第１接合の逆耐圧より高くする事
がのぞましい。アレイの中の一つのみに書き込み電流を
流したい時に書き込み済の素子を通して電流が回り込ん
でしまうのを防ぐためである。このためには第２接合の
面積を第１接合の面積より小さくしてもよいし、又、第
１接合付近の第１と第２領域のうちの不純物濃度の低い
方の値が、第２接合付近の第２と第３領域のうちの濃度
の低い方の値に比べ高くなるようにしても艮い。
さらに本発明のプログラマブル素子は、第１領域上の導
電体電極が熱によって接合に侵入すると・ 考えられる
ので、第１接合と電極の間隔が近いほど書き込みに必要
な電流は小さくなる。−しかしこの間隔が製造工程のマ
スク重ね合わせ精度のバラツキ、などによりばらつくと
書き込み電流が不揃いとなり好ましくない。電極と第１
接合の間隔を狭く、且つバラツキを小さく製造するため
には、第１領域上を開口のある絶縁膜で覆い、この開口
を通して第１導電型不純物を導入して第１接合を形成し
、この開口をそのまま電極用開口として用いている構成
とすればよい。電極と第１接合の間隔はこの開口を通し
て導入された不純物の横方向の侵入距離で決まるため、
狭くでき、且つ製造よの。
電体電極が熱によって接合に侵入すると・ 考えられる
ので、第１接合と電極の間隔が近いほど書き込みに必要
な電流は小さくなる。−しかしこの間隔が製造工程のマ
スク重ね合わせ精度のバラツキ、などによりばらつくと
書き込み電流が不揃いとなり好ましくない。電極と第１
接合の間隔を狭く、且つバラツキを小さく製造するため
には、第１領域上を開口のある絶縁膜で覆い、この開口
を通して第１導電型不純物を導入して第１接合を形成し
、この開口をそのまま電極用開口として用いている構成
とすればよい。電極と第１接合の間隔はこの開口を通し
て導入された不純物の横方向の侵入距離で決まるため、
狭くでき、且つ製造よの。
バラツキが小さい。
以上述べたように本発明によれば寄生容量が少プログラ
マブル素子が得られ、従って、高速で高密度なプログラ
マブル集積回路を提供する事ができる。
マブル素子が得られ、従って、高速で高密度なプログラ
マブル集積回路を提供する事ができる。
次に本発明の実施例を図を用いて説明する。
第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ−Ａ’線に沿った断面図である。
図のＡ−Ａ’線に沿った断面図である。
以下−図中の同番号は同じものを表わす。図中、１は硅
素単結晶基板、２は同基板を覆う酸化膜、３は、２の上
に形成された多結晶硅素層を選択酸化した際にできた酸
化膜、４，５．６’、６ は多結晶硅素層で４はＮ型
、５はＰ型、６′はＮ型、６＋ はＮ 型である。７は素子上を覆う酸化膜、８は曹き込
み用の電極８′は電極、９は開口である。
素単結晶基板、２は同基板を覆う酸化膜、３は、２の上
に形成された多結晶硅素層を選択酸化した際にできた酸
化膜、４，５．６’、６ は多結晶硅素層で４はＮ型
、５はＰ型、６′はＮ型、６＋ はＮ 型である。７は素子上を覆う酸化膜、８は曹き込
み用の電極８′は電極、９は開口である。
１０は書き込み用の接合、１１はデカップル用の接合を
示す。
示す。
この構造の作成法を第３図を用いて説明する。
まず硅素単結晶基板１を用意し、プログラマブル素子を
形成したい領域に酸化膜２を形成した後、３０００人
厚のＮ型多結晶硅素層３１を気相成長し、表面に約５０
０にの酸化膜３２を形成した後、窒化膜３３を付け、光
蝕刻技術を用いて、プログラマブル素子の部分のみ残し
、他は除去する。この後、加圧酸化を行うと、素子以外
の領域は酸化膜３となる。
形成したい領域に酸化膜２を形成した後、３０００人
厚のＮ型多結晶硅素層３１を気相成長し、表面に約５０
０にの酸化膜３２を形成した後、窒化膜３３を付け、光
蝕刻技術を用いて、プログラマブル素子の部分のみ残し
、他は除去する。この後、加圧酸化を行うと、素子以外
の領域は酸化膜３となる。
次に窒化膜３３を除去した後Ｐ領域にしたい所以外をフ
ォト・レジストで榎って硼素をイオン注入する。この時
Ｐｎ接合１１が形成される。次に多結晶層３１の上面を
酸化し、約１５００人の酸化膜７を形成し、開口９をあ
け、砒素をイオン注入してＮ十領域４及び６を形成する
。この時、砒素は若干横方向に侵入して接合１０ができ
る。次いで電極用にアルミニウムを蒸着し、光蝕刻技術
を用いて電極８．８”を形成する。アルミニウム蒸着前
に、開口部に硅化、白金（ＰｔＳｉ）を形成してもよい
。素子の寸法は幅が４μｍ長さが１２μｍとコンパクト
である。さらに、書き込み用電極８と書き込み用の接合
１０の間隔は狭く均一であり且つ、デカップル用の接合
を形成するＮ領域６′は書き込み用接合を形成するＮ＋
領領域り不純物濃度が低いためデカップル側の逆耐圧（
約７Ｖ）の方が書込側の逆耐圧（約４Ｖ）より高くなる
のでアレイを構成しても回り込みもなく、小電流００〜
５０ｍＡ）で書き込みができる。
ォト・レジストで榎って硼素をイオン注入する。この時
Ｐｎ接合１１が形成される。次に多結晶層３１の上面を
酸化し、約１５００人の酸化膜７を形成し、開口９をあ
け、砒素をイオン注入してＮ十領域４及び６を形成する
。この時、砒素は若干横方向に侵入して接合１０ができ
る。次いで電極用にアルミニウムを蒸着し、光蝕刻技術
を用いて電極８．８”を形成する。アルミニウム蒸着前
に、開口部に硅化、白金（ＰｔＳｉ）を形成してもよい
。素子の寸法は幅が４μｍ長さが１２μｍとコンパクト
である。さらに、書き込み用電極８と書き込み用の接合
１０の間隔は狭く均一であり且つ、デカップル用の接合
を形成するＮ領域６′は書き込み用接合を形成するＮ＋
領領域り不純物濃度が低いためデカップル側の逆耐圧（
約７Ｖ）の方が書込側の逆耐圧（約４Ｖ）より高くなる
のでアレイを構成しても回り込みもなく、小電流００〜
５０ｍＡ）で書き込みができる。
次に第４．５．６図に第２の実施例を示す。第４図は平
面図、第５図は第４図中のＢ−Ｂ’線に沿り丸断面図、
第６図は不純物濃度分布を示す。
面図、第５図は第４図中のＢ−Ｂ’線に沿り丸断面図、
第６図は不純物濃度分布を示す。
この例ではレイアウトの都合上、図のような台形にしで
あるが矩型でも同じである。作成法は第１の実施例と基
本的には同じであるが、最初に成長させる多結晶が不純
物無添加であり、また第１の実施例が硼素注入後意図的
な熱処理を行なわなかったのに対し、この場合は硼素の
濃度が第６図に示すように広く分布するように熱処理を
行う事が第１の実施例と異なる。この場合、接合のＮ側
は両方とも砒素の注入量で決まる同じ濃度となるがＰ側
は第６図に示すようにデカップル用接合１１の方が低い
ため、この接合の方が耐圧が高くなるので書き込み時の
回り込みを防ぐ事ができる。
あるが矩型でも同じである。作成法は第１の実施例と基
本的には同じであるが、最初に成長させる多結晶が不純
物無添加であり、また第１の実施例が硼素注入後意図的
な熱処理を行なわなかったのに対し、この場合は硼素の
濃度が第６図に示すように広く分布するように熱処理を
行う事が第１の実施例と異なる。この場合、接合のＮ側
は両方とも砒素の注入量で決まる同じ濃度となるがＰ側
は第６図に示すようにデカップル用接合１１の方が低い
ため、この接合の方が耐圧が高くなるので書き込み時の
回り込みを防ぐ事ができる。
以上述べたように本発明のプログラム素子は寄生容量が
少なくでき、アレイを構成した時のセルの面積も小さく
でき、書き込み電流も小さく安定にできるので、この素
子を用いれば、高速、高密度で書き込みの容易なプログ
ラマブル集積回路を提供する事ができる。
少なくでき、アレイを構成した時のセルの面積も小さく
でき、書き込み電流も小さく安定にできるので、この素
子を用いれば、高速、高密度で書き込みの容易なプログ
ラマブル集積回路を提供する事ができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例の平面図、第２図は第１
の実施例の断面図、第３図は第１の実施例の作成法を示
すための説明図、第４図は本発明の第２の実施例の平面
図、第５図は第２の実施例の断面図、第６図は第２の実
施例の不純物濃度分布、を示す。 なお図中、１・・・・・・硅素単結晶基板、２，３・・
・・・・酸化膜、４，６・・−・・・Ｎ＋型型詰結晶硅
素５−・・・Ｐ型子結晶硅素、６′・・・・・・Ｎ型多
結晶硅素、７・・・・・・酸化膜、８ 、８’・・・・
・・アルミニウム電極、９・・・・・・開口、１０．１
１・・・・・・ｐｎ接合、３１・・・・・・多結晶硅素
、３２・・・・・・酸化膜、３３・・・・・・窒化膜、
である。
の実施例の断面図、第３図は第１の実施例の作成法を示
すための説明図、第４図は本発明の第２の実施例の平面
図、第５図は第２の実施例の断面図、第６図は第２の実
施例の不純物濃度分布、を示す。 なお図中、１・・・・・・硅素単結晶基板、２，３・・
・・・・酸化膜、４，６・・−・・・Ｎ＋型型詰結晶硅
素５−・・・Ｐ型子結晶硅素、６′・・・・・・Ｎ型多
結晶硅素、７・・・・・・酸化膜、８ 、８’・・・・
・・アルミニウム電極、９・・・・・・開口、１０．１
１・・・・・・ｐｎ接合、３１・・・・・・多結晶硅素
、３２・・・・・・酸化膜、３３・・・・・・窒化膜、
である。
Claims (2)
- （１）基板上に絶縁層が形成され、該絶縁層の上に半導
体層が設けられ、該半導体層に平面的に第１導電型の第
１領域、第２導電型の第２領域、第１導電型−の第３領
域が並び、該第１領域上の少なくとも一部には導電体よ
り成る電極が形成されており、該第１領域と該第２領域
との接合を破壊する事により情報の書き込みを行うこと
を特徴とする接合破壊書込み型半導体記憶装置。 - （２） 第２領域と第３領域との接合の逆耐圧が第１
領域と第２領域との接合の逆耐圧に比べて高い事を特徴
とする特許請求の範囲−第（１）項記載の接合破壊書込
み型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005997A JPS59132159A (ja) | 1983-01-18 | 1983-01-18 | 接合破壊書込み型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005997A JPS59132159A (ja) | 1983-01-18 | 1983-01-18 | 接合破壊書込み型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132159A true JPS59132159A (ja) | 1984-07-30 |
Family
ID=11626414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005997A Pending JPS59132159A (ja) | 1983-01-18 | 1983-01-18 | 接合破壊書込み型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160269A (ja) * | 1986-12-23 | 1988-07-04 | Nec Corp | 半導体記憶装置 |
| JP2013222773A (ja) * | 2012-04-13 | 2013-10-28 | Lapis Semiconductor Co Ltd | 不揮発性メモリ、及び半導体装置 |
-
1983
- 1983-01-18 JP JP58005997A patent/JPS59132159A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160269A (ja) * | 1986-12-23 | 1988-07-04 | Nec Corp | 半導体記憶装置 |
| JP2013222773A (ja) * | 2012-04-13 | 2013-10-28 | Lapis Semiconductor Co Ltd | 不揮発性メモリ、及び半導体装置 |
| US9461056B2 (en) | 2012-04-13 | 2016-10-04 | Lapis Semiconductor Co., Ltd. | Non-volatile memory and semiconductor device |
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