JPS6248389B2 - - Google Patents
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- JPS6248389B2 JPS6248389B2 JP9358478A JP9358478A JPS6248389B2 JP S6248389 B2 JPS6248389 B2 JP S6248389B2 JP 9358478 A JP9358478 A JP 9358478A JP 9358478 A JP9358478 A JP 9358478A JP S6248389 B2 JPS6248389 B2 JP S6248389B2
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- Expired
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000926 separation method Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、接合破壊型のプログラマブル・リー
ド・オンリー・メモリ（以下Ｐ―ROMと略す）
半導体装置に関するものである。
ド・オンリー・メモリ（以下Ｐ―ROMと略す）
半導体装置に関するものである。
かかるＰ―ROMとしては、第１図のような構
成を有するものが考えられる。すなわち第１図に
おいて、１はＰ型のシリコン（Si）半導体基板、
２は不純物を高濃度に拡散したN+型の埋込層、
３は該基板１の上に成長させた共通コレクタ領域
を形成するＮ型のエピタキシヤル成長層、４は埋
込層２に達するN+型の低抵抗領域の電流通路、
５は該電流通路４上に設けたワード線電流吸収端
子、６，６′…はＰ型のベース領域、７，７′…は
N+型のエミツタ領域、８，８′…は各ビツト線と
なるエミツタ電極、９は二酸化シリコン
（SiO2）の絶縁物層である。
成を有するものが考えられる。すなわち第１図に
おいて、１はＰ型のシリコン（Si）半導体基板、
２は不純物を高濃度に拡散したN+型の埋込層、
３は該基板１の上に成長させた共通コレクタ領域
を形成するＮ型のエピタキシヤル成長層、４は埋
込層２に達するN+型の低抵抗領域の電流通路、
５は該電流通路４上に設けたワード線電流吸収端
子、６，６′…はＰ型のベース領域、７，７′…は
N+型のエミツタ領域、８，８′…は各ビツト線と
なるエミツタ電極、９は二酸化シリコン
（SiO2）の絶縁物層である。
上記のように構成されたＰ―ROMのエミツタ
領域―ベース領域―コレクタ領域により構成され
るトランジスタからなる各メモリセルに情報を書
き込む場合は、エミツタ領域７とベース領域６と
の間のＰ―Ｎ接合面に逆バイアスをかけるような
パルスをエミツタ電極８とワード線電流吸収端子
５間に加え、前記Ｐ―Ｎ接合にブレーク・ダウン
を起してその接合を破壊させる。この破壊させる
電流値はエミツタ面積に依存し、エミツタ面積を
小さくする程破壊させる電流は小さくできる。そ
してこの電流が小さくできると、書き込み回路に
使用されている素子を小さくできるため集積度が
向上する。また書込時に周辺回路の素子を破壊す
るという事故も減少するという効果が期待される
が、第１図に示すような構造のものではエミツタ
面積の大きさはホトエツチング技術で決まり現状
ではエミツタ面積を10μm2以下にすることは寸
法精度および歩留が低下して実用上難しいという
問題がある。
領域―ベース領域―コレクタ領域により構成され
るトランジスタからなる各メモリセルに情報を書
き込む場合は、エミツタ領域７とベース領域６と
の間のＰ―Ｎ接合面に逆バイアスをかけるような
パルスをエミツタ電極８とワード線電流吸収端子
５間に加え、前記Ｐ―Ｎ接合にブレーク・ダウン
を起してその接合を破壊させる。この破壊させる
電流値はエミツタ面積に依存し、エミツタ面積を
小さくする程破壊させる電流は小さくできる。そ
してこの電流が小さくできると、書き込み回路に
使用されている素子を小さくできるため集積度が
向上する。また書込時に周辺回路の素子を破壊す
るという事故も減少するという効果が期待される
が、第１図に示すような構造のものではエミツタ
面積の大きさはホトエツチング技術で決まり現状
ではエミツタ面積を10μm2以下にすることは寸
法精度および歩留が低下して実用上難しいという
問題がある。
本発明はこの点に着目しメモリセルをつぎに詳
細に説明するように二酸化シリコンを選択的に成
長させることによつて小さなエミツタ面積を実現
した。以下実施例について詳細に説明する。
細に説明するように二酸化シリコンを選択的に成
長させることによつて小さなエミツタ面積を実現
した。以下実施例について詳細に説明する。
本発明の一実施例について第２図〜第５図に示
す。まず第２図に示すように、Ｐ型基板２０表面
にN+型埋込層２１を形成する。つぎにこのN+型
埋込層を有するＰ型Si基板２０上にＮ型エピタキ
シヤル層２２を形成する。さらにＮ型エピタキシ
ヤル層の上にSiO2膜２３を形成する。つぎに
SiO2膜２３上にSi3N4膜２４を形成する。つぎに
第３図に示すようにSi3N4膜２４とSiO2膜２３を
選択的にエツチングし、最終形状でＮ型エピタキ
シヤル層２２を露出させるべき領域にのみSi3N4
膜２４とSiO2膜２３を残す。つぎにこの残され
たSi3N4膜２４をマスクにしてＮ型エピタキシヤ
ル層２２をエツチング除去する。つぎに第４図に
示すように、適当な酸化温度でエピタキシヤル層
２２を酸化し、Si3N4膜がなくＮ型エピタキシヤ
ル層２２が露出されている領域から、SiO2が生
成し、N+埋込み層２１に達するSiO2分離帯２６
を形成する。この後、熱酸化処理で酸化されずに
残つたSi3N4膜２４をSi3N4膜２４上に生成した
SiO2膜とともに除去すると、この領域にはSiO2
膜２３が残る。更にSiO2膜２３の一部を除去し
残されたSiO2膜２３及び厚いSiO2分離帯２６を
マスクにして不純物のマスク拡散法によりN+埋
込層２１に達するN+型拡散層２５を形成する。
さらに第５図に示すように残されたSiO2膜２３
を除去し、厚いSiO2分離帯それ自身をマスクに
してＮ型エピタキシヤル層内にＰ型拡散層２７，
２７′を形成する。つぎにこのＰ型拡散層２７，
２７′の上に同じくSiO2分離帯をマスクにしてN+
拡散層２８，２８′を形成する。その後Al蒸着と
ホトエツチングにより、コレクタ電極Ｃ、エミツ
タ電極Ｅ，E′をそれぞれ形成する。
す。まず第２図に示すように、Ｐ型基板２０表面
にN+型埋込層２１を形成する。つぎにこのN+型
埋込層を有するＰ型Si基板２０上にＮ型エピタキ
シヤル層２２を形成する。さらにＮ型エピタキシ
ヤル層の上にSiO2膜２３を形成する。つぎに
SiO2膜２３上にSi3N4膜２４を形成する。つぎに
第３図に示すようにSi3N4膜２４とSiO2膜２３を
選択的にエツチングし、最終形状でＮ型エピタキ
シヤル層２２を露出させるべき領域にのみSi3N4
膜２４とSiO2膜２３を残す。つぎにこの残され
たSi3N4膜２４をマスクにしてＮ型エピタキシヤ
ル層２２をエツチング除去する。つぎに第４図に
示すように、適当な酸化温度でエピタキシヤル層
２２を酸化し、Si3N4膜がなくＮ型エピタキシヤ
ル層２２が露出されている領域から、SiO2が生
成し、N+埋込み層２１に達するSiO2分離帯２６
を形成する。この後、熱酸化処理で酸化されずに
残つたSi3N4膜２４をSi3N4膜２４上に生成した
SiO2膜とともに除去すると、この領域にはSiO2
膜２３が残る。更にSiO2膜２３の一部を除去し
残されたSiO2膜２３及び厚いSiO2分離帯２６を
マスクにして不純物のマスク拡散法によりN+埋
込層２１に達するN+型拡散層２５を形成する。
さらに第５図に示すように残されたSiO2膜２３
を除去し、厚いSiO2分離帯それ自身をマスクに
してＮ型エピタキシヤル層内にＰ型拡散層２７，
２７′を形成する。つぎにこのＰ型拡散層２７，
２７′の上に同じくSiO2分離帯をマスクにしてN+
拡散層２８，２８′を形成する。その後Al蒸着と
ホトエツチングにより、コレクタ電極Ｃ、エミツ
タ電極Ｅ，E′をそれぞれ形成する。
このような製造方法においてはエミツタ面積は
第３図におけるマスクとして残つているSi3N4膜
２４の面積からさらにSiO2分離帯２６の生成分
だけ縮まることになる。従つてSi3N4膜２４の面
積とSiO2分離帯２６の生成分を適当に制御する
ことによつていくらでもエミツタ面積を小さくで
きることがわかる。しかもベース領域となるＰ型
拡散層２７およびエミツタ領域となるN+型拡散
層２８の形成は、SiO2分離帯２６によつて囲ま
れているため、マスク合わせは自己整合され面積
が小さくても製造上何も問題とならない。もちろ
ん電極形成も同様に自己整合となつている。実施
例ではエミツタ面積４μm2を再現性良く形成す
ることができた。
第３図におけるマスクとして残つているSi3N4膜
２４の面積からさらにSiO2分離帯２６の生成分
だけ縮まることになる。従つてSi3N4膜２４の面
積とSiO2分離帯２６の生成分を適当に制御する
ことによつていくらでもエミツタ面積を小さくで
きることがわかる。しかもベース領域となるＰ型
拡散層２７およびエミツタ領域となるN+型拡散
層２８の形成は、SiO2分離帯２６によつて囲ま
れているため、マスク合わせは自己整合され面積
が小さくても製造上何も問題とならない。もちろ
ん電極形成も同様に自己整合となつている。実施
例ではエミツタ面積４μm2を再現性良く形成す
ることができた。
上述した如き本発明に係るＰ―ROMにおいて
は、領域２８，２７，２１からなるメモリセルに
情報を書き込む場合、エミツタ電極Ｅとコレクタ
電極（フード線電流吸収端子）Ｃとの間に逆方向
の小さなブレークダウンパルスを加えることによ
つて領域２７と２８の間のPN接合を破壊させる
ことができる。又このような構造にすることによ
つて集積密度が向上するのみでなく、各メモリセ
ルは隣接する他のメモリセル又は周辺回路の素子
から厚いSiO2膜２６によつて分離されているの
でメモリセルの書込み時に他の素子を破壊すると
いう事故も起らなくなつた。
は、領域２８，２７，２１からなるメモリセルに
情報を書き込む場合、エミツタ電極Ｅとコレクタ
電極（フード線電流吸収端子）Ｃとの間に逆方向
の小さなブレークダウンパルスを加えることによ
つて領域２７と２８の間のPN接合を破壊させる
ことができる。又このような構造にすることによ
つて集積密度が向上するのみでなく、各メモリセ
ルは隣接する他のメモリセル又は周辺回路の素子
から厚いSiO2膜２６によつて分離されているの
でメモリセルの書込み時に他の素子を破壊すると
いう事故も起らなくなつた。
本発明は、上述した実施例に限定されることな
く種々の態様の半導体装置及び製造方法に適用で
きる。
く種々の態様の半導体装置及び製造方法に適用で
きる。
第１図はＰ―ROMの縦断面図、第２図〜第５
図は本発明の一実施例に係るＰ―ROMの製造工
程を説明する要部断面図である。 ２０……Ｐ型Si基板、２１……N+型埋込層、
２２……Ｎ型エピタキシヤル層、２３……SiO2
膜、２４……Si3N4膜、２５……N+型拡散層、２
６……SiO2分離帯、２７……Ｐ型拡散層、２８
……N+型拡散層、Ｃ……コレクタ電極、Ｅ……
エミツタ電極。
図は本発明の一実施例に係るＰ―ROMの製造工
程を説明する要部断面図である。 ２０……Ｐ型Si基板、２１……N+型埋込層、
２２……Ｎ型エピタキシヤル層、２３……SiO2
膜、２４……Si3N4膜、２５……N+型拡散層、２
６……SiO2分離帯、２７……Ｐ型拡散層、２８
……N+型拡散層、Ｃ……コレクタ電極、Ｅ……
エミツタ電極。
Claims (1)
- １ 一主面を有し、この一主面から所定の距離隔
てて設けられたコレクタ領域と、上記一主面から
上記コレクタ領域に達し上記コレクタ領域上を複
数の領域に分離する絶縁物層とを有する半導体基
体と、上記絶縁物層によつて分離された複数の領
域それぞれに形成されたベース領域並びにエミツ
タ領域と、上記半導体基体の一主面には達つせず
上記絶縁物層に終端するエミツタ領域とベース領
域との間のPN接合とを有し、上記エミツタ領域
とベース領域との間のPN接合を破壊することに
より情報の書き込みを行うことを特徴とする接合
破壊型プログラマブル・リード・オンリー・メモ
リ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358478A JPS5521113A (en) | 1978-08-02 | 1978-08-02 | Junction break-down type programmable read-only memory semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358478A JPS5521113A (en) | 1978-08-02 | 1978-08-02 | Junction break-down type programmable read-only memory semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5521113A JPS5521113A (en) | 1980-02-15 |
| JPS6248389B2 true JPS6248389B2 (ja) | 1987-10-13 |
Family
ID=14086321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358478A Granted JPS5521113A (en) | 1978-08-02 | 1978-08-02 | Junction break-down type programmable read-only memory semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5521113A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105365A (en) * | 1979-02-07 | 1980-08-12 | Nec Corp | Semiconductor device |
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS57140056A (en) * | 1981-02-24 | 1982-08-30 | Toshiba Corp | Semiconductor storage device |
| JPS62125663A (ja) * | 1985-11-26 | 1987-06-06 | Nec Corp | 半導体記憶装置 |
-
1978
- 1978-08-02 JP JP9358478A patent/JPS5521113A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5521113A (en) | 1980-02-15 |
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