JPS60195965A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには半導体装置の製造工程
に適用して有効な技術に関し、例えばバイポーラ集積回
路におけるエミッタ領域の形成に利用して有効層技術に
関する。

［背景技術］ バイポーラ型ＰＲＯＭ　（プログラマブル・リード・オ
ンリ・メモリ）のよダな半導体記憶装置においては、メ
モリレンの某容量イ５が進むに従ってメモリセルの寸法
の縮小化が要望される。従来。

のバイポーラ型ＦＲＯＭにおけるメモリセルの形式とし
ては、ヒユーズ切断形のものと、ベース開放型のバイポ
ーラトランジスタを用いたダイオード接合破壊形のもの
とがある（例えば、１９８１年６月３０日に（株）朝食
書店より発行されたｒ集積回路応用ハンドブック」のＰ
、３７１〜Ｐ。

３７９を参照）。

こめうち、接合破壊形のＦＲＯＭにおいては。

背中合せに接続された一対のダイオード対を構成するベ
ース開放型のバイポーラトランジスタのエミッタから電
流パルスを流して、ベース・エミッタ間のＰＮ接合を破
壊することにより書込みが行なわれる。

この場合、エミッタ領域の面積が小さくなるほど、必要
な書込み電流およびパルス数が少なくて済むことが知ら
れている。従って、エミッタ面積の低減によってメモリ
セルの縮小化とともに周辺回路の占有面積を減少させる
ことができる。つまり、書込み電流が大きいほど書込み
回路等の周辺回路に大きな電流を流す必要があるため周
辺回路を構成する素子の寸法を大きくしておかなければ
ならないが、エミッタ面積の低減により必要な書込み電
流が少なくなれば、それだけ周辺回路の占有面積を小さ
くでき、チップサイズが小さくなる。

しかしながら、従来の半導体プロセスにおいては、プロ
セスに用いられるリソグラフィ技術の持つ加工精度によ
って、エミッタの最小面積が決定されてしまう、そのた
め、エミッタ領域の微小化にも自ら限界があった。

［発明の目的］ この発明の目的は、例えば、接合破壊形の□バイ　□ポ
ーラＦＲＯＭに適用した場合に、エミッタの面積を、リ
ソグラフィ技術の加工精度によって決まるような面積以
下に減少させて、エミッタ・コレクタ間に流される書込
み電流を減少させて、チップサイズを縮減できるように
することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明め概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ベース領域形成後に基板主面上の絶縁膜にエ
ミッタ形成用の開口部を、プロセスの最小加工寸法で開
けてからグラスフロー処理を施して、エミッタ形成用開
口部の縁の絶縁膜を容融させて内側に流下させて開口部
を収縮させることにより、リソグラフィ技術のもつ加工
精度によって決まる最小寸法以下の開口部を形成し、こ
の関口部により拡散を行なってエミッタを形成すること
によってエミッタ４の占有面積を減少させ、書込み電流
お＊ＵＡｐｖｘ数を減少３″に、サバう１記目的１達成
するものである。

［実施例］ 第１図〜第５図は、本発明をバイポーラ型Ｐ、ＲＯＭに
おけるメモリセルとなるベース開放型トラ１ ンジスタに適用した場合の一実施例を製、造↓程順に示
したものである。

この実施例では、特に制限さ１れないが、Ｐ型シリコン
からなる半導体基板１上に、−化膜を形成してからこの
酸化膜の適当な位置に埋込み拡散、用パターンの穴をあ
け、この−化膜をマスクとしてＮ型不純物を熱拡散して
一分的にＮ＋埋埋込層表形成する。そして酸化膜を除去
してから、−その上に気相成長法によりＮ−型エピタキ
シャル層３を成長させ、その表面に酸化膜（Ｓ　ｉ　０
２　Ｍ）　４と窒化膜（Ｓ　ｉ　３　Ｎ４膜）５を形成
する。

次に、Ｕ溝分離領域が形成↑れるべき部分（バイポーラ
トランジスタの周一）、の窒化＠苧と酸化膜４をエツチ
ングにより除去した後、ヒドラジンエツチングを行なっ
て溝の入口のテーパを形成する。しかる後方向性ドライ
エツチングを行なってＰ型基板１まで達するような比較
的深いＵ溝７ａｐ７ｂを形成して第１図の状態となる。

次に、上記のようにして形成されたＵ溝７ａ。

７ｂ内にボロン等のイオン打込みを行ない、熱処理を施
すことによりチャンネルストッパ層８を形成する。その
後、熱酸化によりＵ溝７ａ、７ｂの内側に酸化膜等の絶
縁膜９を形成する。それから基板全停にポリシリコン（
多結晶シリコン）をＣＶＤｇ　（ケミカル・ベイバー・
デポジション法）により比較的厚くデポジションして、
Ｕｌ１７ａ。

７ｂ内にポリシリコンを充填させる。そして、基板表面
のポリシリコン層をドライエツチングにより除きして平
坦化し、Ｕ溝７ａ、７ｂ内にポリシリコン１０が残るよ
うにする６それから、熱酸化を行なってＵ溝内のポリシ
リコン１０の表面を酸化させてポリシリコン１０の上に
酸化膜１１を形１ 成して￥Ｓ２図の状態となる。

しかる後、コレクタ引上げ口となる部分の上の窒化膜５
をエツチングにより除去してからひ素のようなＮ型不純
物のイオン打込みを行なって熱拡散させてコレクタ引上
げ口となるＮ型拡散層１２を形成する。それから、表面
の窒化膜５を全面的に除去した後、ベース領域を形成す
るためのボロンのようなＰ型不純物のイオン打込みを行
なう。

そして、次に熱処理を行なってベース領域となるＰ型拡
散層１３を形成し、このＰ型拡散層１３上のエミッタ領
域となる部分の酸化膜４をエツチングによって除去して
第３図のようにエミッタ形成用開口部１４を開ける。

この状態で、基板１の上方から熱風を吹き付けてグラス
フロー処理を施す。このグラスフロー処理は、配線の断
線等を防止するため、予め下地となる酸化膜（Ｓｉ０２
）やＰＳＧ膜（リン・ケイ酸ガラス膜）等に熱風を吹き
付けて容融させることにより、平坦化する技術として既
に提案されているものと同じ処理である。

すると、このグラスフロー処理によってエミッタ形成用
開口部１４の縁の酸化膜４が容融されて１ミ　・　。

内側に向かって流れ、端部はテーパ状に傾斜され、第４
図に示すように予め形成された開口部１４よりも小さな
開口部１４’　が形成される。

そこで、このようにして形成された小さな開口部１４′
からひ素のようなＮ型不純物を拡散させることによって
、エミッタ領域となるＮ型拡散層１５を形成させると、
リソグラフィ技術によって決まる最小加工寸法よりも小
さな寸法のエミッタ領域が形成されるようになる。

この場合、上記グラスフロー処理後に酸化膜４の上に全
面的にポリシリコンをデポジションさせ、このポリシリ
コンにＮ型不純物をドープさせてから熱処理を施すこと
により、ポリシリコンからの不純物拡散によってエミッ
タ用Ｎ型拡散層１５を形成する。そして、このポリシリ
コンをホトエツチングにより適当に除去してエミッタ用
Ｎ型拡散層１５の上にポリシリコン電極を残すようにし
てもよい。

上記エミッタ用拡散層１５の形成後は、酸化膜４に対し
てホトエツチングを行ない、コレクタ電極部のコンタク
トホール１７を形成する。それから、酸化膜４の上に全
面的にアルミニウム等の配線材料を蒸着してから、ホト
エツチングにより蚕ミッタ電極１８ａとコレクタ電極１
８ｂおよびアルミ配線を形成して、第５図の状−となる
。゛その後は、アルミ電極および配線の上にＳｉＯ□膜
のようなパッシベーション膜番形成することにより完成
状態にされる。

従って、この実施例によれば、従来に比べてエミッタ形
成用開口部および王ミッタ領域の大きさをかなり小さく
することができる。そのため、エミッタ領域が小さくさ
れた分だけ小さな書込み電流およびパルス数でエミッタ
・ベース間のＰＮ接合を破壊させて書込みを行なうこと
ができる。また、これによって、メモリ周辺回路に流さ
れる電流も少なくなるので、周辺回路をｉ成する素子寸
法を小さくして占有面積を減らし、チップサイズを縮減
させることができるようになる。

なお、上記実施例では、基板１の主面に形成された熱酸
化膜４にグラスフロー処理を施して、エミッタ形成用開
口部１４を小さくしているが、熱酸化膜４の上にさらに
ＣＶＤ法による酸化膜（Ｓｉ０２膜）やＰＳＧ膜のよう
なグラスフローによりミー可能な絶縁膜を形成しておい
てからエミッタ形成用開口部１４を形成し、しかる後、
グラスフロー処理を施すことによって、リングラフィ技
術１よムエｔよよｉＪ　−ｔｔ　７１％えｔｔ　ＲＤお
、４，２ゎ成するようにしてもよい。

上記の場合、開口部１４の形成される絶縁膜の厚みの約
５〜６割程度開ロ部１４の縁をそれぞれ内側に縮小させ
ることができるものと予想される。

従って、開口部１４の形成される絶縁膜（酸化膜４）の
厚みとしては、１０００〜２０００Å以上鼠れば、エミ
ッタ面積の縮小による書込み電流の低減の効果が充分に
得られる。

なお、開口部１４を形成する絶縁膜は、５ｉ０２膜やＰ
ＳＧ膜に限定されるものでなく、比較的低い温度で容融
されグラスフロー処理可能なものであれば、どのような
材質であってもよい。

上記−流側において、周辺回路を構成するバイポーラト
ランジスタと区別して、メモリセルとなるベース開放型
トランジスタのエミッタ形成用関口部へ対してのみグラ
スフロー処理を行なうようにすると、プロセスが複雑に
なるので不利である。

従って、周辺回路のバイポーラトランジスタに対しても
メモリセルと同時にグラスフロー処理を行なうようにし
てもよい。その場合、必要ならば周辺回路のバイポーラ
トランジスタにつし１ては、グラスフロー処理に伴なう
開口部の縮小分を考慮して予めエミッタ形成用開口部を
少し大きめに形成しておけば何ら不都合は生じない。

上記実施例では、関口部からの拡散によって小さなエミ
ッタ領域が形成されているが、接合破壊形のＦＲＯＭで
はベース開放型のバイポーラトランジスタのエミッタ上
の開口部さえ小轟ければ、電流集中が生じて実効的なエ
ミッタ面積が小さくなって書込み電流が減少される。つ
まり、ベース開放型のバイポーラトランジスタからなる
メモリセルにあっては、エミッタ電極１７ａに対し書込
み電流を流した場合、その電流は専らエミッタ形成用開
口部の真下のエミッタ領域の一部に集中してベース側に
流れるので、初めに比較的大きなエミッタ領域を形成し
た後、その上の絶縁膜に対して本発明を適用してリソグ
ラフィ技術による加工寸法よりも小さな開口部を形成す
るようにしてもよい。

〔効果〕

ベース領域形成後に基板主面上の絶縁膜に対しエミッタ
形成用の開口部をプロセスの最小加工寸法となるように
開けて、それからグラスフロー処理を施してエミッタ形
成用開口部の縁の絶縁膜を容融させ、内側に流下させて
開口部を縮小させるようにしたので、リソグラフィ技術
の持つ加工精度によって決まる最小寸法以下の開口部が
形成されるようになるという作用により、この関口部よ
り拡散を行なってエミッタを形成することによってエミ
ッタの占有面積を減少させ、書込み電流およびパルス数
を減少させることができるようになり、これによってメ
モリセルおよび周辺回路を構成する素子の寸法を小さく
してメモリアレイおよび周辺回路の占有面積を減らし、
チップサイズを縮減させることができるという効果があ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記実施例ではト
ランジスタ周期の素子間分離がＵ溝分離領域によってな
されているが、アイソプレーナによるフィールド酸化膜
ある゛いはＬＯＧＯ８等であってもよい、また、エミッ
タ領域とコレクタ引上げ口との間にも分離領域が形成さ
れるようにしてもよい。

［利用分野］ 以上の説明では主として本発明者によ？てなされた発明
をその背景となった利用分野であ、る接合破壊形バイポ
ーラＦＲＯＭに適用したものについて説明したが、それ
に限定されるものでなく、冗長回路を備えた半導体メモ
リの冗長設定用？素子としても利用することができる。

さらに、リソグラフィ技術によって決まる加工寸法以下
の拡散層を必要とする半導体装置一般に利用することが
できる。

【図面の簡単な説明】

第１−′第５図は、本発明をバイポーラ型ＰＲＯＭに適
用した場合の一実施例を製造工程順に示した断面図であ
る。 １・・・・半導体基板、２・・・・Ｎ十埋込層、３・・
・・エピタキシャル層、４・・・・酸化膜、５・・・・
窒化膜、７ａ、’Ｉｂ・・・・Ｕ溝、８・・・・チャン
ネルストッパ層、９・・・・絶縁膜（酸化膜）、ｌＯ・
・・・ポリシリコン、１１・・・・酸化膜、１２・・・
・コレクタ引上げ口となるＮ型拡散層、１３・・・・ペ
ース用Ｐ型拡散層、１４．１４″　・・・・開口部（エ
ミッタ形成用開口部）、１５・・・・エミッタ用Ｎ型拡
散層、１７・・・・コンタクトホール、１８ａ・・・・
エミッタ電極、１８ｂ・・・・コレクタ電極。 第　１　図 第２図 第　３　図 第　４　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の主面上に形成された絶縁膜に開口部が
   形成され、この開口部の縁がグラスラロー処癲により内
   側に向かって截くなるように傾斜きれているとともに、
   とのｉ口部の下ｉは拡散層が形成されてなることを特徴
   とする半導体鋲電、″２、上記拡散層が、半導体基板の
   主面に形成されたバイポーラトランジスタのエミッタ嶺
   域であることを特徴とする特許請求の範囲第１項記載の
   半導体装置。　げ　” ３、上記拡散層が、ペニス開放型のパイポーラトラシジ
   スタ番メモリセルとする接合破壊形の半導体メモリ比お
   けるメモリセルを構成するバイポーラトランジスタのエ
   ミッタ領域セあることを特徴とする特許請求の範囲第１
   項記載の半導体装置。