JPH0810697B2

JPH0810697B2 - トランジスタ

Info

Publication number: JPH0810697B2
Application number: JP61273821A
Authority: JP
Inventors: ランデイホーリングスワースデイームス; トムソンスチーブ; エフ．パングハリー; ピー．ベレツトダグラス
Original assignee: テキサスインスツルメンツインコ−ポレイテツド
Priority date: 1985-11-18
Filing date: 1986-11-17
Publication date: 1996-01-31
Anticipated expiration: 2011-01-31
Also published as: JPS62183178A; JPH08102469A

Description

【発明の詳細な説明】産業上の利用分野本発明は切換え速度を高くする為の浅い接合を特徴と
すると共に、詰込み密度を高くすることが出来る様なバ
イポーラ・トランジスタをLSI又はVLSI技術によって製
造することに関する。

従来の技術及び問題点詰込み密度を高くすることが出来ると共に高速の切換
えが出来る様なバイポーラ・トランジスタをVISIプロセ
スで形成することに対する要望が強い。こういう目標を
達成する為に提案された１つのプロセスがポリシリコン
・セルフアライン又はPSAと呼ばれている。然し、PSAプ
ロセスは複雑なエッチング工程及び二重ポリシリコン順
序を用い、その為に全体的な流れは製造が難しくなり、
達成し得る歩留りが低くなる。高速回路を達成する別の
方法は、側壁ベース接点構造によるものである。この場
合も、写真製版レベルが多数あると共に処理の複雑さに
より、その構造は製造が困難である。この他の方法は、
酸化物分離ではなく、トレンチ分離の様な追加を加え
て、基本的なバイポーラ・トランジスタの輪郭を利用す
る。然し、こういう装置は最高速度を達成することが出
来なかった。

問題点を解決する為の手段及び作用従って、本発明の目的は、切換え速度が改善され、詰
込み密度を高くすることが出来る様な、VLSIプロセスで
形成されるバイポーラ・トランジスタ・セルを提供する
ことである。

本発明では、LSI又はVLSIプロセスでバイポーラ・ト
ランジスタを作る方法を提供する。この方法は、第１の
導電型を持つ埋込み領域（DUF）コレクタを形成し、該D
UFコレクタの上に第１の導電型を持つエピタキシャル層
を成長させ、トランジスタ領域の周りに分離手段を形成
することを含む。トランジスタ領域がトレンチを含んで
おり、このトレンチはトランジスタ領域を少なくとも部
分的に囲むと共にDUFコレクタに入り込んでいる。エピ
タキシャル層には夫々第１及び第２の導電型を持つエミ
ッタ及びベース領域が形成される。第１の導電型を持つ
コレクタ接点領域がエピタキシャル層内に形成され、埋
込みDUFコレクタまで伸びる。

トレンチがトランジスタ領域を囲んでいることが好ま
しい。トレンチの側壁を酸化物でコートし、その後ポリ
シリコンで埋める。薄い酸化物コーティングとポリシリ
コンだけを使うことにより、酸化物とシリコンの膨張係
数の違いによる、酸化物トレンチに固有の問題が避けら
れる。ドープされていないポリシリコンで埋める前に、
トレンチの下方に第２の導電型を持つチャンネル・スト
ッパを打込む。酸化物層をエピタキシャル層の上に成長
させ、その後酸化物を介してエピタキシャル領域に抵抗
及びベースを打込む。コレクタ領域がエピタキシャル領
域に直接的に深く打込まれる。装置を加熱することによ
り、打込みによる損傷がアニールされる。その後、ドー
プしたポリシリコンのエミッタ及びコレクタ接点を形成
する。次に、装置を加熱して、ポリシリコン中の不純物
をベース及びコレクタ領域に駆動することにより、ベー
ス内にエミッタ領域が形成される。次に金属接点及び相
互接続部を形成する。

第１の導電型の不純物がＮ形であり、第２の導電型が
Ｐ形であることが好ましい。更に具体的に云うと、拡散
の遅い不純物がアンチモンであり、拡散の速い不純物が
燐である。1,000乃至1,500Åの薄い酸化物を用いること
により、ベースを形成するのに低い打込みエネルギを使
うことが出来、この結果落伍するものが最小限になると
共に、浅いベース領域が得られる。不純物として硼素を
用い、60keV又はそれ以下の打込みエネルギを使うこと
により、5,000Å未満のベースの深さが達成される。

ベース不純物のドーピングを強くすることにより、ベ
ースの抵抗値を減少すると共にベースの遅延を減少する
ことが出来る。浅い接合を達成することにより、エピタ
キシャル層を1.0乃至1.4ミクロンに狭くし、こうしてコ
レクタ抵抗値を下げることが出来る。

第２ミクロン幅のトレンチを形成することにより、従
来のバイポーラ装置よりも大体１桁程度一層密に装置を
チップに集積することが出来る。

深いコレクタの打込みを利用することにより、標準的
な深いコレクタに伴なう長いアニール時間が避けられ、
その結果硼素の拡散分布が乱れることが避けられる。

DUF領域に対するドーパントとしてアンチモンを選ぶ
ことにより、埋込みコレクタからの上方拡散が最小限に
抑えられ、その為、狭いエピタキシャル層を達成するの
に役立つ。

本発明に特有と考えられる新規な特徴は特許請求の範
囲に記載してあるが、本発明自体並びにその他の特徴及
び利点は、以下図面について詳しく説明する所から最も
よく理解されよう。

実施例第23図及び第24図には、多数のシリコン・バーの夫々
の上に形成される数多くの内の１つのバイポーラ・トラ
ンジスタが示されている。バーかシリコン・スライスか
ら形成される。この発明の好ましい実施例では、各トラ
ンジスタはＰ−形単結晶シリコン基板10で構成され、Ｎ
−形アンチモンを打込んだDUF領域12がスライスの中に
３乃至3.5ミクロンの厚さに伸びている。Ｎ−形エピタ
キシャル層14が1.0乃至1.4ミクロンの厚さに、DUF領域1
2の上にデポジットされる。ポリシリコンで埋められた
トレンチ18が基板10及びエピタキシャル層14を、バイポ
ーラ・トランジスタが形成される多数の領域に分割して
いる。各トランジスタは僅か3,000乃至4,000Åだけ下方
に伸びる著しくドープした浅いベース領域48を持ち、こ
れがエピタキシャル領域14の中心の短形容積を持つ短形
ストリップの形をした著しくドープしたＰ＋形領域58と
面が接触している。金属接点78がＰ＋形領域とエピタキ
シャル領域14の両方に接触して、Ｐ＋形領域58とエピタ
キシャル領域14の間にクランプ用ショットキー・ダイオ
ードを形成する。白金シリサイド72を金属接点78とシリ
コン14、ポリシリコン・エミッタ64及びコレクタ接点66
の間に用いて、オーミック接触を良くしている。クラン
プしない装置は、Ｐ＋形領域58が完全にベース接点の下
まで押びることを別とすれば、第23図と同一である。

深さ約1,000乃至2,000Åの浅いエミッタ49が、燐をド
ープしたポリシリコン・エミッタ64からの拡散によっ
て、ベース領域48内に形成される。深いＮ＋形コレクタ
接点62がエピタキシャル領域14内に形成され、埋込みコ
レクタとして作用するDUF領域12と接触する。金属接点4
8が表面の上に形成され、熱成長酸化物20a及びそれに重
なる窒化物層52によって、エピタキシャル領域14から絶
縁され、導体の静電容量を少なくしている。静電容量を
更に少なくする為に、随意選択により、化学反応気相成
長による酸化物被膜80を用いてもよい。この被膜が第１
レベルの相互接続部に対する平面化作用をする。第１図
及び第２図には、Ｐ−形シリコン基板10を、アニール後
の深さが３乃至3.5ミクロン、そして最終的なシート抵
抗が15乃至20オーム／スクエアになる様に、アンチモン
の一面打込みにかけられる。アンチモンは、燐又は砒素
の様な他の種類のドナー不純物よりも、シリコンに対す
る拡散がずっと遅いから、上に重なるエピタキシャル層
への上方拡散はずっと少ない。次に、第３図に見られる
様に、アンチモンを打込んだDUF領域12の上に減圧のも
とにＮ−形エピタキシャル層14を1.0乃至1.4ミクロンの
厚さにデポジットするが、その抵抗率は回路の用途に関
係する。この厚さのエピタキシャル層14は、普通の技術
で使われるエピタキシャル層の厚さよりも約20％少な
く、浅いエミッタ及びベース領域を必要とする。

次に二酸化シリコン層16を約1.0乃至1.5ミクロンの厚
さにデポジットする。次に二酸化シリコンの上にフォト
レジスト層（図面に示してない）をデポジットし、マス
クを介して紫外線に露出し、露出部分を除去して、多数
の相隔たるトレンチ領域をあける。最初にフォトレジス
ト（図面に示してない）をデポジットし、そのパターン
を定め、デポジットした酸化物をエッチングし、その後
露出したシリコンをエッチングすることにより、トレン
チ領域18をエッチングして、1.5乃至2.0ミクロンの幅を
持つ深いトレンチがDUF領域12の下方に伸びる様にす
る。

第４図に示す様に、セルを約1.000℃の温度の蒸気の
雰囲気内に約15分間置くことにより、トレンチ18の壁の
上に側壁酸化物20を成長させる。次に、40乃至60keVの
エネルギ及び約１×10¹⁴原子/cm²の濃度で、チャンネル
・ストッパの為の硼素の打込みをトレンチ18に対して差
向け、各々のトレンチ18の下方にＰ＋形チャンネル・ス
トッパ領域19を形成し、トレンチ酸化物側壁20の周りに
反転層が形成されない様にする。第５図に示す様に、エ
ッチングにより、Ｎ−形エピタキシャル層14の表面にあ
る二酸化シリコン層16及びトレンチ側壁上の二酸化シリ
コン層を除去する。第６図に示す様に、新しい側壁酸化
物相を成長させる。

次に、第７図に示す様に、トレンチ18をポリシリコン
のデポジット22で埋め、この層の上に平坦なフォトレジ
スト層24をデポジットする。フォトレジスト24は、その
下にあるポリシリコンと略同じエッチ速度を持つ様に選
ぶ。この為、フォトレジスト及びポリシリコンを酸化物
の表面までエッチングした時、第８図に見られる様な平
坦な酸化物の面２が得られる。このトレンチを分離領域
として使うことにより、普通の酸化物分離を用いた装置
で起る様な、能動装置領域への酸化物のはい込みが避け
られ、詰込み密度をかなり高くすることが出来る。酸化
物分離では、現在の設計規則では、許容し得る分離され
た領域間の降伏電圧を達成する為に、トランジスタの間
を８乃至10ミクロン離すことが必要であるが、ポリシリ
コンで埋めたトレンチでは、トレンチの1.5乃至２ミク
ロンの幅が隔たりの限界である。

第９図について説明すると、低圧化学反応気相成長に
より、酸化物の面の上に窒化シリコン層30が形成され
る。第10図に見られる様に、フォトレジスト層32を窒化
物30の上にデポジットし、その後パターンを定め、露出
した分離領域34をエッチして、窒化物30及び酸化物20を
除去する。この後、スライス全体を約900℃で高圧酸化
雰囲気に約２時間露出する。この酸化の間、シリコンが
消費され、この為第11図に見られる様に、比較的厚い酸
化分離領域36が形成される。

次に第12図に見られる様に、酸化物層20と共に窒化物
をエッチングによって除く。その後、完全さが一層高
い、更に一様な酸化物層20aを熱成長させる。第13図に
示す様にフォトレジスト層38を使って、抵抗／ベースの
打込みに対する開口のパターンを定める。この打込みは
40乃至60keVのエネルギで、装置の用途によって要求さ
れるシート抵抗値を得るのに適した濃度で行なわれる。
抵抗の打込み（図に示してない）は、異なる１対のトレ
ンチによって区切られた異なる別個の領域で行なわれ
る。普通の処理を用いて、細長いＰ形に打込まれた抵抗
本体とその両端のＰ＋形の打込み領域とを形成する。開
口40,42がフォトレジスト層38によって限定され、第14
図に示されている。次に最初のレジストの上にフォトレ
ジスト層をデポジットし、レジストが抵抗本体（図に示
してない）を覆うことが出来る様にするマスクを介して
露光する。露出済みのフォトレジストを除去した後、表
面に真性ベースの為の硼素の打込みをかける。もう一度
フォトレジスト層44を適用し、フォトレジスト・レベル
38と共に形状を構成することにより、第15図に見られる
様な領域42,46をあける。外因性ベース用の硼素の打込
みにより、第16図に示すＰ＋形領域58が得られる。これ
はシリコンの表面より約4,000乃至5,000Å下方に伸び、
80乃至100オーム／スクエアのシート抵抗を持ってい
る。外因性の打込みによって得られたＰ−形領域48が、
シリコンの表面から約3,000乃至4,000Å下方に伸びる。
ベース領域48は、そのシート抵抗が600乃至800オーム／
スクエアになる点まで、強くドープする。この高いレベ
ルのベースのドーピングにより、ベースの抵抗値が減少
し、従ってゲートの遅延及び切換え時間が短縮する。上
に述べた全ての接合の深さ及びシート抵抗はプロセスの
最終的な値である。

フォトレジスト38、抵抗ブロック（図面に示してな
い）及びフォトレジスト44をはがし、低圧化学反応気相
成長（LPCVD）を使って、第16図に示す様に、表面の上
に表面不活性化窒化物層52を形成する。熱酸化物20及び
LPCVD窒化物52が、アースに対する導体の静電容量を最
小限に抑えるのに役立つ。別のフォトレジスト層54を窒
化物52及び酸化物20aの上にデポジットし、パターンを
定めてエッチングし、コレクタに対する領域56及びエミ
ッタに対する領域60をあける。フォトレジスト42をエミ
ッタの上の打込み阻止層として使い、普通の手段によっ
てパターンを定める。５×10¹⁵乃至３×10¹⁶原子/cm²の
範囲内の濃度で、100乃至120keVのエネルギで深い燐の
打込みを行なう。

第17図に示す様に、フォトレジスト層42を除いて、エ
ミッタ接点領域60をあける。短いベース・アニールを行
なってコレクタを駆動すると共に、打込みによる損傷を
アニールする。次にポリシリコンを孔56,60の中及び窒
化物の面52の上にデポジットする。80乃至100keVの範囲
内のエネルギ及び５×10¹⁵乃至２×10¹⁶原子/cm²の濃度
で、ポリシリコンに対して燐の打込みを行なう。その
後、ポリシリコンパターンを定め、エッチして、第18図
に示す様に、エミッタ64及びコレクタ接点66を形成す
る。燐をエミッタのポリシリコンからエミッタ領域48へ
下向きに駆動する為に、900℃に於けるエミッタのアニ
ールを行なう。このアニールがコレクタのポリシリコン
66からの燐をコレクタ領域62にも駆動する。強くドープ
された浅いベース領域48の為に、効率の良いポリシリコ
ンを拡散したエミッタ64を使うことが必要である。浅い
エミッタを持つ装置では、金属接触面に於ける表面の再
結合により電流利得が小さくなる（エミッタ接合の深さ
の小さな変化に対し、ベース電流が大きく増加するが、
コレクタ電流は平坦なまゝである）。この様に小さな利
得になるのは、界面に於ける結晶の性質の変動が大きい
ことゝ、エミッタ接合の深さがエミッタ内の正孔の拡散
長より浅いことによって、エミッタ接点の区域に於ける
再結合が甚だしくなる為である。ポリシリコンだけを打
込み、それをエミッタの単結晶部分に対する拡散源とし
て使う為に、ポリシリコンは短結晶シリコン基板の望ま
しくない打込みによる損傷を招かない。この為、順方向
の注入では殆んど理想的な小電流性能が得られ、燐のエ
ミッタ分布により、絶縁降伏特性が改善される。この
為、バイポーラ・トランジスタの通常の動作範囲では、
電流利得が殆んど電流レベルに無関係である。

接点及びリード線の形成の為、フォトレジスト68のも
う１回のデポジットと、第19図に示す様な開口区域69を
形成する為のパターンぎめ及びエッチングが必要であ
る。次に、開口領域69、ポリシリコン接点64,66及び窒
化物層52の表面の上に白金層70をスパッタリングする。
白金をシンターして、第20図及び第21図に見られる様
に、白金とシリコンが接触している所では、どこでも白
金シリサイド72を形成し、シンタリングされなかった白
金を除去する。表面に金属層76をデポジットし、フォト
レジストを用いてパターンを定めてエッチングし、第22
図に示す構造を残す。白金シリサイドがシリコンと対応
する金属接点の間のオーミック接点の抵抗値を下げる。
残りのプロセスは標準的な金属の製造である。

随意選択により、第23図に示す様に、低温化学反応気
相成長方法により、厚さ10,000Åの二酸化シリコン同形
層80をデポジットすることが出来る。層80の厚さによ
り、比較的平面状の面になる。この二酸化シリコン層を
ポリシリコンの上方で、レジスト・エッチバック方法に
よって約2,000Åにエッチバックし、その上面を尚更平
面状にする。エミッタ、ベース及びコレクタに対する接
点をあけ、金属78を図示の様にデポジットしてパターン
を定める。最初の金属レベルに対して必要な改良された
整合が達成されると共に、相互接続部の静電容量が減少
し、信頼性及び平面化がよくなる。

第24図のベース領域に見られるトレンチ構造は、外側
84及び内側86の両方の壁で、夫々の側で45゜の角度がつ
けられていて、隅に於ける幅を一定に保つと共に、トレ
ンチを埋めるのに使われるポリシリコンに空所が生ずる
のを避けている。第25図に示す様に、２つのバイポーラ
・トランジスタ88,90を互いに隣接して配置する場合、
トレンチ18に切欠き92のパターンを入れる。

浅い接合を使うことにより、コレクタ・ベースの静電
容量を目立って増加せずに、薄いエピタキシャル層を使
うことが出来る。薄いエピタキシャルのデポジットがコ
レクタの抵抗値を下げると共に、能動ベースの下の電荷
の記憶作用を少なくする。深いコレクタの打込みの後に
短いベースのアニールを使うことにより、燐−オキシク
ロライドの拡散を使う普通の手段によって可能な程度
に、コレクタ抵抗値を減少し、しかも拡散の分布に対す
る制御作用を一層よくする方法が得られる。燐の様な他
の不純物よりも、シリコンに対する拡散がずっと遅いア
ンチモンを使うことにより、押込みコレクタ、即ち、DU
F領域14の上方拡散の程度が制限され、従って一層薄い
エピタキシャル層12にすることが出来る。従来の酸化物
による分離では、現在の設計規則は降伏電圧の条件の為
に８ミクロンである。本発明では、２ミクロン幅の狭い
トレンチをポリシリコンで埋めて使うことにより、普通
の酸化物による分離の場合に可能なよりも、１桁程度詰
込み密度を高めることが出来る。

効率の高いポリシリコンを拡散したエミッタを利用す
ることにより、能動ベースのドーピングを強めることが
可能になる。ベースを強くドープすることが、ベースの
抵抗値を一層低くし、従ってゲートの遅延（又は切換え
時間）を一層小さくする。

詰込み密度を改良した結果、金属間の間隔が短縮さ
れ、その結果導体の縁とその下にあるアース平面の間の
フリンジ静電容量、並びに隣合った線の間の接合による
静電容量が増加する。金属とアースの間の窒化シリコン
層と組合せて、ドープされていない非導電の誘電率の低
い低温処理酸化物を使うことにより、この静電容量が最
小限に抑えられる。

本発明を実施例について説明したが、この説明は本発
明を制約するものと解してはならない。以上の説明か
ら、当業者には、本実施例の種々の変更並びに本発明の
その他の実施例が容易に考えられよう。従って、特許請
求の範囲は、本発明の範囲内に属するこの様な全ての変
更を包括するものであることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１） LSI又はVLSIプロセスでバイポーラ・トランジ
スタを作る方法に於て、第２の導電型を持つ半導体基板
の中に第１の導電型を持つ埋込みDUFコレクタを形成
し、該DUFコレクタの上に第１の導電型を持つエピタキ
シャル層を成長させ、当該トランジスタを少なくとも部
分的に囲むと共に前記DUFコレクタを通るトレンチを形
成することを含めて、トランジスタ領域の周りに分離手
段を形成し、前記エピタキシャル層内に前記第２の導電
型を持つ真性ベース領域を形成し、前記真性ベース領域
内に該真性ベースの縁とセルフアラインである前記第２
の導電型を持つ外因性ベース領域を形成し、該外因性ベ
ース領域に隣接して前記真性ベース領域内にエミッタを
形成し、前記エピタキシャル層内に前記埋込みDUFコレ
クタまで伸びる前記第１の導電型を持つコレクタ接点領
域を形成する工程を含む方法。

（２）第（１）項に記載した方法に於て、前記トレン
チが前記トランジスタ領域を囲んでいる方法。

（３）第（２）項に記載した方法に於て、エピタキシ
ャル層内のエミッタ及びコレクタ接点領域の上に、拡散
が速い不純物を打込んだポリシリコン接点を形成し、該
ポリシリコン接点を加熱して前記拡散の速い不純物を前
記エピタキシャル層の中に追込み、前記第１の導電型を
持つエミッタを形成すると共に、前記第１の導電型の不
純物をコレクタ接点領域に追込むことを含む方法。

（４）第（２）項に記載した方法に於て、最初に前記
エピタキシャル層の上にフォトレジスト層をデポジット
してパターンを定めて、ベース領域をあけ、該ベース領
域に第２の導電型を持つ不純物を打込み、第２のフォト
レジスト層をデポジットして該第２の層のパターンを定
めて、該第２のフォトレジスト層が前記第１のフォトレ
ジスト層によって限定された開口よりも一層小さい開口
の一方の縁を限定すると共に、前記第１のフォトレジス
ト層がこの一層小さい開口の残りを限定する様にし、第
２の導電型を持つ不純物を打込んで外因性ベースを形成
することによって、前記ベースが形成され、前記第１の
打込み領域の残りの部分が外因性ベースを構成する方
法。

（５）第（３）項に記載した方法に於て、ポリシリコ
ンをデポジットする前に基板を加熱して打込みによる損
傷をアニールすることを含む方法。

（６）第（３）項に記載した方法に於て、加熱する工
程より前に、第１の導電型を持つ拡散の速い不純物の深
いコレクタ打込みを前記コレクタ接点領域に対して行な
うことを含む方法。

（７）第（２）項に記載した方法に於て、前記エピタ
キシャル層の上に薄い酸化物を成長させ、該酸化物を介
して真性及び外因性ベースの打込みを行なって、落伍す
るものが殆んどない様な浅い打込みを達成することを含
む方法。

（８）第（６）項に記載した方法に於て、前記DUFコ
レクタに打込まれた不純物が拡散が遅い種類である方
法。

（９）第（２）項に記載した方法に於て、前記第１の
導電型の不純物がＮ−形であり、前記第２の導電型の不
純物がＰ−形である方法。

（10）第（８）項に記載した方法に於て、前記拡散の
遅い不純物がアンチモンであり、前記拡散の速い不純物
が燐である方法。

（11）第（８）項に記載した方法に於て、打込み後の
前記外因性ベースのシート抵抗値が600乃至800オーム／
スクエアである方法。

（12）第（４）項に記載した方法に於て、前記トレン
チの幅が約2.5ミクロン未満である方法。

（13）第（７）項に記載した方法に於て、前記外因性
ベースの深さが約5,000Å未満であり、前記エピタキシ
ャル層の厚さが約1.5ミクロン未満である方法。

（14）第（４）項に記載した方法に於て、前記DUF領
域の深さが約3.5ミクロン未満であって、シート抵抗が
約25オーム／スクエア以下である方法。

（15）第（４）項に記載した方法に於て、前記エピタ
キシャル層内の外因性ベース領域のシート抵抗が約100
オーム／スクエアである方法。

（16）第（７）項に記載した方法に於て、前記酸化物
の厚さが1,000乃至1,500Åの範囲内である方法。

（17）第（４）項に記載した方法に於て、前記薄い酸
化物の上に不活性化層をデポジットすることを含む方
法。

（18）第（６）項に記載した方法に於て、前記コレク
タ打込みエネルギが100乃至120keVの範囲内である方
法。

（19）第（７）項に記載した方法に於て、前記ベース
の打込みが硼素である方法。

（20）第（17）項に記載した方法に於て、前記表面不
活性層が窒化シリコンである方法。

（21）第（７）項に記載した方法に於て、前記ポリシ
リコンのエミッタ及びコレクタの上、及び前記外因性ベ
ース領域に重なるベース接点領域の上に高温金属をデポ
ジットし、前記高温金属をシンターして、該金属がシリ
コンと接触する所では、どこでもシリサイドを形成し、
その他の場所で前記金属を除去することを含む方法。

（22）第（21）項に記載した方法に於て、前記高温金
属が白金である方法。

（23）第（４）項に記載した方法に於て、前記ポリシ
リコンのデポジッション、、ドーピング及びパターニン
グの後、比較的平面状の上面を持つ位に厚い酸化物を同
形低圧化学反応気相成長によってデポジットし、回転付
着方法によってレジスト層をデポジットして平面状の上
面を作り、前記レジスト及び酸化物の両方を略同じ速度
でエッチするエッチャントを用いて、前記レジスト及び
酸化物の上面をエッチバックして、前記ポリシリコンの
エミッタ、コレクタ及びベース接点を露出することを含
む方法。

（24）第（７）項に記載した方法に於て、前記外因性
ベースが前記Ｎ−形エピタキシャル・シリコンに隣接し
ていて、ベース接点領域が前記外因性ベースの一部分及
び前記Ｎ−形エピタキシャル・シリコンの一部分の両方
を含んでいる方法。

（25）第（９）項に記載した方法に於て、前記分離手
段を形成する工程が、前記エピタキシャル層及び前記埋
込みDUFコレクタを通る深いトレンチのパターンを定め
てエッチングし、エッチングの開口の底に配置されたチ
ャンネル・ストッパ領域にＰ＋形不純物を折込んで拡散
し、前記トレンチの側壁及び底の上に薄い酸化物層を成
長させ、前記トレンチをポリシリコンで埋めることを含
む方法。

（26） LSI又はVLSIプロセスでバイポーラ・トランジ
スタを作る方法に於て、第２の導電型を持つ半導体基板
の面に第１の導電型を持つ埋込みDUFコレクタを形成
し、該DUFコレクタの上に第１の導電型を持つエピタキ
シャル・シリコン層を成長させ、トランジスタ領域の周
りに分離手段を形成し、最初にエミッタ及びコレクタ接
点領域の上に、ポリシリコン接点をデポジットし、前記
第１の導電型を持つ拡散の速い不純物でドープしてパタ
ーンを定め、その後ポリシリコン及びエピタキシャル層
を加熱して拡散の速い不純物をエミッタ及びコレクタ接
点領域に追込むことにより、前記トランジスタ領域のエ
ピタキシャル層内に前記第１の導電型を持つエミッタ及
びコレクタ接点領域を形成し、前記トランジスタ領域の
エピタキシャル層に、前記埋込みDUFコレクタまで達す
る前記第１の導電型を持つコレクタ接点領域を形成する
工程を含む方法。

（27）第（26）項に記載した方法に於て、前記分離手
段が前記トランジスタ領域を囲んでいて前記DUFコレク
タ領域に入り込むトレンチを含んでいる方法。

（28）第（26）項に記載した方法に於て、前記ベース
は、最初に前記エピタキシャル層の上にフォトレジスト
層をデポジットしてパターンを定めて、ベース領域をあ
け、該ベース領域に第２の導電型を持つ不純物を打込
み、第２のフォトレジスト層をデポジットし、該第２の
フォトレジスト層が前記第１のフォトレジスト層によっ
て限定された開口よりも一層小さい開口の一方の縁を限
定し且つ前記第１のフォトレジスト層が前記一層小さい
開口の残りを限定する様に、前記第２の層のパターンを
定め、前記第２の導電型を持つ不純物を打込んで外因性
ベースを形成し、第１の打込み領域の残りが真性ベース
を構成することにより、形成されている方法。

（29）第（27）項に記載した方法に於て、前記ポリシ
リコンをデポジットする前に基板を加熱して打込みによ
る損傷をアニールする方法。

（30）第（26）項に記載した方法に於て、前記ポリシ
リコンをデポジットする前に、前記コレクタ接点領域に
第１の導電型を持つ拡散の速い不純物の深いコレクタ打
込みを行なって、打込みの損傷をアニールすることを含
む方法。

（31）第（26）項に記載した方法に於て、前記エピタ
キシャル層の上に酸化物を成長させ、該酸化物を介して
ベースの打込みを行なって、殆んど落伍するもののない
浅い打込みを達成する方法。

（32）第（26）項に記載した方法に於て、前記DUFコ
レクタに打込まれる不純物は拡散が遅い種類である方
法。

（33）第（26）項に記載した方法に於て、前記ポリシ
リコンをデポジットする前に基板を加熱して、打込みに
よる損傷をアニールすることを含む方法。

（34）第（33）項に記載した方法に於て、前記加熱す
る工程の前に、前記コレクタ接点領域に第１の導電型を
持つ拡散の速い不純物の深いコレクタ打込みを行なうこ
とを含む方法。

（35）第（26）項に記載した方法に於て、前記エピタ
キシャル層の上に薄い酸化物を成長させ、該酸化物を介
して真性及び外因性のベースの打込みを行なって、殆ん
ど落伍するもののない浅い打込みを達成することを含む
方法。

（36）第（26）項に記載した方法に於て、前記DUFコ
レクタに打込まれる不純物が拡散が遅い種類である方
法。

（37）第（26）項に記載した方法に於て、前記第１の
導電型の不純物がＮ−形であり、前記第２の導電型の不
純物がＰ−形である方法。

（38）第（36）項に記載した方法に於て、前記拡散の
遅い不純物がアンチモンであり、前記拡散の速い不純物
が燐である方法。

（39）第（35）項に記載した方法に於て、打込み後の
前記真性ベースのシート抵抗が600乃至800オーム／スク
エアの範囲内である方法。

（40）第（35）項に記載した方法に於て、前記真性ベ
ースの深さが約1.5ミクン未満である方法。

（41）第（36）項に記載した方法に於て、前記DUF領
域の深さが約3.5ミクロン未満であって、シート抵抗が
約25オーム／スクエア以下である方法。

（42）第（35）項に記載した方法に於て、前記エピタ
キシャル層の外因性ベース領域のシート抵抗が100オー
ム／スクエアである方法。

（43）第（35）項に記載した方法に於て、前記酸化物
の厚さが1,000乃至1,500Åの範囲内である方法。

（44）第（26）項に記載した方法に於て、前記薄い酸
化物の上に不活性化層をデポジットすることを含む方
法。

（45）第（38）項に記載した方法に於て、前記コレク
タ打込みエネルギが100乃至120keVの範囲内である方
法。

（46）第（35）項に記載した方法に於て、前記ベース
の打込みが硼素である方法。

（47）第（44）項に記載した方法に於て、前記表面不
活性化層が窒化シリコンである方法。

（48）第（35）項に記載した方法に於て、前記ポリシ
リコンのエミッタ及びコレクタの上、並びに前記外因性
ベース領域に重なるベース接点領域の上に高温金属をデ
ポジットし、該金属がシリコンと接触する所では、シリ
サイドを形成する様に前記高温金属をシンタリングし、
その他の場所で前記金属を消去することを含む方法。

（49）第（48）項に記載した方法に於て、前記高温金
属が白金である方法。

（50）第（26）項に記載した方法に於て、前記ポリシ
リコンのデポジッション、ドーピング及びパターニング
の後、比較的平面状の上面を持つ位に厚い酸化物を同形
に低圧化学反応気相成長によってデポジットし、その上
面をエッチバックし、前記酸化物をエッチングして、前
記ポリシリコンのエミッタ、コレクタ及びベース接点を
露出することを含む方法。

（51）第（35）項に記載した方法に於て、前記外因性
ベースがＮ−形エピタキシャル・シリコンに隣接してお
り、ベース接点領域が前記外因性ベースの一部分及び前
記エピタキシャル領域の一部分の両方を含んでいて、前
記コレクタ及び前記ベースの間にショットキー・ダイオ
ードを形成する方法。

（52）第（26）項に記載した方法に於て、前記トレン
チを形成する工程が、前記エピタキシャル層及び前記埋
込みDUFの中に入り込む深いトレンチ開口のパターンを
定めてエッチングし、該トレンチ開口の底にチャンネル
・ストッパ領域を打込んで拡散させ、前記トレンチの壁
の上に薄い酸化物層を成長させ、前記トレンチ内にポリ
シリコンをデポジットして該トレンチを埋めることを含
む方法。

（53）第２の導電型を持つ半導体基板の上に形成され
たバイポーラ・トランジスタ・セルに於て、前記基板内
の第１の導電型を持つ埋込みDUFコレクタと、該DUFコレ
クタに重なる第１の導電型を持つエピタキシャル層と、
トランジスタ領域を囲んでいて、該トランジスタ領域を
少なくとも部分的に囲むと共に前記DUFコレクタに入り
込むトレンチを含む分離手段と、前記エピタキシャル層
内にある夫々第１及び第２の導電型を持つエミッタ及び
ベース領域と、前記エピタキシャル層内にあって、前記
埋込みDUFコレクタまで下に伸びる前記第１の導電型を
持つコレクタ接点領域とを有するバイポーラ・トランジ
スタ・セル。

（54）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記第１の導電型の不純物がＮ−形で
あり、前記第２の導電型の不純物がＰ−形であるバイポ
ーラ・トランジスタ・セル。

（55）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記トレンチが前記トランジスタ領域
を囲んでいるバイポーラ・トランジスタ・セル。

（56）第（55）項に記載したバイポーラ・トランジス
タ・セルに於て、前記トレンチの側壁及び底が薄い酸化
物層を持っているバイポーラ・トランジスタ・セル。

（57）第（55）項に記載したバイポーラ・トランジス
タ・セルに於て、前記トレンチの幅が1.5乃至2.0ミクロ
ンの範囲内であるバイポーラ・トランジスタ・セル。

（58）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記Ｐ−形真性ベースに前記第１の導
電型を持つ不純物を拡散させることにより、前記エミッ
タが形成されるバイポーラ・トランジスタ・セル。

（59）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記エピタキシャル層に重なる酸化物
層と、該酸化物層に重なる表面不活性化層とを有するバ
イポーラ・トランジスタ・セル。

（60）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記埋込みDUFが、アンチモンを不純
物として前記基板に拡散することによって形成されるバ
イポーラ・トランジスタ・セル。

（61）第（60）項に記載したバイポーラ・トランジス
タ・セルに於て、前記コレクタ接点が、表面から前記DU
F領域まで伸びる深い燐の打込み部を前記エピタキシャ
ル層の中に拡散することによって形成されるバイポーラ
・トランジスタ・セル。

（62）第（60）項に記載したバイポーラ・トランジス
タ・セルに於て、前記DUF領域の厚さが３乃至3.5ミクロ
ンの範囲内であって、シート抵抗が15乃至25オーム／ス
クエアの範囲内であるバイポーラ・トランジスタ・セ
ル。

（63）第（59）項に記載したバイポーラ・トランジス
タ・セルに於て、前記エピタキシャル層に重なる酸化物
層が約1,000乃至1,500Åの範囲内であるバイポーラ・ト
ランジスタ・セル。

（64）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記真性ベースの厚さが約3,000乃至
4,000Åの範囲内であって、シート抵抗が約1,000オーム
／スクエア未満であるバイポーラ・トランジスタ・セ
ル。

（65）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記Ｐ＋形外因性ベース領域の厚さが
約4,000乃至5,000Åの範囲内であるバイポーラ・トラン
ジスタ・セル。

（66）第（60）項に記載したバイポーラ・トランジス
タ・セルに於て、前記真性ベースの打込みが硼素である
バイポーラ・トランジスタ・セル。

（67）第（53）項に記載したバイポーラ・トランジス
タ・セルに於て、前記エミッタ及びコレクタ接点領域
が、燐でドープされたポリシリコン層からの燐を夫々前
記真性ベース及び前記コレクタ接点領域に拡散させるこ
とによって形成されるバイポーラ・トランジスタ・セ
ル。

（68）第（55）項に記載したバイポーラ・トランジス
タ・セルに於て、前記トレンチがポリシリコンで埋めら
れているバイポーラ・トランジスタ・セル。

（69）第（56）項に記載したバイポーラ・トランジス
タ・セルに於て、前記トレンチがポリシリコンで埋めら
れているバイポーラ・トランジスタ・セル。

（70）少なくとも部分的にトランジスタ領域を囲むト
レンチを含めて、半導体基板のトランジスタ領域内に形
成されたトランジスタ・セル。

（71）第（70）項に記載したトランジスタ・セルに於
て、前記トレンチがトランジスタ領域を囲んでいるトラ
ンジスタ・セル。

（72）第（71）項に記載したトランジスタ・セルに於
て、前記トレンチがその壁の上に薄い酸化物コーティン
グを持っていて、ポリシリコンで埋められているトラン
ジスタ・セル。

（73）第（72）項に記載したトランジスタ・セルに於
て、前記トレンチの下方に形成されたチャンネル・スト
ッパ領域を有するトランジスタ・セル。

（74）第（70）項に記載したトランジスタ・セルに於
て、前記トレンチの隅に角度をつけて、略一様なトレン
チの幅を持たせる様にしたトランジスタ・セル。

【図面の簡単な説明】

第１図から第22図は本発明の好ましい実施例に従って作
られた半導体チップの１つのセルを著しく拡大した側面
断面図で、各製造段階に於けるデバイス構造を示す。第
23図は第１図乃至第21図のチップの１つのセルで、二酸
化シリコンの厚い同形デポジットを用いる最後の製造段
階の側面断面図、第24図及び第25図は第23図に示したセ
ルの平面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハリーエフ．パングアメリカ合衆国テキサス州ヒユーストン, カーテンレーン 1019 (72)発明者ダグラスピー．ベレツトアメリカ合衆国テキサス州シユガーランド，ベイトリードライブ 13807

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面に形成され、隔離トレン
チによって少くとも部分的に囲まれているトランジスタ
であって、この隔離トレンチは平面で見た時コーナーが
傾斜しており、そのためトレンチが実質上一定の幅を有
する上記トランジスタ。