JPS62245658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62245658A JPS62245658A JP61087927A JP8792786A JPS62245658A JP S62245658 A JPS62245658 A JP S62245658A JP 61087927 A JP61087927 A JP 61087927A JP 8792786 A JP8792786 A JP 8792786A JP S62245658 A JPS62245658 A JP S62245658A
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- Japan
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- threshold voltage
- semiconductor layer
- misfet
- film
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 230000008018 melting Effects 0.000 claims abstract description 11
- 238000002844 melting Methods 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 12
- 238000000034 method Methods 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、マスクＲ
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）のメモリ
セルを構成するＭＩＳＦＥＴのしきい値電圧の制御に適
用して有効な技術に関するものである。
ＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）のメモリ
セルを構成するＭＩＳＦＥＴのしきい値電圧の制御に適
用して有効な技術に関するものである。
マスクＲＯＭにおいては、通常、ＭＩＳＦＥＴによりメ
モリセルが構成され、このメモリセルへの情報の書き込
みは５上記ＭＩＳＦＥＴのしきい値電圧を制御すること
により行われる。そして、例えば低いしきい値電圧（例
えば０．５Ｖ）を有するＭ Ｉ Ｓ ＦＥＴに情報”
］ ”を対応させ、高いしきい値電圧（例えば３Ｖ）を
有するＭＩＳＦＥＴに情報ＩＩ ＯＩＩを対応させてい
る。
モリセルが構成され、このメモリセルへの情報の書き込
みは５上記ＭＩＳＦＥＴのしきい値電圧を制御すること
により行われる。そして、例えば低いしきい値電圧（例
えば０．５Ｖ）を有するＭ Ｉ Ｓ ＦＥＴに情報”
］ ”を対応させ、高いしきい値電圧（例えば３Ｖ）を
有するＭＩＳＦＥＴに情報ＩＩ ＯＩＩを対応させてい
る。
上記ＭＩＳＦＥＴのしきい値電圧の制御方法としては１
例えば特開昭５６−１３０９６３号公報に記載されてい
るように、ＭＩＳＦＥＴのチャネル部に不純物のイオン
打込み（チャネルドーピング）を行う方法が知られてい
る。
例えば特開昭５６−１３０９６３号公報に記載されてい
るように、ＭＩＳＦＥＴのチャネル部に不純物のイオン
打込み（チャネルドーピング）を行う方法が知られてい
る。
上述の情報″０′″に対応するＭＩＳＦＥＴのしきい値
電圧（高いしきい値電圧）は、情報ＩＩ Ｉ ＩＩとの
判別を容易にするためには高い程良く、例えば４Ｖ以−
ヒが望まれる場合がある。しかしながら、しきい値電圧
を高くするためにはチャネルドーピングのドーズ鼠を高
くしなければならず、この傾向はゲート絶縁膜の薄膜化
に伴い著しくなる。ところが、特に、所望の情報を書き
込んだマスクＲＯＭの完成に要する時間、すなわちター
ンアラウンドタイム（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）の短縮を図るために＾ｌ配線の形成後にチャネルド
ーピングを行う場合には、低温のアニールしか行えない
ため、チャネルドーピングのドーズ量が高いと不純物の
電気的活性化を十分に行うことが困離となる。このため
、ドレイン領域とチャネル部との接合におけるリーク、
耐圧の低下、ホットキャリアの発生による特性劣化等が
生ずるという問題がある。
電圧（高いしきい値電圧）は、情報ＩＩ Ｉ ＩＩとの
判別を容易にするためには高い程良く、例えば４Ｖ以−
ヒが望まれる場合がある。しかしながら、しきい値電圧
を高くするためにはチャネルドーピングのドーズ鼠を高
くしなければならず、この傾向はゲート絶縁膜の薄膜化
に伴い著しくなる。ところが、特に、所望の情報を書き
込んだマスクＲＯＭの完成に要する時間、すなわちター
ンアラウンドタイム（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）の短縮を図るために＾ｌ配線の形成後にチャネルド
ーピングを行う場合には、低温のアニールしか行えない
ため、チャネルドーピングのドーズ量が高いと不純物の
電気的活性化を十分に行うことが困離となる。このため
、ドレイン領域とチャネル部との接合におけるリーク、
耐圧の低下、ホットキャリアの発生による特性劣化等が
生ずるという問題がある。
本発明の目的は、チャネルドーピングのドーズ量が低く
ても高いしきい値電圧を得ることが可能な技術を提供す
ることにある。
ても高いしきい値電圧を得ることが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ＭＩＳＦＥＴのゲート電極を構成する半導体
層の導電型の選択とチャネルドーピングとにより一上記
ＭＩＳＦＥＴのしきい値電圧を制御している。
層の導電型の選択とチャネルドーピングとにより一上記
ＭＩＳＦＥＴのしきい値電圧を制御している。
下記した手段によれば、ゲート電極を構成する半導体層
の導電型の相違による仕事関数ΦＳの差だけゲート電極
と半導体基板との仕事関数の差ΦＭｓが大きくなるため
、この分だけチャネルドーピングのドーズ量を低くする
ことが可能である。
の導電型の相違による仕事関数ΦＳの差だけゲート電極
と半導体基板との仕事関数の差ΦＭｓが大きくなるため
、この分だけチャネルドーピングのドーズ量を低くする
ことが可能である。
以下、本発明の構成について、一実施例に基づき図面を
参照しながら説明する。
参照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
第１図及び第２図に示すように、本実施例によるマスク
ＲＯＭにおいては、例えばＰ型Ｓｉ基板のような半導体
基板１に例えばＳｉＯ２膜のようなフィールド絶縁膜２
が設けられ、これによって素子分離が行われている。符
号Ｗ Ｌ ＋は例えばＳｉＯ２膜のようなゲート絶縁膜
３Ｆ、に設けられたワード線であって、例えばＢ（ホウ
素）のようなｎ型不純物がドープされたｐ型多結晶Ｓ１
膜のようなｐ型半導体層４及びこのＰ型半導体層４］〕
に設けられた例えばＭｏＳｉ□膜やＷ Ｓ ｉ ２膜の
ような高融点金属ケイ化物膜５から成る。また符号Ｗ
Ｌ ２もゲート絶縁膜３上に設けられたワード線であっ
て、例えばＰ（リン）のようなｎ型不純物がトープされ
たｎ型多結晶Ｓｉ膜のようなｎ型半導体層６及びこのｎ
型半導体層６上に設けられた高融点金属ケイ化物膜５か
ら成る。なお符号７は、例えばＳｉＯ２膜のような絶縁
膜である。
ＲＯＭにおいては、例えばＰ型Ｓｉ基板のような半導体
基板１に例えばＳｉＯ２膜のようなフィールド絶縁膜２
が設けられ、これによって素子分離が行われている。符
号Ｗ Ｌ ＋は例えばＳｉＯ２膜のようなゲート絶縁膜
３Ｆ、に設けられたワード線であって、例えばＢ（ホウ
素）のようなｎ型不純物がドープされたｐ型多結晶Ｓ１
膜のようなｐ型半導体層４及びこのＰ型半導体層４］〕
に設けられた例えばＭｏＳｉ□膜やＷ Ｓ ｉ ２膜の
ような高融点金属ケイ化物膜５から成る。また符号Ｗ
Ｌ ２もゲート絶縁膜３上に設けられたワード線であっ
て、例えばＰ（リン）のようなｎ型不純物がトープされ
たｎ型多結晶Ｓｉ膜のようなｎ型半導体層６及びこのｎ
型半導体層６上に設けられた高融点金属ケイ化物膜５か
ら成る。なお符号７は、例えばＳｉＯ２膜のような絶縁
膜である。
一方、半導体基板１中には、上記ワード線ｗ ｒ−１、
ＷＬ２に対してセルファラインにｎ゛型半導体領域８，
９が設けられている。そして、上記ワード線ＷＬ＋、ｒ
ｉ”型半導体領域８．９をそれぞれゲート電極、ソース
領域及びトレイン領域としてＭＩ ５ＦＥＴＱ＋ 、Ｑ
２が構成されている。同様に。
ＷＬ２に対してセルファラインにｎ゛型半導体領域８，
９が設けられている。そして、上記ワード線ＷＬ＋、ｒ
ｉ”型半導体領域８．９をそれぞれゲート電極、ソース
領域及びトレイン領域としてＭＩ ５ＦＥＴＱ＋ 、Ｑ
２が構成されている。同様に。
上記ワード線ＷＬｚ、ｎ”型半導体領域８．９をそれぞ
れゲート電極、ソース領域及びドレイン領域としてＭ
Ｉ Ｓ Ｆ Ｅ ＴＱ３． Ｑ４が構成されている。
れゲート電極、ソース領域及びドレイン領域としてＭ
Ｉ Ｓ Ｆ Ｅ ＴＱ３． Ｑ４が構成されている。
この場合、ＭＩ ５ＦＥＴＱ＋ 、Ｑ２のゲート電極を
構成するワード線ＷＬ Ｉはｐ型半導体層４を用いて構
成されているので、このｐ型半導体層４の代わりにｎ型
半導体層を用いた場合に比べて、導電型の相違によるそ
れらの仕事関数ΦＳの差（Ｓｉの場合、約１ｅＶ）だけ
ゲート電極と半導体基板ｌとの仕事関数の差ΦＭＳを大
きくすることができる。従って、ＭＩ ５ＦＥＴＱ＋
、Ｑ２のしきい値電圧を高いしきい値電圧（例えば４Ｖ
）に制御する場合、−上述の仕事関数差ΦＨｓの増加分
だけチャネルドーピングのドーズ量を低くすることがで
きる。また、このようにチャネルドーピングのドーズ量
を低くすることができるので、ＭＩＳＦＥＴＱ＋ 、Ｑ
２のドレイン領域とチャネル部との接合におけるリーク
、耐圧の低下、ホットキャリアの発生による特性劣化等
を効果的に防止することができる。
構成するワード線ＷＬ Ｉはｐ型半導体層４を用いて構
成されているので、このｐ型半導体層４の代わりにｎ型
半導体層を用いた場合に比べて、導電型の相違によるそ
れらの仕事関数ΦＳの差（Ｓｉの場合、約１ｅＶ）だけ
ゲート電極と半導体基板ｌとの仕事関数の差ΦＭＳを大
きくすることができる。従って、ＭＩ ５ＦＥＴＱ＋
、Ｑ２のしきい値電圧を高いしきい値電圧（例えば４Ｖ
）に制御する場合、−上述の仕事関数差ΦＨｓの増加分
だけチャネルドーピングのドーズ量を低くすることがで
きる。また、このようにチャネルドーピングのドーズ量
を低くすることができるので、ＭＩＳＦＥＴＱ＋ 、Ｑ
２のドレイン領域とチャネル部との接合におけるリーク
、耐圧の低下、ホットキャリアの発生による特性劣化等
を効果的に防止することができる。
さらに、上記ｎ″″型半導体領域８，９．絶縁膜７等の
上には、例えばＰＳＧ（リンシリケートガラス）膜のよ
うな絶縁膜１０がこれらを覆うように設けられている。
上には、例えばＰＳＧ（リンシリケートガラス）膜のよ
うな絶縁膜１０がこれらを覆うように設けられている。
なお第１図においては５図面を見やすくするために絶縁
膜１０の図示を省略した。
膜１０の図示を省略した。
そして、この絶縁膜１０に設けられたコンタクトホール
１０ ａ ” ｉｎ ｃを通じて、例えばＡｌ膜から成
るソース線ＳＬＩ、ＳＬ２及びビット線ＢＬ（第１図に
おいてはいずれも一点鎖線で示す）がそれぞれｎ１型半
導体領域８．９にコンタクトしている。
１０ ａ ” ｉｎ ｃを通じて、例えばＡｌ膜から成
るソース線ＳＬＩ、ＳＬ２及びビット線ＢＬ（第１図に
おいてはいずれも一点鎖線で示す）がそれぞれｎ１型半
導体領域８．９にコンタクトしている。
次に、上述のように構成された本実施例によるマスクＲ
ＯＭの製造方法につき説明する。
ＯＭの製造方法につき説明する。
まず第１図に示すように、半導体基板ｌに例えば選択酸
化法によりフィールド絶＃膜２を形成する。
化法によりフィールド絶＃膜２を形成する。
次に、このフィールド絶縁膜２で囲まれた活性領域の表
面を熱酸化して、第３図に示すように、例えば膜厚３５
〇五程度のゲート絶縁膜３を形成した後、このゲート絶
縁膜３を介して半導体基板ｌ中にＢ等の低濃度イオン打
込みによるチャネルドーピングを行う６なおこのチャネ
ルドーピングは１Ｍｌ５ＦＥＴＱ４のしきい値電圧を低
いしきい値電圧（例えば０．５Ｖ）に設定する条件で行
う。次に上記ゲート絶縁膜３上に例えばＣＶＤ法により
例えば膜厚２０００人程度０多結晶Ｓｉ膜のような半導
体層６を形成した後、この半導体層６に拡散、イオン打
込み等によりＰ等のｎ型不純物を比較的低濃度（例えば
１０１８〜１０１９／ｃ＋＃）にドープすることにより
、この半導体層６をｎ型化する。次に、この半導体層６
上に例えばスパッタ法により例えば膜厚１５００λ程度
のＷ Ｓ ｉ ２等の高融点金属ケイ化物膜５を形成し
た後、この高融点金属ケイ化物膜５上に例えばＣＶＤ法
により膜厚１０００λ程度の絶縁膜７を形成する。なお
半導体層６へのＰ等のドープは、高融点金属ケイ化物膜
５を形成後、この高融点金属ケイ化物膜５を介して行っ
てもよい。
面を熱酸化して、第３図に示すように、例えば膜厚３５
〇五程度のゲート絶縁膜３を形成した後、このゲート絶
縁膜３を介して半導体基板ｌ中にＢ等の低濃度イオン打
込みによるチャネルドーピングを行う６なおこのチャネ
ルドーピングは１Ｍｌ５ＦＥＴＱ４のしきい値電圧を低
いしきい値電圧（例えば０．５Ｖ）に設定する条件で行
う。次に上記ゲート絶縁膜３上に例えばＣＶＤ法により
例えば膜厚２０００人程度０多結晶Ｓｉ膜のような半導
体層６を形成した後、この半導体層６に拡散、イオン打
込み等によりＰ等のｎ型不純物を比較的低濃度（例えば
１０１８〜１０１９／ｃ＋＃）にドープすることにより
、この半導体層６をｎ型化する。次に、この半導体層６
上に例えばスパッタ法により例えば膜厚１５００λ程度
のＷ Ｓ ｉ ２等の高融点金属ケイ化物膜５を形成し
た後、この高融点金属ケイ化物膜５上に例えばＣＶＤ法
により膜厚１０００λ程度の絶縁膜７を形成する。なお
半導体層６へのＰ等のドープは、高融点金属ケイ化物膜
５を形成後、この高融点金属ケイ化物膜５を介して行っ
てもよい。
次に第４図に示すように、上記絶縁［７、高融点金属ケ
イ化物膜５、多結晶Ｓｉ膜６及びゲート絶縁膜３をエツ
チングにより所定形状にパターンニングしてワード線Ｗ
Ｌ＋ 、ＷＬ２を形成する。次にこれらのワード線ＷＬ
＋ 、ＷＬ２をマスクとして半導体基板１中に例えば＾
Ｓ（ヒ素）のようなｎ型不純物をイオン打込み等により
高濃度にドープした後、例えば９５０℃で２０分程度ア
ニールを行って不純物の電気的活性化を行い、これによ
りｎ＋型半導体領域８．９を形成する。この後、ワード
線ＷＬ Ｉ、ＷＬ２の下方の部分以外のゲート絶縁膜３
を除去する。
イ化物膜５、多結晶Ｓｉ膜６及びゲート絶縁膜３をエツ
チングにより所定形状にパターンニングしてワード線Ｗ
Ｌ＋ 、ＷＬ２を形成する。次にこれらのワード線ＷＬ
＋ 、ＷＬ２をマスクとして半導体基板１中に例えば＾
Ｓ（ヒ素）のようなｎ型不純物をイオン打込み等により
高濃度にドープした後、例えば９５０℃で２０分程度ア
ニールを行って不純物の電気的活性化を行い、これによ
りｎ＋型半導体領域８．９を形成する。この後、ワード
線ＷＬ Ｉ、ＷＬ２の下方の部分以外のゲート絶縁膜３
を除去する。
次に第５図に示すように１例えばＣＶＤ法により例えば
膜厚３５００λ程度のＰＳＧ膜のような絶縁膜１０を全
面に形成した後、この絶縁膜１０の所定部分をエツチン
グ除去してコンタクトホール１０ ａ−１０ｅを形成す
る。次に全面に例えばＡｌ膜をスパッタ法、蒸着法等に
より形成した後、このＡｌ膜を所定形状にパターンニン
グして、ソース線ＳＬ＋ 、ＳＬ２及びビット線Ｂｌ−
を形成する。
膜厚３５００λ程度のＰＳＧ膜のような絶縁膜１０を全
面に形成した後、この絶縁膜１０の所定部分をエツチン
グ除去してコンタクトホール１０ ａ−１０ｅを形成す
る。次に全面に例えばＡｌ膜をスパッタ法、蒸着法等に
より形成した後、このＡｌ膜を所定形状にパターンニン
グして、ソース線ＳＬ＋ 、ＳＬ２及びビット線Ｂｌ−
を形成する。
次にワード線ＷＬＩの上部の絶縁膜ｌＯのみが露出する
ように他の部分を例えばフォトレジスト膜１１で覆った
後、このフォトレジスト膜１１をマスクとして例えばＢ
のようなＰ型不純物のイオン打込みを行う。このｐ型不
純物のイオン打込みは。
ように他の部分を例えばフォトレジスト膜１１で覆った
後、このフォトレジスト膜１１をマスクとして例えばＢ
のようなＰ型不純物のイオン打込みを行う。このｐ型不
純物のイオン打込みは。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓのしきい値電圧の設定
のためのチャネルドーピングとｎ型半導体層６の導電型
を反転させるためのドーピングとを兼用し、そのイオン
打込み条件は、しきい値電圧を例えば３Ｖ程度シフトさ
せると共に、ｎ型半導体層６の導電型を反転させて第２
図に示すようにｐ型半導体層４を形成することができる
ように選ぶ。このイオン打込みの具体的な条件としては
１例えばｐ型不純物としてＢを用い、打込みエネルギー
として２５０ｋｅＶ、ドーズ量として１０１４〜１０Ｉ
５／ｄ（半導体層６中の濃度は例えば１０１０〜１０”
／ｄ程度、ゲート絶縁膜３との界面近傍における半導体
基板ｌ中の濃度は例えば１０”／ｃＪ）を用いる。この
ようにして、Ｐ型不純物のドーピングによりｎ型半導体
層６がＰ型半導体層４に変化されるので、チャネルドー
ピングによるしきい値電圧の増大（例えば３Ｖ）に加え
て、既述のようにこのｐ型半導体層４とｎ型半導体層６
との仕事関数ΦＳの差（Ｓｉの場合、約１ｅＶ）だけ、
すなわち例えばＩＶ程度しきい値電圧を高くすることが
できる。これによって、比較的低いドーズ量のチャネル
ドーピングによって、例えば４Ｖ程度の高いしきい値電
圧を有するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １を得ること
ができる。
のためのチャネルドーピングとｎ型半導体層６の導電型
を反転させるためのドーピングとを兼用し、そのイオン
打込み条件は、しきい値電圧を例えば３Ｖ程度シフトさ
せると共に、ｎ型半導体層６の導電型を反転させて第２
図に示すようにｐ型半導体層４を形成することができる
ように選ぶ。このイオン打込みの具体的な条件としては
１例えばｐ型不純物としてＢを用い、打込みエネルギー
として２５０ｋｅＶ、ドーズ量として１０１４〜１０Ｉ
５／ｄ（半導体層６中の濃度は例えば１０１０〜１０”
／ｄ程度、ゲート絶縁膜３との界面近傍における半導体
基板ｌ中の濃度は例えば１０”／ｃＪ）を用いる。この
ようにして、Ｐ型不純物のドーピングによりｎ型半導体
層６がＰ型半導体層４に変化されるので、チャネルドー
ピングによるしきい値電圧の増大（例えば３Ｖ）に加え
て、既述のようにこのｐ型半導体層４とｎ型半導体層６
との仕事関数ΦＳの差（Ｓｉの場合、約１ｅＶ）だけ、
すなわち例えばＩＶ程度しきい値電圧を高くすることが
できる。これによって、比較的低いドーズ量のチャネル
ドーピングによって、例えば４Ｖ程度の高いしきい値電
圧を有するＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ １を得ること
ができる。
なおこのｐ型不純物のイオン打込みは２段階に分けて行
うこともでき、例えば１回１１のイオン打込み（チャネ
ルドーピング）によりしきい値電圧を例えば３Ｖ程度シ
フトさせ、２回目のイオン打込みによりｎ型半導体層６
の導電型を反転させてＰ型半導体層４を形成してもよい
。この場合、１回目のイオン打込みは１例えばＢを用い
て打込みエネルギー３５０ｋｅＶ、ドーズＪＬ Ｉ Ｘ
１０１２ ／ｄの条件で行い、２回目のイオン打込み
は同じくＢを用いてエネルギー２００ｋｅＶ、ドーズ量
１０ ” −１０１５／ｃ＋ｉＴの条件で行う。
うこともでき、例えば１回１１のイオン打込み（チャネ
ルドーピング）によりしきい値電圧を例えば３Ｖ程度シ
フトさせ、２回目のイオン打込みによりｎ型半導体層６
の導電型を反転させてＰ型半導体層４を形成してもよい
。この場合、１回目のイオン打込みは１例えばＢを用い
て打込みエネルギー３５０ｋｅＶ、ドーズＪＬ Ｉ Ｘ
１０１２ ／ｄの条件で行い、２回目のイオン打込み
は同じくＢを用いてエネルギー２００ｋｅＶ、ドーズ量
１０ ” −１０１５／ｃ＋ｉＴの条件で行う。
上述のイオン打込みを行った後、フォトレジスト膜１１
を除去し、次いで例えばＨ２中でアニールを行うことに
より不純物の電気的活性化を行って、第１図及び第２図
に示すように目的とするマスクＲＯＭを完成させる。
を除去し、次いで例えばＨ２中でアニールを行うことに
より不純物の電気的活性化を行って、第１図及び第２図
に示すように目的とするマスクＲＯＭを完成させる。
上述の製造方法によれば、ＭＩＳＦＥＴＱｓの高いしき
い値電圧の制御をマスクＲＯＭの製造工程の最終工程で
行っているので、所望の情報が書き込まれたマスクＲＯ
Ｍを短時間で製造することができる。すなわち、ターン
アラウンドタイムの短縮を図ることができる。
い値電圧の制御をマスクＲＯＭの製造工程の最終工程で
行っているので、所望の情報が書き込まれたマスクＲＯ
Ｍを短時間で製造することができる。すなわち、ターン
アラウンドタイムの短縮を図ることができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、マスクＲＯＭを含む各種半導体集積
回路装置に適用することができる。
回路装置に適用することができる。
本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、チャネルドーピングのドーズ量が低くても高
いしきい値電圧を得ることが可能である。
いしきい値電圧を得ることが可能である。
第１図は、本発明の一実施例によるマスクＲＯＭの平面
図。 第２図は、第１図に示すマスクＲＯＭのＡ−Ａ線の断面
図、 第３図〜第５図は、第１図に示すマスクＲＯＭの製造方
法の一例を工程順に示す断面図である。 図中、ｌ・・・半導体基板、３・・・ゲート絶縁膜、４
・・・ｐ型半導体層、５・・・高融点金属ケイ化物膜、
６・・・ｎ型半導体層、７、ｌＯ・・・絶縁膜、１１・
・・フォトレジスト膜、ＷＬ １．ＷＬ２・・・ワード
線、Ｓ Ｌ＋ 、 Ｓ Ｌ２ 、ソース線、ＢＬ・・・
ビット線である。 も 父
図。 第２図は、第１図に示すマスクＲＯＭのＡ−Ａ線の断面
図、 第３図〜第５図は、第１図に示すマスクＲＯＭの製造方
法の一例を工程順に示す断面図である。 図中、ｌ・・・半導体基板、３・・・ゲート絶縁膜、４
・・・ｐ型半導体層、５・・・高融点金属ケイ化物膜、
６・・・ｎ型半導体層、７、ｌＯ・・・絶縁膜、１１・
・・フォトレジスト膜、ＷＬ １．ＷＬ２・・・ワード
線、Ｓ Ｌ＋ 、 Ｓ Ｌ２ 、ソース線、ＢＬ・・・
ビット線である。 も 父
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴから成る複数のメモリセルを具備し、
上記ＭＩＳＦＥＴのしきい値電圧を制御することにより
上記メモリセルに情報を書き込むようにした半導体集積
回路装置であって、上記ＭＩＳＦＥＴのゲート電極を構
成する半導体層の導電型の選択とチャネルドーピングと
により上記ＭＩＳＦＥＴの上記しきい値電圧を制御した
ことを特徴とする半導体集積回路装置。 ２、低いしきい値電圧を有する上記ＭＩＳＦＥＴの上記
ゲート電極を構成する上記半導体層の導電型をｎ型とし
、高いしきい値電圧を有する上記ＭＩＳＦＥＴを構成す
る上記半導体層の導電型をｐ型としたことを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記半導体層が多結晶Ｓｉ膜であることを特徴とす
る特許請求の範囲第１項又は第２項記載の半導体集積回
路装置。 ４、上記ゲート電極が、上記多結晶Ｓｉ膜とこの多結晶
Ｓｉ膜上に設けられている高融点金属ケイ化物膜から成
ることを特徴とする特許請求の範囲第３項記載の半導体
集積回路装置。 ５、上記半導体集積回路装置がマスクＲＯＭであること
を特徴とする特許請求の範囲第１項〜第４項のいずれか
一項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087927A JPS62245658A (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087927A JPS62245658A (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245658A true JPS62245658A (ja) | 1987-10-26 |
Family
ID=13928549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087927A Pending JPS62245658A (ja) | 1986-04-18 | 1986-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245658A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
| US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
| US6166417A (en) * | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
| US6265258B1 (en) | 1998-06-30 | 2001-07-24 | Intel Corporation | Method for making a complementary metal gate electrode technology |
| US6693333B1 (en) | 2001-05-01 | 2004-02-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator circuit with multiple work functions |
-
1986
- 1986-04-18 JP JP61087927A patent/JPS62245658A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
| US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
| US6166417A (en) * | 1998-06-30 | 2000-12-26 | Intel Corporation | Complementary metal gates and a process for implementation |
| US6265258B1 (en) | 1998-06-30 | 2001-07-24 | Intel Corporation | Method for making a complementary metal gate electrode technology |
| US7187044B2 (en) | 1998-06-30 | 2007-03-06 | Intel Corporation | Complementary metal gate electrode technology |
| US6693333B1 (en) | 2001-05-01 | 2004-02-17 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator circuit with multiple work functions |
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