JPS63244666A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63244666A JPS63244666A JP7617187A JP7617187A JPS63244666A JP S63244666 A JPS63244666 A JP S63244666A JP 7617187 A JP7617187 A JP 7617187A JP 7617187 A JP7617187 A JP 7617187A JP S63244666 A JPS63244666 A JP S63244666A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に係わり、特にバイポ
ーラトランジスタとＭＯＳトランジスタを同一基板上に
形成したｓ ＋ −ＭＯ８構造の半導体装置の製造方法
に関する。
ーラトランジスタとＭＯＳトランジスタを同一基板上に
形成したｓ ＋ −ＭＯ８構造の半導体装置の製造方法
に関する。
（従来の技術）
従来、バイポーラトランジスタとＭＯＳトランジスタと
を同一基板上に形成する技術は、バイポーラトランジス
タの大電流、高速動作とＭＯＳトランジスタの高集積度
との双方の利点を有効に利用したものとして注目されて
いる。第２図は、代表的な従来の３ ｉ −ＭＯ８構造
半導体装置の製造工程を示す断面図である。以下、本発
明との比較のために、従来方法を簡単に説明する。
を同一基板上に形成する技術は、バイポーラトランジス
タの大電流、高速動作とＭＯＳトランジスタの高集積度
との双方の利点を有効に利用したものとして注目されて
いる。第２図は、代表的な従来の３ ｉ −ＭＯ８構造
半導体装置の製造工程を示す断面図である。以下、本発
明との比較のために、従来方法を簡単に説明する。
まず、第２図（ａ）に示す如くｐ型半導体基板１１上に
ｎ型埋込み１１１２及びｐ型エピタキシャル成長層１３
を形成したのち、同図（ｂ）に示す如くｐ型エピタキシ
ャル成長１１１３内にバイポーラトランジスタのコレク
タ領域１４を形成する。
ｎ型埋込み１１１２及びｐ型エピタキシャル成長層１３
を形成したのち、同図（ｂ）に示す如くｐ型エピタキシ
ャル成長１１１３内にバイポーラトランジスタのコレク
タ領域１４を形成する。
続いて、第２図（Ｃ）に示す如く、フィールド酸化膜１
５を形成したのち、コレクタ領域１４内に第１コレクタ
取出し口１６を形成する。次いで、第２図（ｄ）に示す
如く、コレクタ領域１４内にベース領域１７を形成した
のち、シリコン酸化膜１８をＭＯＳトランジスタ及びバ
イポーラトランジスタ形成領域の表面に形成する。その
後、第２図（ｅ）に示す如く、エミッタ領域と第２コレ
クタ取出し口形酸のための各開口１９．２０を形成する
。
５を形成したのち、コレクタ領域１４内に第１コレクタ
取出し口１６を形成する。次いで、第２図（ｄ）に示す
如く、コレクタ領域１４内にベース領域１７を形成した
のち、シリコン酸化膜１８をＭＯＳトランジスタ及びバ
イポーラトランジスタ形成領域の表面に形成する。その
後、第２図（ｅ）に示す如く、エミッタ領域と第２コレ
クタ取出し口形酸のための各開口１９．２０を形成する
。
次いで、第２図（ｆ）に示す如く、全面にｐ型多結晶シ
リコン膜を形成したのち、この膜のバターニングによっ
てエミッタ電極２１及びコレクタ電極２２を形成する。
リコン膜を形成したのち、この膜のバターニングによっ
てエミッタ電極２１及びコレクタ電極２２を形成する。
そして、エミッタ領域２３及び第２コレクタ取出し口２
４を形成するために、ｎ型不純物を多結晶シリコン膜を
通した拡散により形成する。次いで、第２図（１）に示
す如く、ＭＯＳトランジスタのゲート酸化膜２５及びゲ
ート電極２６を形成する。次いで、第２図（ｈ）に示す
如く、ｐ型エピタキシャル成長層１３内に、ソース領域
２７とドレイン領域２８を形成するために、ｎ型不純物
を通常のイオン注入と熱拡散を併用して形成する。最後
に、第２図（ｉ）に示す如く、ＣＶＤによるＳ ｉ ０
２膜或いはＰＳＧ膜２９を被着した後、コンタクト窓３
０．３１゜３２．３３．３４を開け、ＡＪ２蒸着を行い
、選択エツチングによって配線層３５を形成する。
４を形成するために、ｎ型不純物を多結晶シリコン膜を
通した拡散により形成する。次いで、第２図（１）に示
す如く、ＭＯＳトランジスタのゲート酸化膜２５及びゲ
ート電極２６を形成する。次いで、第２図（ｈ）に示す
如く、ｐ型エピタキシャル成長層１３内に、ソース領域
２７とドレイン領域２８を形成するために、ｎ型不純物
を通常のイオン注入と熱拡散を併用して形成する。最後
に、第２図（ｉ）に示す如く、ＣＶＤによるＳ ｉ ０
２膜或いはＰＳＧ膜２９を被着した後、コンタクト窓３
０．３１゜３２．３３．３４を開け、ＡＪ２蒸着を行い
、選択エツチングによって配線層３５を形成する。
以上のように、バイポーラトランジスタとＭＯＳトラン
ジスタを同一基板上に形成する半導体装置の製造方法は
、非常に工程数が多いため、工程の簡略化が要求されて
いる。特に従来技術では、バイポーラトランジスタの高
濃度ｎ型領域であるエミッタ領域及び第２コレクタ取出
し領域と、ＭＯＳトランジスタの高濃度ｎ型領域である
ソース・ドレイン領域との形成のために少なくとも２回
の拡散工程が必要となり、これが工程の簡略化を妨げる
大きな要因となっていた。
ジスタを同一基板上に形成する半導体装置の製造方法は
、非常に工程数が多いため、工程の簡略化が要求されて
いる。特に従来技術では、バイポーラトランジスタの高
濃度ｎ型領域であるエミッタ領域及び第２コレクタ取出
し領域と、ＭＯＳトランジスタの高濃度ｎ型領域である
ソース・ドレイン領域との形成のために少なくとも２回
の拡散工程が必要となり、これが工程の簡略化を妨げる
大きな要因となっていた。
また、ＭＯＳトランジスタについては、高密度化が進む
につれて、素子の重要なパラメータであるしきい値電圧
の制御が行い難くなっていく問題がある。この解決策と
しては、ソース・ドレイン領域の深さを浅くすることに
より上記問題を低減できることが知られている。しかし
ながら、従来方法ではイオン注入と熱拡散を併用してソ
ース・ドレイン領域を形成しているため、接合深さを０
．１μｍ以下にはできなＣ）と云う問題があった。
につれて、素子の重要なパラメータであるしきい値電圧
の制御が行い難くなっていく問題がある。この解決策と
しては、ソース・ドレイン領域の深さを浅くすることに
より上記問題を低減できることが知られている。しかし
ながら、従来方法ではイオン注入と熱拡散を併用してソ
ース・ドレイン領域を形成しているため、接合深さを０
．１μｍ以下にはできなＣ）と云う問題があった。
（発明が解決しようとする問題点）
このように従来、エミッタ領域とソース・ドレイン領域
の形成のために少なくとも２回の拡散工程が必要となり
、その製造工程が煩雑であった。
の形成のために少なくとも２回の拡散工程が必要となり
、その製造工程が煩雑であった。
また、ソース・ドレイン領域の形成を、イオン注入と熱
拡散により行っているため、浅い拡散層を実現できない
ことが問題となっている。
拡散により行っているため、浅い拡散層を実現できない
ことが問題となっている。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、工程の簡略化をはかり得ると共に、ソ
ース・ドレイン拡散深さを十分浅くすることができ、素
子の特性及び信頼性向上等に寄与し得るＢ ｉ −ＭＯ
８構造の半導体装置の製造方法を提供することにある。
とするところは、工程の簡略化をはかり得ると共に、ソ
ース・ドレイン拡散深さを十分浅くすることができ、素
子の特性及び信頼性向上等に寄与し得るＢ ｉ −ＭＯ
８構造の半導体装置の製造方法を提供することにある。
［発明の構成〕
（問題点を解決するための手段）
本発明の骨子は、バイポーラトランジスタのエミッタ領
域の形成と、ＭＯＳトランジスタのソース・ドレイン領
域の形成を、多結晶シリコン膜からの固相拡散により同
時に行うことにある。
域の形成と、ＭＯＳトランジスタのソース・ドレイン領
域の形成を、多結晶シリコン膜からの固相拡散により同
時に行うことにある。
即ち本発明は、同一半導体チップ上にバイポーラトラン
ジスタとＭＯＳトランジスタとを形成した半導体装置の
製造方法において、第１導電型の半導体基板の一主面に
コレクタ領域となるべき第２導電型の深い拡散層を形成
したのち、この深い拡散層の一部にベース領域となるべ
き第１導電型の浅い拡散層を形成し、次いでこの第１導
電型の拡散層の表面に一部開口部を有するシリコン酸化
膜を形成し、次いでこのシリコン酸化膜の開口部及び前
記ＭＯ８トランジスタのソース・ドレイン形成領域に多
結晶シリコン膜を形成し、次いでこの多結晶シリコン膜
からの不純物拡散により第２導電型のソース・ドレイン
拡散層及びエミッタ拡散層を形成し、しかるのち前記Ｍ
ＯＳトランジスタのチャネル領域上にゲート酸化膜を介
してゲート電極を形成するようにしだ方法である。
ジスタとＭＯＳトランジスタとを形成した半導体装置の
製造方法において、第１導電型の半導体基板の一主面に
コレクタ領域となるべき第２導電型の深い拡散層を形成
したのち、この深い拡散層の一部にベース領域となるべ
き第１導電型の浅い拡散層を形成し、次いでこの第１導
電型の拡散層の表面に一部開口部を有するシリコン酸化
膜を形成し、次いでこのシリコン酸化膜の開口部及び前
記ＭＯ８トランジスタのソース・ドレイン形成領域に多
結晶シリコン膜を形成し、次いでこの多結晶シリコン膜
からの不純物拡散により第２導電型のソース・ドレイン
拡散層及びエミッタ拡散層を形成し、しかるのち前記Ｍ
ＯＳトランジスタのチャネル領域上にゲート酸化膜を介
してゲート電極を形成するようにしだ方法である。
（作用）
本発明によれば、バイポーラトランジスタのエミッタ領
域の形成とＭＯＳトランジスタのソース・ドレイン領域
の形成が同時に行われるので、これらの形成が１回の拡
散工程で済むことになり、全体の工程数が減少する。ま
た、多結晶シリコン躾からの固相拡散を利用しているこ
とから、ＭＯＳトランジスタのソース・ドレイン領域を
浅くすることが可能となり、その結果しきい値電圧の制
御が行い易くなるため、ＭＯＳトランジスタの信頼性及
び性能が向上する。さらに、ＭＯＳトランジスタのソー
ス・トレイン領域の形成に多結晶シリコン膜を用いてい
ることから、トランジスタの取出し配線とのコンタクト
をフィールド上にとることができ、素子の微細化にも有
効となる。
域の形成とＭＯＳトランジスタのソース・ドレイン領域
の形成が同時に行われるので、これらの形成が１回の拡
散工程で済むことになり、全体の工程数が減少する。ま
た、多結晶シリコン躾からの固相拡散を利用しているこ
とから、ＭＯＳトランジスタのソース・ドレイン領域を
浅くすることが可能となり、その結果しきい値電圧の制
御が行い易くなるため、ＭＯＳトランジスタの信頼性及
び性能が向上する。さらに、ＭＯＳトランジスタのソー
ス・トレイン領域の形成に多結晶シリコン膜を用いてい
ることから、トランジスタの取出し配線とのコンタクト
をフィールド上にとることができ、素子の微細化にも有
効となる。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる３１−ＭＯ３構造半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
まず、第１図（ａ）に示す如く、シリコン基板等からな
るｐ型半導体基板１１の表面にｎ型コレクタ埋込み層１
２を形成し、続いてこれらの上にｐ型エピタキシャル層
１３を成長形成する。次いで、第１図（ｂ）に示す如く
、ｐ型エピタキシャル１１１３内に、バイポーラトラン
ジスタのコレクタ領域１４を形成するため、ｎ型不純物
を拡散する。次いで、第１図（Ｃ）に示す如く、フィー
ルド酸化［１１５を形成したのち、コレクタ領域１４内
に第１コレクタ取出し口１６を形成するため、ｎ型不純
物を拡散する。次いで、第１図（ｄ）に示す如く、コレ
クタ領域１４内にベース領域１７を形成するため、ｎ型
不純物を拡散し、その後イオン注入のマスクとなり得る
程度に厚いシリコン酸化膜１８をバイポーラトランジス
タ及びＭＯＳトランジスタ形成領域の表面に形成する。
るｐ型半導体基板１１の表面にｎ型コレクタ埋込み層１
２を形成し、続いてこれらの上にｐ型エピタキシャル層
１３を成長形成する。次いで、第１図（ｂ）に示す如く
、ｐ型エピタキシャル１１１３内に、バイポーラトラン
ジスタのコレクタ領域１４を形成するため、ｎ型不純物
を拡散する。次いで、第１図（Ｃ）に示す如く、フィー
ルド酸化［１１５を形成したのち、コレクタ領域１４内
に第１コレクタ取出し口１６を形成するため、ｎ型不純
物を拡散する。次いで、第１図（ｄ）に示す如く、コレ
クタ領域１４内にベース領域１７を形成するため、ｎ型
不純物を拡散し、その後イオン注入のマスクとなり得る
程度に厚いシリコン酸化膜１８をバイポーラトランジス
タ及びＭＯＳトランジスタ形成領域の表面に形成する。
ここまでの工程は従来方法と同様であり、本実施例方法
は以下の工程を従来と異にしている。即ち、第１図（ｄ
）に示す工程のあとに同図（ｅ）に示す如く、前記シリ
コン酸化膜１８をバイポーラトランジスタのベース領域
の一部以外除去する。
は以下の工程を従来と異にしている。即ち、第１図（ｄ
）に示す工程のあとに同図（ｅ）に示す如く、前記シリ
コン酸化膜１８をバイポーラトランジスタのベース領域
の一部以外除去する。
つまり、ベース領域上のシリコン酸化１１１８にエミッ
タ開口部１９を設けると共に、それ以外の領域、即ちｎ
型第１コレクタ取出口及びＭＯ８領域の酸化［１１８を
除去する。次いで、第１図（ｆ）に示す如く、全面に多
結晶シリコン膜を形成し、これにｎ型不純物をイオン注
入したのち、多結晶シリコン膜のパターニングによりバ
イポーラトランジスタのエミッタ電極２１及びコレクタ
電極２２と、ＭＯＳトランジスタのソース電極４１及び
ドレイン電極４２を形成する。そして、残った多結晶シ
リコン膜（２１，２２，４１，４２）からの拡散により
、エミッタ領域２３＃第２コレクタ取出し口２４及びソ
ース・ドレイン領域２７゜２８を形成する。これにより
、バイポーラトランジスタのエミッタ領域及びＭＯＳト
ランジスタのソース・ドレイン領域が同時に形成される
ことになる。
タ開口部１９を設けると共に、それ以外の領域、即ちｎ
型第１コレクタ取出口及びＭＯ８領域の酸化［１１８を
除去する。次いで、第１図（ｆ）に示す如く、全面に多
結晶シリコン膜を形成し、これにｎ型不純物をイオン注
入したのち、多結晶シリコン膜のパターニングによりバ
イポーラトランジスタのエミッタ電極２１及びコレクタ
電極２２と、ＭＯＳトランジスタのソース電極４１及び
ドレイン電極４２を形成する。そして、残った多結晶シ
リコン膜（２１，２２，４１，４２）からの拡散により
、エミッタ領域２３＃第２コレクタ取出し口２４及びソ
ース・ドレイン領域２７゜２８を形成する。これにより
、バイポーラトランジスタのエミッタ領域及びＭＯＳト
ランジスタのソース・ドレイン領域が同時に形成される
ことになる。
次いで、第１図（ｇ）に示す如く、熱酸化等によりゲー
ト酸化１１２５．１１間絶縁膜２５′を形成し、さらに
ゲート酸化１１２５上にゲート電極２６を形成する。次
いで、第１図（ｈ）に示す如く、ＣＶＤ−３ｉ ０２
ＩＩ或いはＰＳＧＩＩ２９を全面に被着したのち、コン
タクト窓３０．３１．３２゜３３．３４を開け、Ａｊ２
蒸着を行い、エツチングによって配線層３５を形成する
。
ト酸化１１２５．１１間絶縁膜２５′を形成し、さらに
ゲート酸化１１２５上にゲート電極２６を形成する。次
いで、第１図（ｈ）に示す如く、ＣＶＤ−３ｉ ０２
ＩＩ或いはＰＳＧＩＩ２９を全面に被着したのち、コン
タクト窓３０．３１．３２゜３３．３４を開け、Ａｊ２
蒸着を行い、エツチングによって配線層３５を形成する
。
かくして本実施例方法によれば、バイポーラトランジス
タとＭＯＳトランジスタとを同一基板上に形成した３
ｉ −ＭＯ８構造の半導体装置を製造することができる
。そしてこの場合、多結晶シリコン膜からの固相拡散に
より、バイポーラトランジスタのエミッタ領域及びＭＯ
Ｓトランジスタのソース・ドレイン領域を同時に形成し
ているので、これらを別々に形成していた従来方法に比
べて工程数の減少をはかることができる。さらに、同相
拡散によりソース・ドレインを形成しているので、これ
らの接合深さを十分浅＜（０，１μｍ以下）することが
でき、ＭＯＳトランジスタのしきい値電圧の制御性が良
くなり、デザインルールを縮小しても高信頼性及び高性
能を保つことができる。また、ソース・ドレイン電極に
多結晶シリコンを用いているので、フィールド酸化膜上
にコンタクトを取ることができるため、ＭＯＳトランジ
スタの集積度向上が可能となる。
タとＭＯＳトランジスタとを同一基板上に形成した３
ｉ −ＭＯ８構造の半導体装置を製造することができる
。そしてこの場合、多結晶シリコン膜からの固相拡散に
より、バイポーラトランジスタのエミッタ領域及びＭＯ
Ｓトランジスタのソース・ドレイン領域を同時に形成し
ているので、これらを別々に形成していた従来方法に比
べて工程数の減少をはかることができる。さらに、同相
拡散によりソース・ドレインを形成しているので、これ
らの接合深さを十分浅＜（０，１μｍ以下）することが
でき、ＭＯＳトランジスタのしきい値電圧の制御性が良
くなり、デザインルールを縮小しても高信頼性及び高性
能を保つことができる。また、ソース・ドレイン電極に
多結晶シリコンを用いているので、フィールド酸化膜上
にコンタクトを取ることができるため、ＭＯＳトランジ
スタの集積度向上が可能となる。
なお、本発明は上述した実施例方法に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。例えば、前記各トランジスタの導
電型として、ＭＯＳトランジスタをｐチャネル、バイポ
ーラトランジスタをρｎρとしてもよい。また、多結晶
シリコン膜に不純物をイオン注入する代りに、予め不純
物を含有した多結晶シリコン膜を形成するようにしても
よい。さらに、拡散深さや拡散のドーズ量等の条件は、
仕様に応じて適宜変更可能である。
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。例えば、前記各トランジスタの導
電型として、ＭＯＳトランジスタをｐチャネル、バイポ
ーラトランジスタをρｎρとしてもよい。また、多結晶
シリコン膜に不純物をイオン注入する代りに、予め不純
物を含有した多結晶シリコン膜を形成するようにしても
よい。さらに、拡散深さや拡散のドーズ量等の条件は、
仕様に応じて適宜変更可能である。
［発明の効果］
以上詳述したように本発明によれば、多結晶シリコン躾
からの同相拡散によりバイポーラトランジスタのエミッ
タ領域及びＭＯＳトランジスタのソース・ドレイン領域
を同時に形成しているので、全体工程を簡略化できると
共に、ソース・ドレイン領域の接合深さを十分浅く形成
することができる。このため、Ｂｉ−ＭＯ８構造の信頼
性向上及び集積度の向上をはかり得、その有用性は大で
ある。
からの同相拡散によりバイポーラトランジスタのエミッ
タ領域及びＭＯＳトランジスタのソース・ドレイン領域
を同時に形成しているので、全体工程を簡略化できると
共に、ソース・ドレイン領域の接合深さを十分浅く形成
することができる。このため、Ｂｉ−ＭＯ８構造の信頼
性向上及び集積度の向上をはかり得、その有用性は大で
ある。
第１図は本発明の一実施例に係わるＢｉ−ＭＯ８構造半
導体装置の製造工程を示す断面図、第２図は従来装瞳の
製造工程を示す断面図である。 １１・・・半導体基板、１２・・・ｎ型埋込み層、１３
・・・ｐ型エピタキシャル層、１４・・・ｎ型コレクタ
領域、１５・・・フィールド酸化膜、１６・・・ｎ型第
１コレクタ取出し口、１７・・・ｐ型ベース領域、１８
・・・シリコン酸化膜、１９・・・エミッタ開口、２１
・・・エミッタ電極、２２・・・コレクタ電極、２３・
・・ｎ型エミッタ領域、２４・・・ｎ型第２コレクタ取
出し口、２５・・・ゲート酸化膜、２６・・・ゲート電
極、２７・・・ｎ型ソース領域、２８・・・ｎ型ドレイ
ン領域、２９・・・ＣＶＤ−８ｉ ０２膜或いはＰＳＧ
膜、３５・・・Ａ２配線層。
導体装置の製造工程を示す断面図、第２図は従来装瞳の
製造工程を示す断面図である。 １１・・・半導体基板、１２・・・ｎ型埋込み層、１３
・・・ｐ型エピタキシャル層、１４・・・ｎ型コレクタ
領域、１５・・・フィールド酸化膜、１６・・・ｎ型第
１コレクタ取出し口、１７・・・ｐ型ベース領域、１８
・・・シリコン酸化膜、１９・・・エミッタ開口、２１
・・・エミッタ電極、２２・・・コレクタ電極、２３・
・・ｎ型エミッタ領域、２４・・・ｎ型第２コレクタ取
出し口、２５・・・ゲート酸化膜、２６・・・ゲート電
極、２７・・・ｎ型ソース領域、２８・・・ｎ型ドレイ
ン領域、２９・・・ＣＶＤ−８ｉ ０２膜或いはＰＳＧ
膜、３５・・・Ａ２配線層。
Claims (3)
- （１）同一半導体チップ上にバイポーラトランジスタと
ＭＯＳトランジスタとを形成した半導体装置の製造方法
において、第１導電型の半導体基板の一主面にコレクタ
領域となるべき第２導電型の深い拡散層を形成する工程
と、前記深い拡散層の一部にベース領域となるべき第１
導電型の浅い拡散層を形成する工程と、前記第１導電型
の拡散層の表面に一部開口部を有するシリコン酸化膜を
形成する工程と、前記シリコン酸化膜の開口部及び前記
ＭＯＳトランジスタのソース・ドレイン形成領域に多結
晶シリコン膜を形成する工程と、前記多結晶シリコン膜
からの不純物拡散により第２導電型のソース・ドレイン
拡散層及びエミッタ拡散層を形成する工程と、前記ＭＯ
Ｓトランジスタのチャネル領域上にゲート酸化膜を介し
てゲート電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。 - （２）前記バイポーラトランジスタのコレクタ取出し口
を、前記多結晶シリコン膜の形成及び該膜からの拡散工
程により形成することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （３）前記バイポーラトランジスタがｎｐｎの場合前記
ＭＯＳトランジスタがｎチャネルあり、前記バイポーラ
トランジスタがｐｎｐの場合前記ＭＯＳトランジスタが
ｐチャネルであることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076171A JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076171A JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244666A true JPS63244666A (ja) | 1988-10-12 |
| JP2654011B2 JP2654011B2 (ja) | 1997-09-17 |
Family
ID=13597642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076171A Expired - Fee Related JP2654011B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2654011B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0629302A (ja) * | 1990-09-04 | 1994-02-04 | Samsung Electron Co Ltd | ポリシリコンエミッタバイポーラトランジスタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562763A (en) * | 1978-11-02 | 1980-05-12 | Nec Corp | Semiconductor device |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS61255054A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 半導体装置 |
-
1987
- 1987-03-31 JP JP62076171A patent/JP2654011B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562763A (en) * | 1978-11-02 | 1980-05-12 | Nec Corp | Semiconductor device |
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPS61255054A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629302A (ja) * | 1990-09-04 | 1994-02-04 | Samsung Electron Co Ltd | ポリシリコンエミッタバイポーラトランジスタの製造方法 |
| JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2654011B2 (ja) | 1997-09-17 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |