JP3426327B2 - 少なくとも１つの電界効果トランジスタと１つのｎｐｎバイポ−ラトランジスタを有するモノリシック集積回路の製造方法 - Google Patents
少なくとも１つの電界効果トランジスタと１つのｎｐｎバイポ−ラトランジスタを有するモノリシック集積回路の製造方法Info
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【産業上の利用分野】ハイブリッドバイポ−ラ／ＣＭＯ
Ｓ技術の開発は多くの場合に現存するＣＭＯＳ処理に基
づいており、ハイブリッド技術における完全に新しい概
念は希である。全ての場合に、トランジスタ性能パラメ
−タと処理の複雑性との間の経済的な妥協を見ることが
できる。
Ｓ技術の開発は多くの場合に現存するＣＭＯＳ処理に基
づいており、ハイブリッド技術における完全に新しい概
念は希である。全ての場合に、トランジスタ性能パラメ
−タと処理の複雑性との間の経済的な妥協を見ることが
できる。
【０００２】
【従来の技術】多数の可能な応用によると既にＢｉＣＭ
ＯＳ処理の広スペクトルが存在するが複雑性において異
なっている。二重ポリシリコン技術において、ＣＭＯＳ
装置と共に垂直ｎｐｎとｐｎｐトランジスタを設けるた
めに例えば25までのマスクレベルが必要とされる。
ＯＳ処理の広スペクトルが存在するが複雑性において異
なっている。二重ポリシリコン技術において、ＣＭＯＳ
装置と共に垂直ｎｐｎとｐｎｐトランジスタを設けるた
めに例えば25までのマスクレベルが必要とされる。
【０００３】ハイブリッド技術の処理の複雑性を限定す
る試みが行われている。埋設された低比抵抗のコレクタ
領域が使用されるならば、これは高価で生産高が減少す
る処理段階を有するＣＭＯＳ処理にエピタキシャル層を
組入れることを必要とする。
る試みが行われている。埋設された低比抵抗のコレクタ
領域が使用されるならば、これは高価で生産高が減少す
る処理段階を有するＣＭＯＳ処理にエピタキシャル層を
組入れることを必要とする。
【０００４】文献（“Solid-State Devices ”1980年、
114 〜117 頁で出版された“New CMOS Technology ”）
から少なくとも１対の相補型のＳｉゲ−ト電界効果トラ
ンジスタと少なくとも１つのプレ−ナｎｐｎバイポ−ラ
トランジスタを有するモノリシック集積回路を製造する
方法が知られている。基体上に配置されている厚い酸化
物層中に開口が形成され、それをイオン注入用のマスク
として使用し、イオンがトランジスタのしきい値電圧と
トランジスタ間の電界しきい値電圧を選択するために局
部的に注入される。通常のＳｉゲ−トＣＭＯＳ処理で使
用される段階に加えて、さらにマスクとイオン注入処理
がバイボ−ラトランジスタのベ−ス領域をド−プするた
めに行われる。この注入は電界効果トランジスタ領域に
おける薄い酸化物層と同時に形成される薄い酸化物層を
通して行われる。バイポ−ラトランジスタに関しては既
知の方法は補償されたエミッタの欠点を有する。さらに
バイポ−ラトランジスタは電界効果トランジスタよりも
より広いスペ−スを占める。
114 〜117 頁で出版された“New CMOS Technology ”）
から少なくとも１対の相補型のＳｉゲ−ト電界効果トラ
ンジスタと少なくとも１つのプレ−ナｎｐｎバイポ−ラ
トランジスタを有するモノリシック集積回路を製造する
方法が知られている。基体上に配置されている厚い酸化
物層中に開口が形成され、それをイオン注入用のマスク
として使用し、イオンがトランジスタのしきい値電圧と
トランジスタ間の電界しきい値電圧を選択するために局
部的に注入される。通常のＳｉゲ−トＣＭＯＳ処理で使
用される段階に加えて、さらにマスクとイオン注入処理
がバイボ−ラトランジスタのベ−ス領域をド−プするた
めに行われる。この注入は電界効果トランジスタ領域に
おける薄い酸化物層と同時に形成される薄い酸化物層を
通して行われる。バイポ−ラトランジスタに関しては既
知の方法は補償されたエミッタの欠点を有する。さらに
バイポ−ラトランジスタは電界効果トランジスタよりも
より広いスペ−スを占める。
【０００５】
【発明が解決しようとする課題】スペ−スに対する高ま
った必要性は主として必要な整列許容度によるものであ
る。コレクタ接触部に関するベース領域の整列とベース
に関するエミッタ領域の整列は既知の方法では臨界的で
ある。
った必要性は主として必要な整列許容度によるものであ
る。コレクタ接触部に関するベース領域の整列とベース
に関するエミッタ領域の整列は既知の方法では臨界的で
ある。
【０００６】欧州特許第0 080 523 号明細書は前述の方
法に基づく方法を開示し、この方法ではスペ−ス節約が
ストライプ状の薄い酸化物層によるバイポ−ラトランジ
スタの開口を分割することにより達成される。後者の方
法は自己整列および／または臨界的処理を可能にする利
点がある。
法に基づく方法を開示し、この方法ではスペ−ス節約が
ストライプ状の薄い酸化物層によるバイポ−ラトランジ
スタの開口を分割することにより達成される。後者の方
法は自己整列および／または臨界的処理を可能にする利
点がある。
【０００７】既知の方法の欠点はパッシベ−ションされ
ていないゲ−ト酸化物が簡単に損傷され汚染されること
である。さらに付加的なフォトマスク段階がコレクタと
エミッタ窓を開口するために必要である。
ていないゲ−ト酸化物が簡単に損傷され汚染されること
である。さらに付加的なフォトマスク段階がコレクタと
エミッタ窓を開口するために必要である。
【０００８】それ故、本発明の方法は前述の欠点をもた
ない変形された方法を提供することである。
ない変形された方法を提供することである。
【０００９】
【課題を解決するための手段】この目的は本発明の方法
により達成される。本発明の製造方法は、バイポ−ラ部
分のｎ型ウェルをｐ型基体に形成し、厚い酸化物層によ
り基体の表面を被覆し、薄い酸化物層により活性トラン
ジスタ領域が形成される領域を被覆し、酸化物層上に薄
いポリシリコン層を付着し、フォトレジストマスクを使
用してベース領域のポリシリコン層を除去し、露出した
薄い酸化物層を通してボロンを注入し、別のフォトマス
ク段階でエミッタ領域を露出し、表面全体にｎ型のポリ
シリコン層を付着し、続いてこのポリシリコン層をパタ
−ン化し、ベースとコレクタ領域との間の転移領域を露
出させ、本質的なベース領域と非本質的なベース領域と
の間の低抵抗の接続を与えるためボロンを注入し、酸化
物スペ−サを形成し、ボロンの注入によりベース接触領
域を形成し、最終的にシリコンとポリシリコンが露出さ
れる区域にチタニウム珪化物層を生成させることを特徴
とする。さらに本発明においてはポリシリコン層が砒素
または燐でド−プされるのが好ましい。
により達成される。本発明の製造方法は、バイポ−ラ部
分のｎ型ウェルをｐ型基体に形成し、厚い酸化物層によ
り基体の表面を被覆し、薄い酸化物層により活性トラン
ジスタ領域が形成される領域を被覆し、酸化物層上に薄
いポリシリコン層を付着し、フォトレジストマスクを使
用してベース領域のポリシリコン層を除去し、露出した
薄い酸化物層を通してボロンを注入し、別のフォトマス
ク段階でエミッタ領域を露出し、表面全体にｎ型のポリ
シリコン層を付着し、続いてこのポリシリコン層をパタ
−ン化し、ベースとコレクタ領域との間の転移領域を露
出させ、本質的なベース領域と非本質的なベース領域と
の間の低抵抗の接続を与えるためボロンを注入し、酸化
物スペ−サを形成し、ボロンの注入によりベース接触領
域を形成し、最終的にシリコンとポリシリコンが露出さ
れる区域にチタニウム珪化物層を生成させることを特徴
とする。さらに本発明においてはポリシリコン層が砒素
または燐でド−プされるのが好ましい。
【００１０】
【実施例】本発明による方法は方法の個々の段階を示し
た添付図面の好ましい実施例を参照して説明される。ｐ
型のシリコン基体１から始めると、ｎｐｎバイポ−ラト
ランジスタ用のｎ型のウェル２は通常の方法で１表面に
導入される。この段階はｐチャンネル電界効果トランジ
スタ用の対応するウェル形成と同時に行われる。厚い酸
化物層３は熱的に同じ表面で生成され、適切なマスクは
トランジスタ領域が形成される被覆されていない領域ｂ
を残す。電界効果トランジスタのゲ−ト酸化物の形成と
同時にバイポ−ラ半導体領域ｂは薄い酸化物層４（図１
参照）で被覆される。
た添付図面の好ましい実施例を参照して説明される。ｐ
型のシリコン基体１から始めると、ｎｐｎバイポ−ラト
ランジスタ用のｎ型のウェル２は通常の方法で１表面に
導入される。この段階はｐチャンネル電界効果トランジ
スタ用の対応するウェル形成と同時に行われる。厚い酸
化物層３は熱的に同じ表面で生成され、適切なマスクは
トランジスタ領域が形成される被覆されていない領域ｂ
を残す。電界効果トランジスタのゲ−ト酸化物の形成と
同時にバイポ−ラ半導体領域ｂは薄い酸化物層４（図１
参照）で被覆される。
【００１１】薄いポリシリコン層５は表面全体に形成さ
れる。次にフォトレジストマスク６が形成され、ここで
は窓ｉ（ベ−ス領域）は通常の手段により開口され、結
果として露出されたポリシリコン層５はドライエッチン
グにより除去されることができる。この窓ｉを通って中
程度の量のボロン（約１×１０13／ｃｍ2 ）が残留する
薄い酸化物層４を通ってその下のｎ型ウェル２（図２参
照）中に注入される。
れる。次にフォトレジストマスク６が形成され、ここで
は窓ｉ（ベ−ス領域）は通常の手段により開口され、結
果として露出されたポリシリコン層５はドライエッチン
グにより除去されることができる。この窓ｉを通って中
程度の量のボロン（約１×１０13／ｃｍ2 ）が残留する
薄い酸化物層４を通ってその下のｎ型ウェル２（図２参
照）中に注入される。
【００１２】次の段階ではフォトレジストマスク６は除
去される。それから新しいフォトマスク処理で新しいマ
スクが形成され、ドライエッチング処理では開口８、９
中に露出されたポリシリコン５が除去される。その後、
領域７、８、９の薄い酸化物層はポットエッチング技術
によりエッチングされる。この段階の最後の段ではフォ
トレジストマスクが除去される（図３）。電界効果トラ
ンジスタ領域ではポリシリコン層５はパタ−ン化されな
い。
去される。それから新しいフォトマスク処理で新しいマ
スクが形成され、ドライエッチング処理では開口８、９
中に露出されたポリシリコン５が除去される。その後、
領域７、８、９の薄い酸化物層はポットエッチング技術
によりエッチングされる。この段階の最後の段ではフォ
トレジストマスクが除去される（図３）。電界効果トラ
ンジスタ領域ではポリシリコン層５はパタ−ン化されな
い。
【００１３】次の段階ではポリシリコン層10は表面全体
に付着され、それをｎ型でド−プし、バイポ−ラ部分の
ベ−スとコレクタ領域との間の転移領域13,14 を除いて
厚い酸化物３のエッジ領域に重複して基体表面を被覆す
るようにパタ−ン化され、電界効果トランジスタ領域で
ゲ−トを形成するようにパタ−ン化される。従ってバイ
ポ−ラトランジスタにおいては、重複部分15ａ，16ａが
形成される。転移領域13,14 で露出された薄い酸化物層
４は湿式化学エッチングにより除去される。ポリシリコ
ン層10はエミッタ拡散源としての作用をし、砒素または
燐でド−プされる。
に付着され、それをｎ型でド−プし、バイポ−ラ部分の
ベ−スとコレクタ領域との間の転移領域13,14 を除いて
厚い酸化物３のエッジ領域に重複して基体表面を被覆す
るようにパタ−ン化され、電界効果トランジスタ領域で
ゲ−トを形成するようにパタ−ン化される。従ってバイ
ポ−ラトランジスタにおいては、重複部分15ａ，16ａが
形成される。転移領域13,14 で露出された薄い酸化物層
４は湿式化学エッチングにより除去される。ポリシリコ
ン層10はエミッタ拡散源としての作用をし、砒素または
燐でド−プされる。
【００１４】それに続くエミッタ領域12の拡散と同時に
高いド−プ濃度がコレクタ接触領域15,16 で得られ、従
って低抵抗の接触が得られる。この処理段階ではベ−ス
領域11も形成される（図４参照）。
高いド−プ濃度がコレクタ接触領域15,16 で得られ、従
って低抵抗の接触が得られる。この処理段階ではベ−ス
領域11も形成される（図４参照）。
【００１５】その後、適切にパタ−ン化されたフォトレ
ジストマスク17を使用して中程度の量のボロン（１×１
０14／ｃｍ2 ）がベ−ス領域でより高いド−プ濃度を達
成するためバイポ−ラトランジスタ領域とｐチャンネル
電界効果トランジスタ領域で注入される（図５）。
ジストマスク17を使用して中程度の量のボロン（１×１
０14／ｃｍ2 ）がベ−ス領域でより高いド−プ濃度を達
成するためバイポ−ラトランジスタ領域とｐチャンネル
電界効果トランジスタ領域で注入される（図５）。
【００１６】次の段階ではフォトレジストマスク17の除
去後、酸化物スペ−サ18は通常の方法で適切な場所で形
成される。
去後、酸化物スペ−サ18は通常の方法で適切な場所で形
成される。
【００１７】適切にパタ−ン化されたフォトレジストマ
スク19の付着後、多量のボロンイオンが被覆されていな
い領域、即ちベ−ス接触領域20,21 とｐチャンネル電界
効果トランジスタのソ−スおよびドレイン領域に注入さ
れる（図６）。
スク19の付着後、多量のボロンイオンが被覆されていな
い領域、即ちベ−ス接触領域20,21 とｐチャンネル電界
効果トランジスタのソ−スおよびドレイン領域に注入さ
れる（図６）。
【００１８】フォトレジストマスク19の除去され（図
７）、新しいフォトレジストマスクが電界効果トランジ
スタ領域の開口のｎチャンネル部分のみを残して形成さ
れる。砒素が注入され、ベ−スとエミッタ領域を実質上
限定するためにアニ−ル段階が行われる。
７）、新しいフォトレジストマスクが電界効果トランジ
スタ領域の開口のｎチャンネル部分のみを残して形成さ
れる。砒素が注入され、ベ−スとエミッタ領域を実質上
限定するためにアニ−ル段階が行われる。
【００１９】最後の段階ではこのフォトレジストマスク
の除去後、チタニウムシリサイド22が通常の自己整列シ
リサイド処理により形成され、その形成部分にシリコン
とポリシリコンがバイポ−ラ部分とＣＭＯＳ部分の両者
で露出される（図８）。
の除去後、チタニウムシリサイド22が通常の自己整列シ
リサイド処理により形成され、その形成部分にシリコン
とポリシリコンがバイポ−ラ部分とＣＭＯＳ部分の両者
で露出される（図８）。
【００２０】本発明による方法で得られた構造ではポリ
シリコン層および近接する酸化物スペ−サ18の重複部分
15ａ，16ａはコレクタとベ−スの高くド−プされた接触
領域との間の必要な隔離を提供する。重複部分15ａ，16
ａはコンパクトなバイポ−ラ部分を生成する処理誘導変
化の限定範囲内で小さくされることができる。
シリコン層および近接する酸化物スペ−サ18の重複部分
15ａ，16ａはコレクタとベ−スの高くド−プされた接触
領域との間の必要な隔離を提供する。重複部分15ａ，16
ａはコンパクトなバイポ−ラ部分を生成する処理誘導変
化の限定範囲内で小さくされることができる。
【図１】本発明の方法の最初の工程におけるｎ型ウエル
の形成された状態の半導体装置の断面図。
の形成された状態の半導体装置の断面図。
【図２】ｎ型ウェルにボロンが注入される状態の半導体
装置の断面図。
装置の断面図。
【図３】薄い酸化物層に開口が形成された状態の半導体
装置の断面図。
装置の断面図。
【図４】エミッタ領域およびベース領域が形成された状
態の半導体装置の断面図。
態の半導体装置の断面図。
【図５】ベース領域の露出部分に高ド−プ濃度を与える
工程における半導体装置の断面図。
工程における半導体装置の断面図。
【図６】酸化物スペーサが形成された状態の半導体装置
の断面図。
の断面図。
【図７】アニール段階における半導体装置の断面図。
【図８】最終段階のシリサイド電極層22がが形成された
状態の半導体装置の断面図。
状態の半導体装置の断面図。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−215158（ＪＰ，Ａ)
特開 昭63−244768（ＪＰ，Ａ)
特開 昭62−104157（ＪＰ，Ａ)
特開 昭63−207177（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8249
H01L 21/8222
H01L 29/732
H01L 21/331
Claims (2)
- 【請求項１】少なくとも１対のＣＭＯＳ電界効果トラン
ジスタと少なくとも１つのプレ−ナｎｐｎバイポ−ラト
ランジスタとを有するモノリシック集積回路の製造方法
において、 プレ−ナｎｐｎ バイポ−ラトランジスタのコレクタ領域
となるｎ型ウェルをｐ型基体に形成し、 厚い酸化物層により基体の表面を被覆し、薄い酸化物層
により活性トランジスタ領域が形成される領域を被覆
し、前記薄い 酸化物層上および前記厚い酸化物層上に薄いポ
リシリコン層を付着し、フォトレジストマスクを使用し
てベース領域の前記薄いポリシリコン層を除去し、露出
した薄い酸化物層を通してボロンを注入し、 別のフォトマスクを使用してエミッタ領域およびコレク
タ接触領域を露出し、表面全体にｎ型のポリシリコン層
を付着し、続いてこのｎ型ポリシリコン層をパタ−ン化
してベース領域とコレクタ領域との間の転移領域を露出
させ、 本質的なベース領域と非本質的なベース領域との間の低
抵抗の接続を与えるためボロンを注入し、 酸化物スペ−サを形成し、 ボロンの注入によりベース接触領域を形成し、 最終的にシリコンと前記ｎ型ポリシリコン層が露出され
る区域にチタニウム珪化物層を生成させる段階を有する
ことを特徴とするモノリシック集積回路の製造方法。 - 【請求項２】前記ｎ型ポリシリコン層が砒素または燐で
ド−プされることを特徴とする請求項１記載の方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4306932.0 | 1993-03-05 | ||
| DE4306932 | 1993-03-05 | ||
| DE4319437.0 | 1993-06-11 | ||
| DE4319437A DE4319437C1 (de) | 1993-03-05 | 1993-06-11 | Verfahren zur Herstellung einer monolithisch integrierten Schaltung mit mindestens einem CMOS-Feldeffekttransistor und einem npn-Bipolar-Transistor |
| US08/371,756 US5525825A (en) | 1993-03-05 | 1995-01-12 | Monolithic integrated circuit with at least one CMOS field-effect transistor and one npn bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758227A JPH0758227A (ja) | 1995-03-03 |
| JP3426327B2 true JP3426327B2 (ja) | 2003-07-14 |
Family
ID=27204834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03611594A Expired - Fee Related JP3426327B2 (ja) | 1993-03-05 | 1994-03-07 | 少なくとも１つの電界効果トランジスタと１つのｎｐｎバイポ−ラトランジスタを有するモノリシック集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3426327B2 (ja) |
| FR (1) | FR2702307B1 (ja) |
| NL (1) | NL194354C (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0270703B1 (de) * | 1986-12-12 | 1991-12-18 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| EP0325181B1 (en) * | 1988-01-19 | 1995-04-05 | National Semiconductor Corporation | A method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
-
1994
- 1994-02-25 FR FR9402213A patent/FR2702307B1/fr not_active Expired - Fee Related
- 1994-03-04 NL NL9400337A patent/NL194354C/nl not_active IP Right Cessation
- 1994-03-07 JP JP03611594A patent/JP3426327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2702307A1 (fr) | 1994-09-09 |
| NL9400337A (nl) | 1994-10-03 |
| JPH0758227A (ja) | 1995-03-03 |
| NL194354B (nl) | 2001-09-03 |
| NL194354C (nl) | 2002-01-04 |
| FR2702307B1 (fr) | 1995-08-18 |
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|---|---|---|---|
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