JP2918205B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳
しくは、シリコン膜を引き出し電極として用いるBiCMOS
デバイス構造およびその製造方法の改良に係るものであ
る。
しくは、シリコン膜を引き出し電極として用いるBiCMOS
デバイス構造およびその製造方法の改良に係るものであ
る。
従来例によるこの種の半導体装置の製造方法の主要な
工程の概要構成を第３図（ａ）ないし（ｄ）に順次に示
し、また、その要部構成の詳細を第４図（ａ）および
（ｂ）に示す。
工程の概要構成を第３図（ａ）ないし（ｄ）に順次に示
し、また、その要部構成の詳細を第４図（ａ）および
（ｂ）に示す。
これらの第３図および第４図に示す従来例構成におい
て、符号１はｐ型半導体基板であり、２は基板内に埋め
込まれたNMOSトランジスタ部でのp+型埋め込み層、3a,3
bは同様にPMOSトランジスタ部,NPNバイポーラトランジ
スタ部でのそれぞれにn+型埋め込み層、４は素子間分離
のためのp+型分離領域を示し、５はNMOSトランジスタ部
でのｐウエル、6a,6bはPMOSトランジスタ部,NPNバイポ
ーラトランジスタ部でのそれぞれにｎウエルである。
て、符号１はｐ型半導体基板であり、２は基板内に埋め
込まれたNMOSトランジスタ部でのp+型埋め込み層、3a,3
bは同様にPMOSトランジスタ部,NPNバイポーラトランジ
スタ部でのそれぞれにn+型埋め込み層、４は素子間分離
のためのp+型分離領域を示し、５はNMOSトランジスタ部
でのｐウエル、6a,6bはPMOSトランジスタ部,NPNバイポ
ーラトランジスタ部でのそれぞれにｎウエルである。
また、7,9は酸化膜、8,8aおよび8bはシリコン膜から
なるNMOS,PMOS各トランジスタ部でのソース・ドレイン
引き出し電極およびNPNバイポーラトランジスタ部での
ベース・コレクタ引き出し電極であり、10はNPNバイポ
ーラトランジスタ部での真性ベース領域、11,11aおよび
11bはNMOS,PMOS各トランジスタ部およびNPNバイポーラ
トランジスタ部でのそれぞれにサイドウォール、12,12a
はNMOS,PMOSトランジスタ部でのゲート酸化膜、13,13a
および13bはシリコン膜からなるNMOS,PMOS各トランジス
タ部でのゲート電極およびNPNバイポーラトランジスタ
部でのエミッタ電極を示し、さらに、14はパターニング
されたレジスト膜、15はNMOSトランジスタ部でのn+型ソ
ース・ドレイン領域、16はPMOSトランジスタ部でのp+型
ソース・ドレイン領域であり、17はNPNバイポーラトラ
ンジスタ部での外部ベース領域、18は同上コレクタウォ
ール、19は同上エミッタ領域である。
なるNMOS,PMOS各トランジスタ部でのソース・ドレイン
引き出し電極およびNPNバイポーラトランジスタ部での
ベース・コレクタ引き出し電極であり、10はNPNバイポ
ーラトランジスタ部での真性ベース領域、11,11aおよび
11bはNMOS,PMOS各トランジスタ部およびNPNバイポーラ
トランジスタ部でのそれぞれにサイドウォール、12,12a
はNMOS,PMOSトランジスタ部でのゲート酸化膜、13,13a
および13bはシリコン膜からなるNMOS,PMOS各トランジス
タ部でのゲート電極およびNPNバイポーラトランジスタ
部でのエミッタ電極を示し、さらに、14はパターニング
されたレジスト膜、15はNMOSトランジスタ部でのn+型ソ
ース・ドレイン領域、16はPMOSトランジスタ部でのp+型
ソース・ドレイン領域であり、17はNPNバイポーラトラ
ンジスタ部での外部ベース領域、18は同上コレクタウォ
ール、19は同上エミッタ領域である。
次に、この従来例構成の製造方法について述べる。
まず、ｐ型半導体基板１上に、NMOS,PMOS各トランジ
スタ部およびNPNバイポーラトランジスタ部にそれぞれ
対応して、p+型層およびn+型層を設け、かつエピタキシ
ャル成長を行なつてp+型埋め込み層２およびn+型埋め込
み層3a,3bと、p+型分離領域４とをそれぞれ形成させ、
かつｐウエル５およびｎウエル6a,6bをそれぞれに形成
させると共に、LOCOS法などによつて酸化膜７をそれぞ
れ選択的に形成しておき、また、各引き出し電極形成の
ためのシリコン膜8,8a,8bおよびソース・ドレイン電極
とゲート電極，ベース電極とエミツタ電極を分離するた
めの酸化膜９を順次に堆積させてから、写真製版法およ
びエッチング法を用いて、このシリコン膜により、NMO
S,PNOS各トランジスタ部でのソース・ドレインの各引き
出し電極8,8aおよびNPNバイポーラトランジスタ部での
ソースの引き出し電極8bをそれぞれ選択的に形成し、か
つ写真製版法を用いて、ベース領域をパターニングした
上で、ボロンのイオン注入をなしてNPNバイポーラトラ
ンジスタ部での真性ベース領域10を選択的に形成する
（第３図（ａ））。
スタ部およびNPNバイポーラトランジスタ部にそれぞれ
対応して、p+型層およびn+型層を設け、かつエピタキシ
ャル成長を行なつてp+型埋め込み層２およびn+型埋め込
み層3a,3bと、p+型分離領域４とをそれぞれ形成させ、
かつｐウエル５およびｎウエル6a,6bをそれぞれに形成
させると共に、LOCOS法などによつて酸化膜７をそれぞ
れ選択的に形成しておき、また、各引き出し電極形成の
ためのシリコン膜8,8a,8bおよびソース・ドレイン電極
とゲート電極，ベース電極とエミツタ電極を分離するた
めの酸化膜９を順次に堆積させてから、写真製版法およ
びエッチング法を用いて、このシリコン膜により、NMO
S,PNOS各トランジスタ部でのソース・ドレインの各引き
出し電極8,8aおよびNPNバイポーラトランジスタ部での
ソースの引き出し電極8bをそれぞれ選択的に形成し、か
つ写真製版法を用いて、ベース領域をパターニングした
上で、ボロンのイオン注入をなしてNPNバイポーラトラ
ンジスタ部での真性ベース領域10を選択的に形成する
（第３図（ａ））。
ついで、これらの全面に再度，酸化膜を堆積させてか
ら、この堆積させた膜厚分相当の酸化膜をエッチングす
べく、全面を異方性エッチングすることによつて、これ
らの各段差対応部分にサイドウォール11,11aおよび11b
をそれぞれ選択的に形成させる（同図（ｂ））。
ら、この堆積させた膜厚分相当の酸化膜をエッチングす
べく、全面を異方性エッチングすることによつて、これ
らの各段差対応部分にサイドウォール11,11aおよび11b
をそれぞれ選択的に形成させる（同図（ｂ））。
続いて、前記各トランジスタ部にゲート酸化膜12,12a
をそれぞれに形成させた上で、写真製版法を用いて、NP
Nバイポーラトランジスタ部に形成されたゲート酸化膜
については、これを除去しておき、そして、再度、各ゲ
ート，エミッタ電極形成のためのシリコン膜を堆積させ
た後、砒素のイオン注入をなし、かつ写真製版法でパタ
ーニングされたレジスト膜14を用い、シリコン膜および
酸化膜をそれぞれにエッチングして、NMOS,PMOS各トラ
ンジスタ部でのゲート電極13,13aおよびNPNバイポーラ
トランジスタ部でのエミッタ電極13bをそれぞれ選択的
に形成する（同図（ｃ））。
をそれぞれに形成させた上で、写真製版法を用いて、NP
Nバイポーラトランジスタ部に形成されたゲート酸化膜
については、これを除去しておき、そして、再度、各ゲ
ート，エミッタ電極形成のためのシリコン膜を堆積させ
た後、砒素のイオン注入をなし、かつ写真製版法でパタ
ーニングされたレジスト膜14を用い、シリコン膜および
酸化膜をそれぞれにエッチングして、NMOS,PMOS各トラ
ンジスタ部でのゲート電極13,13aおよびNPNバイポーラ
トランジスタ部でのエミッタ電極13bをそれぞれ選択的
に形成する（同図（ｃ））。
さらに、前記レジスト膜14を残したまゝで、写真製版
法を用いて、PMOSトランジスタ部およびベース領域を開
口してボロンのイオン注入を行ない、また、レジスト膜
14を除去した上で、今度は、同様に写真製版法を用い
て、NMOSトランジスタ部およびコレクタ領域を開口して
砒素のイオン注入を行ない、その後、熱処理を施すこと
により、各シリコン膜に注入されたこれらのボロンおよ
び砒素をそれぞれに拡散させて、NMOSトランジスタ部で
のn+型ソース・ドレイン領域15と、PMOSトランジスタ部
でのp+型ソース・ドレイン領域16とをそれぞ選択的に形
成すると共に、NPNバイポーラトランジスタ部での外部
ベース領域17,同上コレクタウォール18,同上エミッタ領
域19とをそれぞれ選択的に形成するのであり（同図
（ｄ））、このようにして、所期通りの半導体装置を製
造するのである。
法を用いて、PMOSトランジスタ部およびベース領域を開
口してボロンのイオン注入を行ない、また、レジスト膜
14を除去した上で、今度は、同様に写真製版法を用い
て、NMOSトランジスタ部およびコレクタ領域を開口して
砒素のイオン注入を行ない、その後、熱処理を施すこと
により、各シリコン膜に注入されたこれらのボロンおよ
び砒素をそれぞれに拡散させて、NMOSトランジスタ部で
のn+型ソース・ドレイン領域15と、PMOSトランジスタ部
でのp+型ソース・ドレイン領域16とをそれぞ選択的に形
成すると共に、NPNバイポーラトランジスタ部での外部
ベース領域17,同上コレクタウォール18,同上エミッタ領
域19とをそれぞれ選択的に形成するのであり（同図
（ｄ））、このようにして、所期通りの半導体装置を製
造するのである。
しかしながら、前記の各工程を経て製造される従来例
での半導体装置の構成においては、第４図（ａ），
（ｂ）に示されているように、NMOS,PMOS各トランジス
タ部でのソース・ドレインの各引き出し電極8,8aにあつ
て、それぞれに形成される各サイドウォール11,11aの幅
L,L1と、NPNバイポーラトランジスタ部でのベースの引
き出し電極8bに形成されるサイドウォール11bの幅L3と
が、共に等しく形成されることになり、また一方では、
各シリコン膜からのボロンまたは砒素の拡散によつて形
成されるNMOS,PMOS各トランジスタ部側でのn+型ソース
・ドレイン領域15およびp+型ソース・ドレイン領域16に
ついては、これがオフセットされないようにすることか
ら、これらを必ずそれぞれのゲート電極13,13aの下にま
で拡散させることが必要となるもので、このために、NP
Nバイポーラトランジスタ部側では、外部ベース領域17
とエミッタ領域19とが必然的に接することになつて、そ
のエミッタ・ベース間の容量が著るしく増加し、このNP
Nバイポーラトランジスタ部での性能が悪化すると云う
問題点があつた。
での半導体装置の構成においては、第４図（ａ），
（ｂ）に示されているように、NMOS,PMOS各トランジス
タ部でのソース・ドレインの各引き出し電極8,8aにあつ
て、それぞれに形成される各サイドウォール11,11aの幅
L,L1と、NPNバイポーラトランジスタ部でのベースの引
き出し電極8bに形成されるサイドウォール11bの幅L3と
が、共に等しく形成されることになり、また一方では、
各シリコン膜からのボロンまたは砒素の拡散によつて形
成されるNMOS,PMOS各トランジスタ部側でのn+型ソース
・ドレイン領域15およびp+型ソース・ドレイン領域16に
ついては、これがオフセットされないようにすることか
ら、これらを必ずそれぞれのゲート電極13,13aの下にま
で拡散させることが必要となるもので、このために、NP
Nバイポーラトランジスタ部側では、外部ベース領域17
とエミッタ領域19とが必然的に接することになつて、そ
のエミッタ・ベース間の容量が著るしく増加し、このNP
Nバイポーラトランジスタ部での性能が悪化すると云う
問題点があつた。
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、NPNバイ
ポーラトランジスタ部における外部ベース領域とエミッ
タ領域との分離を図つて、そのエミッタ・ベース間の容
量増加を抑制し、これによつてNPNバイポーラトランジ
スタ部の性能劣化を防止し得るようにした，この種の半
導体装置およびその製造方法を提供することである。
になされたもので、その目的とするところは、NPNバイ
ポーラトランジスタ部における外部ベース領域とエミッ
タ領域との分離を図つて、そのエミッタ・ベース間の容
量増加を抑制し、これによつてNPNバイポーラトランジ
スタ部の性能劣化を防止し得るようにした，この種の半
導体装置およびその製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装
置は、次のことを特徴とする。シリコン膜によってソー
ス・ドレインの各引き出し電極を形成したMOSトランジ
スタ部と、同様に、前記シリコン膜と同一の工程で形成
されたシリコン膜によってベースの引き出し電極を形成
したバイポーラトランジスタ部とを、同一基板上に備
え、MOSトランジスタ部でのソース・ドレインの引き出
し電極の側部に形成されるサイドウォール絶縁膜の幅に
比較して、バイポーラトランジスタ部でのベースの引き
出し電極の側部に形成されるサイドウォール絶縁膜の幅
が大きいことを特徴とする。
置は、次のことを特徴とする。シリコン膜によってソー
ス・ドレインの各引き出し電極を形成したMOSトランジ
スタ部と、同様に、前記シリコン膜と同一の工程で形成
されたシリコン膜によってベースの引き出し電極を形成
したバイポーラトランジスタ部とを、同一基板上に備
え、MOSトランジスタ部でのソース・ドレインの引き出
し電極の側部に形成されるサイドウォール絶縁膜の幅に
比較して、バイポーラトランジスタ部でのベースの引き
出し電極の側部に形成されるサイドウォール絶縁膜の幅
が大きいことを特徴とする。
本発明に係る半導体装置の製造方法は、シリコン膜に
よってソース・ドレインの各引き出し電極を形成したMO
Sトランジスタ部と、同様に、前記シリコン膜と同一の
工程で形成されたシリコン膜によってベースの引き出し
電極を形成したバイポーラトランジスタとを、同一基板
上に備える半導体装置の製造方法において、レジスト膜
をマスクにしたバイポーラトランジスタ部の真性ベース
領域を形成後、同一レジスト膜のマスクで、そのベース
の引き出し電極となるシリコン膜を等方性エッチングし
て、対応する膜部分を拡幅させるとともに、この拡幅部
分を含めてサイドウォール絶縁膜形成のための酸化膜を
堆積させるようにし、これによって、MOSトランジスタ
部でのソース・ドレインの引き出し電極の側部に形成さ
れるサイドウォール絶縁膜を幅に比較して、バイポーラ
トランジスタ部でのベースの引き出し電極の側部に形成
されるサイドウォール絶縁膜の幅を大きくしたことを特
徴とするものである。
よってソース・ドレインの各引き出し電極を形成したMO
Sトランジスタ部と、同様に、前記シリコン膜と同一の
工程で形成されたシリコン膜によってベースの引き出し
電極を形成したバイポーラトランジスタとを、同一基板
上に備える半導体装置の製造方法において、レジスト膜
をマスクにしたバイポーラトランジスタ部の真性ベース
領域を形成後、同一レジスト膜のマスクで、そのベース
の引き出し電極となるシリコン膜を等方性エッチングし
て、対応する膜部分を拡幅させるとともに、この拡幅部
分を含めてサイドウォール絶縁膜形成のための酸化膜を
堆積させるようにし、これによって、MOSトランジスタ
部でのソース・ドレインの引き出し電極の側部に形成さ
れるサイドウォール絶縁膜を幅に比較して、バイポーラ
トランジスタ部でのベースの引き出し電極の側部に形成
されるサイドウォール絶縁膜の幅を大きくしたことを特
徴とするものである。
［作用］ すなわち、この発明においては、レジスト膜をマスク
にしたバイポーラトランジスタ部の真性ベース領域の形
成後、同一レジスト膜のマスクにより、そのベースの引
き出し電極となるシリコン膜を等方性エッチングして、
同シリコン膜部分を拡幅させておき、この拡幅部分を含
めてサイドウォール絶縁膜形成のための酸化膜を堆積さ
せるようにしているために、バイポーラトランジスタ部
でのベースの引き出し電極の側部に形成されるサイドウ
ォール絶縁膜が、等方性エッチングにより拡幅部分に相
当する幅分だけ、MOSトランジスタ部でのソース・ドレ
インの引き出し電極の側部に形成されるサイドウォール
絶縁膜の幅よりも大きくなり、これによって、MOSトラ
ンジスタ部でのソース・ドレイン電極を、そのゲート電
極の下まで拡散させても、バイポーラトランジスタ部で
の外部ベース領域とエミッタ領域とを接しないようにす
ることが可能になる。
にしたバイポーラトランジスタ部の真性ベース領域の形
成後、同一レジスト膜のマスクにより、そのベースの引
き出し電極となるシリコン膜を等方性エッチングして、
同シリコン膜部分を拡幅させておき、この拡幅部分を含
めてサイドウォール絶縁膜形成のための酸化膜を堆積さ
せるようにしているために、バイポーラトランジスタ部
でのベースの引き出し電極の側部に形成されるサイドウ
ォール絶縁膜が、等方性エッチングにより拡幅部分に相
当する幅分だけ、MOSトランジスタ部でのソース・ドレ
インの引き出し電極の側部に形成されるサイドウォール
絶縁膜の幅よりも大きくなり、これによって、MOSトラ
ンジスタ部でのソース・ドレイン電極を、そのゲート電
極の下まで拡散させても、バイポーラトランジスタ部で
の外部ベース領域とエミッタ領域とを接しないようにす
ることが可能になる。
以下、この発明に係る半導体装置の製造方法の一実施
例につき、第１図および第２図を参照して詳細に説明す
る。
例につき、第１図および第２図を参照して詳細に説明す
る。
第１図（ａ）ないし（ｃ）はこの実施例を適用した半
導体装置の製造方法の主要な工程を順次模式的に示すそ
れぞれに概要断面図であり、また、第２図（ａ）および
（ｂ）は同上要部構成を拡大して示すそれぞれに概要断
面図であつて、これらの第１図および第２図実施例構成
において、前記第３図および第４図従来例構成と同一符
号は同一または相当部分を示している。
導体装置の製造方法の主要な工程を順次模式的に示すそ
れぞれに概要断面図であり、また、第２図（ａ）および
（ｂ）は同上要部構成を拡大して示すそれぞれに概要断
面図であつて、これらの第１図および第２図実施例構成
において、前記第３図および第４図従来例構成と同一符
号は同一または相当部分を示している。
これらの第１図および第２図に示す実施例構成におい
ても、符号１はｐ型半導体基板であり、２は基板内に埋
め込まれたNMOSトランジスタ部でのp+型埋め込み層、3
a,3bは同様にPMOSトランジスタ部,NPNバイポーラトラン
ジスタ部でのそれぞれにn+型埋め込み層、４は素子間分
離のためのp+型分離領域、５はNMOSトランジスタ部での
ｐウエル、6a,6bはPMOSトランジスタ部,NPNバイポーラ
トランジスタ部でのそれぞれにｎウエルである。
ても、符号１はｐ型半導体基板であり、２は基板内に埋
め込まれたNMOSトランジスタ部でのp+型埋め込み層、3
a,3bは同様にPMOSトランジスタ部,NPNバイポーラトラン
ジスタ部でのそれぞれにn+型埋め込み層、４は素子間分
離のためのp+型分離領域、５はNMOSトランジスタ部での
ｐウエル、6a,6bはPMOSトランジスタ部,NPNバイポーラ
トランジスタ部でのそれぞれにｎウエルである。
また、7,9は酸化膜、8,8aおよび8bはシリコン膜から
なるNMOS,PMOS各トランジスタ部でのソース・ドレイン
引き出し電極およびNPNバイポーラトランジスタ部での
ベース引き出し電極であり、10はNPNバイポーラトラン
ジスタ部での真性ベース領域、11,11aおよび11bはNMOS,
PMOS各トランジスタ部およびNPNバイポーラトランジス
タ部のそれぞれにサイドウォール、12,12aはNMOS,PMOS
各トランジスタ部のゲート酸化膜、13,13aおよび13bは
シリコン膜からなるNMOS,PMOS各トランジスタ部のゲー
ト電極およびNPNバイポーラトランジスタ部のエミッタ
電極を示し、さらに、15はNMOSトランジスタ部のn+型ソ
ース・ドレイン領域、16はPMOSトランジスタ部のp+型ソ
ース・ドレイン領域、17はNPNバイポーラトランジスタ
部の外部ベース領域、18は同上コレクタウォール、19は
同上エミッタ領域であり、20はパターニングされたレジ
スト膜、21,21はNPNバイポーラトランジスタ部でのベー
ス引き出し電極の拡幅部分、22はサイドウォール形成の
ための酸化膜である。
なるNMOS,PMOS各トランジスタ部でのソース・ドレイン
引き出し電極およびNPNバイポーラトランジスタ部での
ベース引き出し電極であり、10はNPNバイポーラトラン
ジスタ部での真性ベース領域、11,11aおよび11bはNMOS,
PMOS各トランジスタ部およびNPNバイポーラトランジス
タ部のそれぞれにサイドウォール、12,12aはNMOS,PMOS
各トランジスタ部のゲート酸化膜、13,13aおよび13bは
シリコン膜からなるNMOS,PMOS各トランジスタ部のゲー
ト電極およびNPNバイポーラトランジスタ部のエミッタ
電極を示し、さらに、15はNMOSトランジスタ部のn+型ソ
ース・ドレイン領域、16はPMOSトランジスタ部のp+型ソ
ース・ドレイン領域、17はNPNバイポーラトランジスタ
部の外部ベース領域、18は同上コレクタウォール、19は
同上エミッタ領域であり、20はパターニングされたレジ
スト膜、21,21はNPNバイポーラトランジスタ部でのベー
ス引き出し電極の拡幅部分、22はサイドウォール形成の
ための酸化膜である。
次に、この実施例構成の製造方法について述べる。
まず、ｐ型半導体基板１上に、NMOS,PMOS各トランジ
スタ部およびNPNバイポーラトランジスタ部のそれぞれ
に対応して、p+型層およびn+型層を設け、かつエピタキ
シャル成長を行なつてp+型埋め込み層２およびn+型埋め
込み層3a,3bと、p+型分離領域４とをそれぞれに形成さ
せ、かつｐウエル５およびｎウエル6a,6bをそれぞれに
形成させると共に、LOCOS法などによつて酸化膜７をそ
れぞれ選択的に形成しておき、また、各引き出し電極形
成のためのシリコン膜8,8a,8bおよび酸化膜９を順次に
堆積させてから、写真製版法でパターニングされたレジ
スト膜を用い、酸化膜およびシリコン膜をそれぞれにエ
ッチングして、このシリコン膜により、NMOS,PMOS各ト
ランジスタ部でのソース・ドレイン引き出し電極8,8aお
よびNPNバイポーラトランジスタ部でのベース引き出し
電極8bをそれぞれ選択的に形成し、かつ写真製版法でパ
ターニングされたレジスト膜20を用いて、ベース領域を
パターニングした上で、ボロンのイオン注入をなしてNP
Nバイポーラトランジスタ部での真性ベース領域10を選
択的に形成し、さらに、同一レジスト膜20のマスクで、
再度，シリコン膜の等方性エッチングをなすことによ
り、同真性ベース領域10に対応するシリコン膜部分21,2
1をより拡幅する（第１図（ａ））。
スタ部およびNPNバイポーラトランジスタ部のそれぞれ
に対応して、p+型層およびn+型層を設け、かつエピタキ
シャル成長を行なつてp+型埋め込み層２およびn+型埋め
込み層3a,3bと、p+型分離領域４とをそれぞれに形成さ
せ、かつｐウエル５およびｎウエル6a,6bをそれぞれに
形成させると共に、LOCOS法などによつて酸化膜７をそ
れぞれ選択的に形成しておき、また、各引き出し電極形
成のためのシリコン膜8,8a,8bおよび酸化膜９を順次に
堆積させてから、写真製版法でパターニングされたレジ
スト膜を用い、酸化膜およびシリコン膜をそれぞれにエ
ッチングして、このシリコン膜により、NMOS,PMOS各ト
ランジスタ部でのソース・ドレイン引き出し電極8,8aお
よびNPNバイポーラトランジスタ部でのベース引き出し
電極8bをそれぞれ選択的に形成し、かつ写真製版法でパ
ターニングされたレジスト膜20を用いて、ベース領域を
パターニングした上で、ボロンのイオン注入をなしてNP
Nバイポーラトランジスタ部での真性ベース領域10を選
択的に形成し、さらに、同一レジスト膜20のマスクで、
再度，シリコン膜の等方性エッチングをなすことによ
り、同真性ベース領域10に対応するシリコン膜部分21,2
1をより拡幅する（第１図（ａ））。
ついで、これらの全面にサイドウォール形成のための
酸化膜22を堆積させるが、この堆積法によつて形成され
る酸化膜は、一般にカバレッジがよいために、前記エッ
チングによつて拡幅された部分21,21について充分な堆
積がなされる（同図（ｂ））。
酸化膜22を堆積させるが、この堆積法によつて形成され
る酸化膜は、一般にカバレッジがよいために、前記エッ
チングによつて拡幅された部分21,21について充分な堆
積がなされる（同図（ｂ））。
また、その後は、前記従来例の場合と全く同様に、前
記堆積させた膜厚分相当の酸化膜22をエッチングすべ
く、全面を異方性エッチングすることによつて、これら
の各段差対応部分にサイドウォール11,11aおよび11bを
形成させ、引き続いて、前記各トランジスタ部にゲート
酸化膜12,12aをそれぞれに形成させた上で、写真製版法
を用いて、NPNバイポーラトランジスタ部に形成された
ゲート酸化膜を除去して、再度，各ゲート，エミッタ電
極形成のためのシリコン膜を堆積させた後、砒素のイオ
ン注入をなし、かつ写真製版法でパターニングされたレ
ジスト膜14（第３図（ｃ）参照）を用い、これらのシリ
コン膜および酸化膜をそれぞれにエッチングして、NMO
S,PMOS各トランジスタ部でのゲート電極13,13およびNPN
バイポーラトランジスタ部でのエミッタ電極13bをそれ
ぞれ選択的に形成し、さらに、前記レジスト膜14を残し
たまゝで、写真製版法を用いて、PMOSトランジスタ部お
よびベース領域を開口してボロンのイオン注入を行な
い、また、レジスト膜14を除去した上で、同様に写真製
版法を用いて、NMOSトランジスタ部およびコレクタ領域
を開口して砒素のイオン注入を行ない、その後、熱処理
を施すことにより、各多結晶シリコン膜に注入されたこ
れらのボロンおよび砒素をそれぞれに拡散させて、NMOS
トランジスタ部でのn+型ソース・ドレイン領域15,PMOS
トランジスタ部でのp+型ソース・ドレイン領域16と、NP
Nバイポーラトランジスタでの外部ベース領域17,同上コ
レクタウォール18,同上エミッタ領域19とをそれぞれ選
択的に形成するのであり（同図（ｃ））、このようにし
て、所期通りの半導体装置を製造するのである。
記堆積させた膜厚分相当の酸化膜22をエッチングすべ
く、全面を異方性エッチングすることによつて、これら
の各段差対応部分にサイドウォール11,11aおよび11bを
形成させ、引き続いて、前記各トランジスタ部にゲート
酸化膜12,12aをそれぞれに形成させた上で、写真製版法
を用いて、NPNバイポーラトランジスタ部に形成された
ゲート酸化膜を除去して、再度，各ゲート，エミッタ電
極形成のためのシリコン膜を堆積させた後、砒素のイオ
ン注入をなし、かつ写真製版法でパターニングされたレ
ジスト膜14（第３図（ｃ）参照）を用い、これらのシリ
コン膜および酸化膜をそれぞれにエッチングして、NMO
S,PMOS各トランジスタ部でのゲート電極13,13およびNPN
バイポーラトランジスタ部でのエミッタ電極13bをそれ
ぞれ選択的に形成し、さらに、前記レジスト膜14を残し
たまゝで、写真製版法を用いて、PMOSトランジスタ部お
よびベース領域を開口してボロンのイオン注入を行な
い、また、レジスト膜14を除去した上で、同様に写真製
版法を用いて、NMOSトランジスタ部およびコレクタ領域
を開口して砒素のイオン注入を行ない、その後、熱処理
を施すことにより、各多結晶シリコン膜に注入されたこ
れらのボロンおよび砒素をそれぞれに拡散させて、NMOS
トランジスタ部でのn+型ソース・ドレイン領域15,PMOS
トランジスタ部でのp+型ソース・ドレイン領域16と、NP
Nバイポーラトランジスタでの外部ベース領域17,同上コ
レクタウォール18,同上エミッタ領域19とをそれぞれ選
択的に形成するのであり（同図（ｃ））、このようにし
て、所期通りの半導体装置を製造するのである。
従つて、前記のようにして製造されたこの実施例によ
る半導体装置の構成では、レジスト膜20をマスクにした
NPNバイポーラトランジスタ部の真性ベース領域10の形
成後、同一レジスト膜20のマスクにより、その外部ベー
ス領域17の引き出し電極8bとなる多結晶シリコン膜の等
方性エッチングをなして、同多結晶シリコン膜部分21,2
1を拡幅させると共に、この拡幅部分21,21を含めてサイ
ドウォール形成のための酸化膜22を堆積させるようにし
ているために、第２図（ａ），（ｂ）に示されているよ
うに、NMOS,PMOS各トランジスタ部でのソース・ドレイ
ンの各引き出し電極8,8aに形成される各サイドウォール
11,11aの幅L,L1に対して、NPNバイポーラトランジスタ
部でのベース・コレクタの引き出し電極8bに形成される
サイドウォール11bの幅L2が、等方性エッチングによる
拡幅部分21,21に相当する幅分だけ大きく形成されるこ
とになつて、結果的には、NMOS,PMOS各トランジスタ部
側でのn+型ソース・ドレイン領域15およびp+型ソース・
ドレイン領域16を、そのゲート電極13,13aの下にまで拡
散させても、NPNバイポーラトランジスタ部側では、外
部ベース領域17とエミッタ領域19とが接する惧れを解消
できて、そのエミッタ・ベース間の容量増加を低減し得
るのである。
る半導体装置の構成では、レジスト膜20をマスクにした
NPNバイポーラトランジスタ部の真性ベース領域10の形
成後、同一レジスト膜20のマスクにより、その外部ベー
ス領域17の引き出し電極8bとなる多結晶シリコン膜の等
方性エッチングをなして、同多結晶シリコン膜部分21,2
1を拡幅させると共に、この拡幅部分21,21を含めてサイ
ドウォール形成のための酸化膜22を堆積させるようにし
ているために、第２図（ａ），（ｂ）に示されているよ
うに、NMOS,PMOS各トランジスタ部でのソース・ドレイ
ンの各引き出し電極8,8aに形成される各サイドウォール
11,11aの幅L,L1に対して、NPNバイポーラトランジスタ
部でのベース・コレクタの引き出し電極8bに形成される
サイドウォール11bの幅L2が、等方性エッチングによる
拡幅部分21,21に相当する幅分だけ大きく形成されるこ
とになつて、結果的には、NMOS,PMOS各トランジスタ部
側でのn+型ソース・ドレイン領域15およびp+型ソース・
ドレイン領域16を、そのゲート電極13,13aの下にまで拡
散させても、NPNバイポーラトランジスタ部側では、外
部ベース領域17とエミッタ領域19とが接する惧れを解消
できて、そのエミッタ・ベース間の容量増加を低減し得
るのである。
以上詳述したように、この発明方法によれば、シリコ
ン膜によつてソース・ドレインの各引き出し電極を形成
したMOSトランジスタ部と、同様に、シリコン膜によつ
てベースの引き出し電極を形成したバイポーラトランジ
スタ部とを、同一基板上に備える半導体装置およびその
製造方法において、レジスト膜をマスクにしたバイポー
ラトランジスタ部の真性ベース領域の形成後、同一レジ
スト膜のマスクにより、そのベースの引き出し電極とな
るシリコン膜を等方性エッチングして、同シリコン膜部
分を拡幅させ、かつこの拡幅部分を含めてサイドウォー
ル形成のための酸化膜を堆積させるようにしているため
に、極めて簡単な手段により、結果的には、バイポーラ
トランジスタ部でのベースの引き出し電極に形成される
サイドウォールの幅を、等方性エッチングによる拡幅部
分に相当する幅分だけ、MOSトランジスタ部でのソース
・ドレインの引き出し電極に形成されるサイドウォール
の幅よりも容易に大きくできるもので、これによつて、
MOSトランジスタ部でのソース・ドレイン領域を、その
ゲート電極の下まで拡散させても、バイポーラトランジ
スタ部での外部ベース領域とエミッタ領域とを接しない
ようにすることができて、従来，問題とされていたエミ
ッタ・ベース間の容量増加を効果的に抑制でき、併せ
て、装置の性能劣化を防止し得るのであり、しかも、製
造工程の面でも比較的簡単で容易に実施可能であるなど
の優れた特長を有するものである。
ン膜によつてソース・ドレインの各引き出し電極を形成
したMOSトランジスタ部と、同様に、シリコン膜によつ
てベースの引き出し電極を形成したバイポーラトランジ
スタ部とを、同一基板上に備える半導体装置およびその
製造方法において、レジスト膜をマスクにしたバイポー
ラトランジスタ部の真性ベース領域の形成後、同一レジ
スト膜のマスクにより、そのベースの引き出し電極とな
るシリコン膜を等方性エッチングして、同シリコン膜部
分を拡幅させ、かつこの拡幅部分を含めてサイドウォー
ル形成のための酸化膜を堆積させるようにしているため
に、極めて簡単な手段により、結果的には、バイポーラ
トランジスタ部でのベースの引き出し電極に形成される
サイドウォールの幅を、等方性エッチングによる拡幅部
分に相当する幅分だけ、MOSトランジスタ部でのソース
・ドレインの引き出し電極に形成されるサイドウォール
の幅よりも容易に大きくできるもので、これによつて、
MOSトランジスタ部でのソース・ドレイン領域を、その
ゲート電極の下まで拡散させても、バイポーラトランジ
スタ部での外部ベース領域とエミッタ領域とを接しない
ようにすることができて、従来，問題とされていたエミ
ッタ・ベース間の容量増加を効果的に抑制でき、併せ
て、装置の性能劣化を防止し得るのであり、しかも、製
造工程の面でも比較的簡単で容易に実施可能であるなど
の優れた特長を有するものである。
第１図（ａ）ないし（ｃ）はこの発明の一実施例を適用
した半導体装置の製造方法の主要な工程を順次模式的に
示すそれぞれに概要断面図、第２図（ａ）および（ｂ）
は同上要部構成を拡大して示すそれぞれに概要断面図で
あり、また、第３図（ａ）ないし（ｄ）は従来例による
半導体装置の製造方法の主要な工程を順次模式的に示す
それぞれに概要断面図、第４図（ａ）および（ｂ）は同
上要部構成を拡大して示すそれぞれに概要断面図であ
る。 １……ｐ型半導体基板、２……p+型埋め込み層、3a,3b
……n+型埋め込み層、４……p+型分離領域、５……ｐウ
エル、6a,6b……ｎウエル、7,9……酸化膜、8,8aおよび
8b……ソース・ドレイン引き出し電極，およびベース・
コレクタ引き出し電極、10……真性ベース領域、11,11
a,11b……サイドウォール、12,12a……ゲート酸化膜、1
3,13aおよび13b……ゲート電極，およびエミッタ電極、
15……n+型ソース・ドレイン領域、16……p+型ソース・
ドレイン領域、17……外部ベース領域、18……コレクタ
ウォール、19……エミッタ領域、20……レジスト膜、2
1,21……拡幅部分、22……酸化膜。
した半導体装置の製造方法の主要な工程を順次模式的に
示すそれぞれに概要断面図、第２図（ａ）および（ｂ）
は同上要部構成を拡大して示すそれぞれに概要断面図で
あり、また、第３図（ａ）ないし（ｄ）は従来例による
半導体装置の製造方法の主要な工程を順次模式的に示す
それぞれに概要断面図、第４図（ａ）および（ｂ）は同
上要部構成を拡大して示すそれぞれに概要断面図であ
る。 １……ｐ型半導体基板、２……p+型埋め込み層、3a,3b
……n+型埋め込み層、４……p+型分離領域、５……ｐウ
エル、6a,6b……ｎウエル、7,9……酸化膜、8,8aおよび
8b……ソース・ドレイン引き出し電極，およびベース・
コレクタ引き出し電極、10……真性ベース領域、11,11
a,11b……サイドウォール、12,12a……ゲート酸化膜、1
3,13aおよび13b……ゲート電極，およびエミッタ電極、
15……n+型ソース・ドレイン領域、16……p+型ソース・
ドレイン領域、17……外部ベース領域、18……コレクタ
ウォール、19……エミッタ領域、20……レジスト膜、2
1,21……拡幅部分、22……酸化膜。
Claims (2)
- 【請求項１】シリコン膜によってソース・ドレインの各
引き出し電極を形成したMOSトランジスタ部と、同様
に、前記シリコン膜と同一の工程で形成されたシリコン
膜によってベースの引き出し電極を形成したバイポーラ
トランジスタ部とを、同一基板上に備え、MOSトランジ
スタ部でのソース・ドレインの引き出し電極の側部に形
成されるサイドウォール絶縁膜の幅に比較して、バイポ
ーラトランジスタ部でのベースの引き出し電極の側部に
形成されるサイドウォール絶縁膜の幅が大きいことを特
徴とする半導体装置。 - 【請求項２】シリコン膜によってソース・ドレインの各
引き出し電極を形成したMOSトランジスタ部と、同様
に、前記シリコン膜と同一の工程で形成されたシリコン
膜によってベースの引き出し電極を形成したバイポーラ
トランジスタ部とを、同一基板上に備える半導体装置の
製造方法において、レジスタ膜をマスクにしたバイポー
ラトランジスタ部の真性ベース領域の形成後、同一レジ
スタ膜のマスクで、そのベースの引き出し電極となるシ
リコン膜を等方性エッチングして、対応する膜部分を拡
幅させるとともに、その拡幅部分を含めてサイドウォー
ル絶縁膜形成のための酸化膜を堆積させるようにし、こ
れによって、MOSトランジスタ部でのソース・ドレイン
の引き出し電極の側部に形成されるサイドウォール絶縁
膜の幅に比較して、バイポーラトランジスタ部でのベー
スの引き出し電極の側部に形成されるサイドウォール絶
縁膜の幅を大きくしたことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284428A JP2918205B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284428A JP2918205B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129959A JPH02129959A (ja) | 1990-05-18 |
| JP2918205B2 true JP2918205B2 (ja) | 1999-07-12 |
Family
ID=17678423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284428A Expired - Lifetime JP2918205B2 (ja) | 1988-11-09 | 1988-11-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2918205B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1126472A (ja) * | 1997-07-04 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693458B2 (ja) * | 1986-01-27 | 1994-11-16 | 富士通株式会社 | バイポ−ラトランジスタ |
| JPS62183558A (ja) * | 1986-02-07 | 1987-08-11 | Fujitsu Ltd | バイポ−ラトランジスタの製造方法 |
| JPH0628266B2 (ja) * | 1986-07-09 | 1994-04-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1988
- 1988-11-09 JP JP63284428A patent/JP2918205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02129959A (ja) | 1990-05-18 |
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