JP3035952B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製法、特にバイポーラLSIの
製法に関する。

〔発明の概要〕

本発明は、１の導電形式のラテラル型トランジスタ
と、反対導電形式のバーティカル型トランジスタを有す
る半導体装置の製法において、ラテラル型トランジスタ
のベース領域と上記バーティカル型トランジスタのベー
ス領域下のカーク効果阻止層（濃度を高くしたコレクタ
層）形成のためのイオン注入を同時に行うことにより、
工程数を削減して高性能半導体装置の製造を可能にした
ものである。

また、本発明は、半導体基板を含む領域に形成した第
１のトランジスタと、半導体基板上の島領域に形成した
第２のトランジスタを有する半導体装置において、第１
のトランジスタと第２のトランジスタの間に形成される
フィールド絶縁層を形成した後、第１のトランジスタの
コレクタ領域とフィールド絶縁層下の素子分離領域形成
のためのイオン注入を同時に行うことにより、工程数を
削減して高性能半導体装置の製造を可能にするととも
に、コレクタ領域、フィールド絶縁層下の素子分離領域
を形構成する不純物が過度に拡散するのを抑制し、素子
密度の向上を図るようにしたものである。

また、本発明は、半導体基板に半導体デバイスを形成
した後、該半導体デバイス領域以外の上記半導体基板の
少なくとも１部をエッチング除去し、次に、チャネルス
トップ領域を形成した後、エッチング除去部に絶縁膜を
埋め込んで素子分離領域を形成することにより、半導体
デバイスを含む表面の平坦化を可能にしたものである。

また、本発明は、第１導電型の半導体基板に、コレク
タ領域となる第２導電型の埋込層及び第２導電型のエピ
タキシャル層を形成し、エピタキシャル層に第１導電型
のベース領域を形成し、該ベース領域に第２導電型のエ
ミッタ領域を形成してバイポーラトランジスタを形成し
た後、バイポーラトランジスタ領域以外の上記半導体基
板の少なくとも１部をエッチング除去し、次に、チャネ
ルストップ領域を形成した後、エッチング除去部に絶縁
膜を埋め込んで素子分離領域を形成することにより、バ
イポーラトランジスタを含む表面の平坦化を可能にした
ものである。

また、本発明は、半導体基板を含む領域に形成した第
１のトランジスタと、半導体基板上の島領域に形成した
第２のトランジスタを有する半導体装置において、半導
体基板上にエピタキシャル層を形成した後、第１のトラ
ンジスタのコレクタ領域とフィールド絶縁層下の素子分
離領域形成のためのイオン注入を同時に行うことによ
り、工程数を削減して高性能半導体装置の製造を可能に
するとともに、特性が均一の半導体装置の製造を可能に
したものである。

〔従来の技術〕

従来、バイポーラLSIにおけるラテラル型pnpトランジ
スタ及びバーティカル型npnトランジスタは、第３図に
示すように構成されている。すなわち、同図Ａに示すよ
うにラテラル型pnpトランジスタ（Tr₁）は、ｐ型半導体
基板（１）にｎ型ベース埋込み層（２）を形成し、ｎ型
エピタキシャル層を形成後、例えば選択酸化によるフィ
ールド絶縁層（SiO₂）（３）を形成してｎ型島領域
（４）を形成し、このｎ型島領域（４）にベース埋込み
層（２）に達するｎ型ベース取出し領域（５）と、横方
向に沿うｐ型コレクタ領域（６）及びｐ型エミッタ領域
（７）を形成して構成される。（９）は絶縁膜、（1
0）、（11）及び（12）は夫々例えばA1によるエミッタ
電極、ベース電極及びコレクタ電極、（13）はフィール
ド絶縁膜（３）直下に形成されたｐ型素子分離領域であ
る。このラテラル型pnpトランジスタ（Tr₁）の高性能
（即ち高速性）化はベース幅W_Bの縮小化すなわち横方向
の微細化で達成される。しかしながらｎ型エピタキシャ
ル層の低濃度化、ベース幅W_Bの縮小でベース領域（８）
の総電荷量Q_Bが小さくなり、耐圧V_ceoが小さくなると共
にh_FE（∝1/Q_B）が大きくなるためベース領域（８）へ
のｎ型不純物の導入が必要となる。

また、バーティカル型トランジスタ（Tr₂）は、ｐ型
半導体基板（１）にｎ型コレクタ埋込み層（21）及びｎ
型コレクタ取出し領域（22）を形成すると共に、コレク
タ領域（24）となるｎ型島領域（23）にベース取出し電
極となるp⁺型多結晶シリコン膜（28）からの不純物拡散
でp⁺型外部ベース領域（25）を形成し、エミッタ取出し
電極となる多結晶シリコン膜（29）からの不純物拡散で
セルファライン的に真性ベース領域（26）及びエミッタ
領域（27）を形成して構成される。（30），（31）及び
（32）は夫々例えばAlによるエミッタ電極、ベース電極
及びコレクタ電極である。この場合、真性ベース領域
（26）のカーク効果を防ぐために真性ベース領域（26）
直下に濃度の高いコレクタ層即ちカーク効果阻止層（3
3）を形成することが高速化を図る上で非常に有効であ
る。第４図はラテラル型pnpトランジスタ（Tr₁）のＩ−
Ｉ線上の不純物プロファイルを示し、第５図はバーティ
カル型npnトランジスタ（Tr₂）のII−II線上の不純物プ
ロファイルを示す。

かかるバイポーラLSIにおいて、ラテラル型pnpトラン
ジスタ（Tr₁）のベース領域（８）と、バーティカル型n
pnトランジスタ（Tr₂）のカーク効果阻止層（33）とは
現在までのところ各々、別々に窓開けして別々のイオン
注入工程にて形成されている。

一方、バイポーラLSIにおいて、フィールド絶縁層
（３）下のｐ型素子分離領域（13）はフィールド絶縁層
（３）上からボロンをイオン注入して形成される。ま
た、第３図Ｂに示すように半導体基板（１）をコレクタ
とした所謂基板pnpトランジスタ（Tr₃）は、イオン注入
にて基板（１）に達するｐ型コレクタ領域（41）、ｎ型
ベース領域（42）を形成し、バーティカル型npnトラン
ジスタ（Tr₂）のベース取出し電極用のp⁺型多結晶シリ
コン膜（28）と同時形成のp⁺型多結晶シリコン膜（28
a）からの不純物拡散でｐ型エミッタ領域（43）を形成
して構成される。ベース領域（42）はリンイオンを注入
して形成され、コレクタ領域（41）はボロンをイオン注
入して形成される。（44）は基板（１）に達するコレク
タ取出し領域、（46）はベース取出し領域を示す。また
（47），（48）及び（49）は夫々例えばAlによるエミッ
タ電極、ベース電極及びコレクタ電極を示す。なお基板
電位の取出し領域（50）、及び基板pnpトランジスタ（T
r₃）のコレクタ取出し領域（44）は、夫々ｐ型素子分離
領域（13）のイオン注入と同時のイオン注入によるp⁺型
領域（51）、及び（53）と、p⁺型多結晶シリコン膜（28
b）及び（28c）からの不純物拡散によるp⁺型領域（52）
及び（54）とにより形成される。

そして、現在まではｐ型素子分離領域（13）と基板pn
pトランジスタ（Tr₃）のコレクタ領域（41）は各々、別
々に窓開けして別々のイオン注入工程によって形成され
ている。さらに、従来では工程を削減する為に、コレク
タ領域（41）を形成せず、ｐ型基板（１）を、そのまま
コレクタ領域として用いてるものも多い。

〔発明が解決しようとする課題〕

上述のバイポーラLSIにおいては、ラテラル型pnpトラ
ンジスタ（Tr₁）のn⁺型ベース領域（８）とバーティカ
ル型npnトランジスタ（Tr₂）のｎ型のカーク効果阻止層
（33）が別々のイオン注入工程で形成され、また、ｐ型
素子分離領域（13）と基板pnpトランジスタ（Tr₃）のコ
レクタ領域（41）が別々のイオン注入工程で形成される
等、その製造工程数は多く、したがってイオン注入用マ
スクの設計なども煩雑をきわめていた。

本発明は、上述の点に鑑み、製造工程数の削減を可能
にして高性能の半導体装置、特にバイポーラLSIを製造
できるようにした半導体装置の製法を提供するものであ
る。

〔課題を解決するための手段〕

本発明者は、サブミクロン〜ハーフミクロンのリソグ
ラフィ技術で形成できるラテラル型pnpトランジスタ、
バーティカル型npnトランジスタにおいては、ラテラル
型pnpトランジスタのベース領域及びバーティカル型npn
トランジスタのカーク効果阻止層のイオン注入における
ドーズ量が10¹²cm^-2オーダで、エネルギーも100〜300ke
V程度であり、互に兼ねることが可能であることを見つ
けた。また、本発明者は、ｐ型素子分離領域のイオン注
入は360keVで、ドーズ量10¹³cm^-2オーダであり、高性能
の基板pnpトランジスタのコレクタ領域は360keV、ドー
ズ量10¹³cm^-2オーダのイオン注入で形成されることか
ら、ｐ型素子分離領域のイオン注入と基板pnpトランジ
スタのコレクタ領域のイオン注入は最適点を得れば、互
に兼ねる事が可能であることを見つけた。

本発明は、このような知見に基づくものである。

第１の本発明は、１の導電形式のラテラル型トランジ
スタ（Tr₁）と、反対導電形式のバーティカル型トラン
ジスタ（Tr₂）を有する半導体装置の製法において、ラ
テラル型トランジスタ（Tr₁）のベース領域（75）とバ
ーティカル型トランジスタ（Tr₂）のベース領域（101）
下のカーク効果阻止層（76）形成のためのイオン注入を
同時に行うようになす。

また、第２の本発明は、半導体基板を含む領域に形成
した第１のトランジスタ（Tr₃）と、半導体基板上の島
領域に形成した第２のトランジスタ（Tr₂）を有する半
導体装置において、第１のトランジスタ（Tr₃）と第２
のトランジスタ（Tr₂）の間に形成されるフィールド絶
縁層（78）を形成した後、第１のトランジスタ（Tr₃）
のコレクタ領域（82）と、フィールド絶縁層（78）下の
素子分離領域（81）形成のためのイオン注入を同時に行
うようになす。

第３の本発明は、半導体基板（131）に、半導体デバ
イス（153）を形成した後、この半導体デバイス領域以
外の半導体基板（131）の少なくとも１部をエッチング
除去し、次に、チャネルストップ領域（147）を形成し
た後、エッチング除去部に絶縁膜（148）を埋め込んで
素子分離領域を形成するようになす。

第４の本発明は、第１導電型の半導体基板（131）
に、コレクタ領域となる第２導電型の埋込み層（132）
及び第２導電型のエピタキシャル層（133）を形成し、
このエピタキシャル層（133）に第１導電型のベース領
域（138）を形成し、このベース領域（138）に第２導電
型のエミッタ領域（155）を形成してバイポーラトラン
ジスタ（153）を形成した後、このバイポーラトランジ
スタ領域以外の半導体基板（131）の少なくとも１部を
エッチング除去し、次にチャネルストップ領域（147）
を形成した後、エッチング除去部に絶縁膜（148）を埋
め込んで素子分離領域を形成するようになす。

第５の本発明は、上記第３又は第４の発明において、
絶縁膜（148）の埋め込み後、表面平坦化処理を行うよ
うになす。

第６の本発明は、半導体基板を含む領域に形成した第
１のトランジスタ（Tr₃）と、半導体基板上の島領域に
形成した第２のトランジスタ（Tr₂）を有する半導体装
置において、半導体基板にエピタキシャル層（68）を形
成した後、第１のトランジスタ（Tr₃）のコレクタ領域
（82）と、フィールド絶縁層（78）下の素子分離領域
（81）形成のためのイオン注入を同時に行うようにな
す。

〔作用〕

上述の第１の発明の製法によれば、ラテラル型トラン
ジスタ（Tr₁）のベース領域（75）とバーティカル型ト
ランジスタ（Tr₂）のベース領域下のカーク効果阻止層
（76）形成のためのイオン注入を同時に行うことによ
り、工程を追加することなしに、バーティカル型トラン
ジスタ（Tr₂）の工程をそのまま利用して高性能のラテ
ラル型トランジスタ（Tr₁）を製造することができる。

第２の発明の製法によれば、半導体基板を含む領域に
形成する第１のトランジスタ（Tr₃）のコレクタ領域（8
2）と、フィールド絶縁層（78）下の素子分離領域（8
1）形成のためのイオン注入を同時に行うことにより、
従来法に比べてイオン注入工程が１回削減され、また、
イオン注入用マスクが１枚削減され、性能を悪くするこ
となく半導体装置の工程数を削減することができる。ま
た、コレクタ領域のイオン注入用マスクと素子分離のイ
オン注入用マスクが共通であるために、マスク設計が容
易となる。また、長時間の熱処理がかかるフィールド絶
縁層（78）を形成した後、イオン注入してコレクタ領域
（82）、素子分離領域（81）を形成するので、コレクタ
領域（82）、素子分離領域（81）を構成する不純物が過
度に拡散することなく、素子密度が向上する。

第３の発明の製法によれば、半導体デバイス（153）
を形成した後、この半導体デバイス領域以外の半導体基
板（131）の少なくとも１部をエッチング除去し、この
エッチング除去部に絶縁膜（148）を埋め込んで素子分
離領域とすることにより、半導体デバイスを含む表面の
平坦化が可能となり、その後の多層配線プロセスでの平
坦化を可能にする。

第４の発明の製法によれば、バイポーラトランジスタ
（153）を形成した後、バイポーラトランジスタ領域以
外の半導体基板（131）の少なくとも１部をエッチング
除去し、このエッチング除去部に絶縁膜（148）を埋め
込んで素子分離領域とすることにより、バイポーラトラ
ンジスタを含む表面の平坦化が可能となり、その後の多
層配線プロセスでの平坦化を可能にする。

第５の発明の製法によれば、第４又は第５の発明の製
法における絶縁膜（148）の埋め込み後に表面平坦化処
理を行うことにより、半導体デバイス又はバイポーラト
ランジスタ（153）を含む表面が平坦化され、その後の
多層配線プロセスの平坦化を容易にする。

第６の発明の製法によれば、半導体基板上にエピタキ
シャル層（68）を形成した後、第１のトランジスタ（Tr
₃）のコレクタ領域（82）と、フィールド絶縁層（78）
下の素子分離領域（81）形成のためのイオン注入を同時
に行うことにより、製造工程の短縮が図られる。さら
に、膜厚がばらつくエピタキシャル層（68）を形成した
後に、コレクタ領域（82）をイオン注入で形成するの
で、その後に形成するベース領域との距離が相対的に均
一となり、特性が均一の半導体装置が製造できる。

〔実施例〕

以下、第１図を用いて本発明による半導体装置の製法
の一例を説明する。

本例は、ラテラル型pnpトランジスタとバーティカル
型npnトランジスタと基板pnpトランジスタを有するバイ
ポーラLSIに適用した場合である。

第１図Ａにおいて、（61）はラテラル型pnpトランジ
スタ形成部、（62）はバーティカル型npnトランジスタ
形成部、（63）は基板pnpトランジスタ形成部、（64）
は基板電位取出形成部を示す。

先ず、ｐ型半導体（例えばシリコン）基板（65）上に
通常のバイポーラトランジスタ工程にて、ラテラル型pn
pトランジスタ形成部（61）及びバーティカル型npnトラ
ンジスタ形成部（62）に対応してｎ型ベース埋込み層
（66）、ｎ型コレクタ埋込み層（67）を形成し、ｎ型エ
ピタキシャル層（68）を形成した後、選択酸化によるフ
ィールド絶縁層（SiO₂）（78）を形成する。また形成部
（61）においてｎ型ベース埋込み層（66）に達するｎ型
ベース取出し領域（69）、形成部（62）においてｎ型コ
レクタ埋込み層（67）に達するｎ型コレクタ取出し領域
（70）、基板pnpトランジスタ形成部（63）においてｎ
型ベース取出し領域（71）を形成する。そして、表面に
薄いSiO₂膜（72）を形成した後、選択的に形成した第１
のレジストマスク（73）を介してラテラル型pnpトラン
ジスタのベース領域及びバーティカル型npnトランジス
タのカーク効果阻止層（即ちベース領域下の濃度を高く
したコレクタ領域）に対応する領域に、同時に例えばリ
ン（74）を200keV、ドーズ量10¹²cm^-2オーダでイオン注
入する。（75₁）及び（76₁）は夫々ｎ型不純物イオン注
入領域である。

次に、第１図Ｂに示すように、第２のレジストマスク
（77）を介してフィールド絶縁層（78）下の素子分離領
域、基板pnpトランジスタのカーク効果阻止層及び基板
電位取出し領域に対応する領域に例えばボロン（79）を
360keV以上、ドーズ量10¹³cm^-2オーダでイオン注入す
る。（80₁），（81₁），（82₁）はｐ型不純物イオン注
入領域である。ここで、基板pnpトランジスタ形成部（6
3）ではｐ型不純物イオン注入領域（82₁）で示すように
素子分離領域とコレクタ領域とが連がるようにイオン注
入をする。

また基板電位取出形成部（64）ではｐ型不純物イオン
注入領域（80₁）で示すように素子分離領域と基板電位
取出し領域が連がるようにイオン注入する。

次に、第１図Ｃに示すように、第３のレジストマスク
（83）を介して基板pnpトランジスタ形成部（63）にお
いてベース領域に対応する領域にリン（84）を200keV、
ドーズ量10¹³cm^-2オーダでイオン注入する。（85₁）は
ｎ型不純物イオン注入領域である。

次に、第１図Ｄに示すように、表面にCVD（化学気相
成長）法により厚さ1000〜2000Å程度のSiO₂膜（86）を
被着形成した後、基板電位取出領域、ラテラル型pnpト
ランジスタのコレクタ領域及びエミッタ領域、バーティ
カル型npnトランジスタの活性領域、基板pnpトランジス
タのコレクタ取出領域及び活性領域に夫々対応する位置
に開口（87a），（87b），（87c），（87d），（87e）
及び（87f）を有する第４のレジストマスク（88）を形
成する。

次に、この第４のレジストマスク（88）を介して各開
口（87a）〜（87f）に対応する部分のSiO₂膜（86）をエ
ッチング除去する。そして、第１図Ｅに示すように、Si
O₂膜（86）の各開口（86a），（86b），（86c），（86
d），（86e）及び（86f）を含んでCVD法により厚さ1000
〜3000Å程度のp⁺型多結晶シリコン膜（89）を被着形成
する。なお、純粋な多結晶シリコン膜を形成した後、ボ
ロンをイオン注入してp⁺型多結晶シリコン膜（89）を形
成することもできる。このCVDを含めてそれ以後の熱処
理でｎ型不純物イオン注入領域（75₁），（76₁），（85
₁）が拡散、活性化されラテラル型pnpトランジスタのｎ
型ベース領域（75）、バーティカル型npnトランジスタ
の濃度の高いｎ型コレクタ領域即ちベースのカーク効果
阻止層（76）、基板pnpトランジスタのｎ型ベース領域
（85）が形成される。同時にｐ型不純物イオン注入領域
（81₁），（82₁），（80₁）が拡散、活性化されて夫々
フィールド絶縁層（78）下のp⁺型素子分離領域（81）、
基板pnpトランジスタのｐ型コレクタ領域（82）（この
ｐ型コレクタ領域（82）はp⁺型素子分離領域（81）と一
体に連がっている）、基板電位取出し領域（125）のｐ
型領域（80）が形成される（このｐ形領域（80）もp⁺型
素子分離領域（81）と一体に連がっている）。

次いで、第５のレジストマスク（90）を介して各開口
（86a）〜（86f）に対応する部分及び図示しないが多結
晶シリコン抵抗体となる部分にp⁺型多結晶シリコン膜
（89）が残るようにパターニングし、第１図Ｆに示すよ
うにラテラル型pnpトランジスタ形成部（61）においてp
⁺型多結晶シリコンによるコレクタ取出し電極（91）及
びエミッタ取出し電極（92）を形成し、バーティカル型
npnトランジスタ形成部（62）においてベース取出し電
極の外形形状のp⁺型多結晶シリコン膜（93₁）を形成
し、基板pnpトランジスタ形成部（63）においてp⁺型多
結晶シリコンによるコレクタ取出し電極（94）及びエミ
ッタ取出し電極（95）を形成し、基板電位取出形成部
（64）においてp⁺型多結晶シリコンによる基板電位取出
し電極（96）を形成する。

そして、全面にCVD法によりSiO₂膜（97）を被着形成
する。次いで、第６のレジストマスク（98）を形成す
る。

次に、第１図Ｇに示すように、この第６のレジストマ
スク（98）を介してバーティカル型npnトランジスタ形
成部（62）の真性ベース領域及びエミッタ領域を形成す
べき活性部が臨むようにSiO₂膜（97）及びp⁺型多結晶シ
リコン膜（93₁）をパターニングし開口（99）を形成す
る。このパターニングでp⁺型多結晶シリコンよりなるベ
ース取出し電極（93）が形成される。この開口（99）を
通して真性ベース領域となる例えばボロン（100）をイ
オン注入する。（101₁）はｐ型イオン注入領域である。

次に、第１図Ｈに示すように、開口を含む全面にCVD
法によりSiO₂膜を被着形成し、SiO₂膜を固める為の熱処
理後、RIE（反応性イオンエッチング）法によりエッチ
バックして開口（99）内のベース取出し電極（93）の側
壁にSiO₂のサイドウォール（102）を形成する。更にこ
の熱処理時にラテラル型pnpトランジスタのp⁺型多結晶
シリコンによるコレクタ取出し電極（91）及びエミッタ
取出し電極（92）からの不純物拡散でｐ型コレクタ領域
（103）及びエミッタ領域（104）が形成され、バーティ
カル型npnトランジスタのp⁺型多結晶シリコンによるベ
ース取出し電極（93）からの不純物拡散でｐ型外部ベー
ス領域（105）が形成される。同時にｐ型イオン注入領
域（101₁）が拡散、活性化されて真性ベース領域（10
1）が形成される。また基板pnpトランジスタのp⁺型多結
晶シリコンによるコレクタ取出し電極（94）及びエミッ
タ取出し電極（95）からの不純物拡散でｐ形コレクタ取
出し領域（106）及びｐ型エミッタ領域（107）が形成さ
れる。さらに、基板電位取出部においてp⁺型多結晶シリ
コンによる取出し電極（96）からの不純物拡散でp⁺型取
出し領域（108）が形成される。

次に、第１図Ｉに示すように、全面にn⁺型多結晶シリ
コン膜（110）をCVD法により被着する。なお、純粋の多
結晶シリコン膜を形成したのち、ｎ型不純物例えばAsを
イオン注入してn⁺型多結晶シリコン膜（110）を形成す
るようにしてもよい。そして、このn⁺型多結晶シリコン
膜（110）からの不純物拡散によりバーティカル型npnト
ランジスタのｎ型エミッタ領域（111）を形成する。

次に、第１図Ｊに示すようにn⁺型多結晶シリコン膜
（110）をバーティカル型npnトランジスタのエミッタ取
出し電極（112）となる部分を残して他をエッチング除
去する。

しかる後、各対応する部分にコンタクトホールを形成
し、Al蒸着及びそのパターニングを行って、ラテラル型
pnpトランジスタ形成部（61）においてはコレクタ電極
（114）、ベース電極（115）及びエミッタ電極（116）
を形成し、バーティカル型npnトランジスタ形成部（6
2）においてはコレクタ電極（117）、ベース電極（11
8）及びエミッタ電極（119）を形成し、基板pnpトラン
ジスタ形成部（63）においてコレクタ電極（120）、ベ
ース電極（121）及びエミッタ電極（122）を形成し、基
板電位取出形成部（64）においてAl電極（123）を形成
する。

この様にして、ラテラル型pnpバイポーラトランジス
タ（Tr₁）、バーティカル型npnバイポーラトランジスタ
（Tr₂）、基板pnpバイポーラトランジスタ（Tr₃）を有
する高性能バイポーラLSI（124）を得る。

この高性能バイポーラLSI（124）によれば、第１図Ａ
工程で示すようにラテラル型pnpトランジスタ（Tr₁）の
ベース領域（75）を形成するためのイオン注入と、バー
ティカル型npnトランジスタ（Tr₂）のベース領域下のカ
ーク効果阻止層（76）を形成するためのイオン注入とを
兼ねているので、アクティブフルダウン回路に必要な高
性能ラテラル型pnpトランジスタ（Tr₁）を特に工程の追
加なしに、バーティカル型npnトランジスタ（Tr₂）の工
程をそのまま利用して形成することができる。

即ち、従来法では、ラテラル型pnpトランジスタ（T
r₁）のベースのイオン注入は第１図Ａ工程で行い、バー
ティカル型npnトランジスタ（Tr₂）のカーク効果阻止層
のイオン注入は第１図Ｇ工程でボロンイオン注入の前又
は後行なっていたが、本法では両イオン注入共に第１図
Ａ工程で同時に行なわれるので、イオン注入工程が１回
削減され製造工程の簡素化が図られる。

また、各トランジスタTr₁,Tr₂,Tr₃等を分離するp⁺型
素子分離領域（81）のイオン注入と基板pnpトランジス
タ（Tr₃）のコレクタ領域（82）のイオン注入とを同一
のイオン注入工程で行うので、バーティカル型npnトラ
ンジスタ（Tr₂）の工程を利用してベース領域（85）の
イオン注入工程を追加するのみで高性能の基板pnpトラ
ンジスタ（Tr₃）を形成することができる。ここでも従
来に比してイオン注入工程を１回削減できる。

従ってバイポーラLSI（124）の全体の工程数をみれば
従来に比してイオン注入工程が２回削減されることにな
り、製造工程を簡素にして信頼性の高い高性能バイポー
ラLSI（124）を製造することができる。

そして、この基板pnpトランジスタ（Tr₃）ではコレク
タ形成用のイオン注入マスクと素子分離領域形成用のイ
オン注入マスクが共通となるので、マスク設計が容易と
なる。

一方、バイポーラトランジスタの高速化のため、前述
したようにベース取出し電極（28）及びエミッタ取出し
電極（29）を多結晶シリコン膜で形成し、セルファライ
ン的にベース領域（26）及びエミッタ領域（27）を形成
する技術の導入により（第６図の拡大図参照）、リング
オシレータのスピード100psecのLSIの実用化、リングオ
シレータのスピード50psecのLSIの開発が進められてい
る。この技術の特徴として、１μｍ程度のリソグラフィ
ー技術でサブミクロン〜クォータミクロンのエミッタ幅
W_Eが得られ超高速が達成される点にある。しかしなが
ら、ベース取出し電極（28）であるp⁺型多結晶シリコン
の膜厚t₁を薄くするとベース寄生抵抗増につながり、p⁺
型多結晶シリコン膜上の絶縁膜の厚さt₂を薄くすると、
ピンホール等によりp⁺型多結晶シリコンとAl配線間の絶
縁性が悪くなる等の問題が生じる為にエミッタ部分での
段差の低減が難しく、エミッタ領域を微細化する場合、
エミッタのメタル配線のカバレージが悪くなる。またエ
ミッタのメタル配線のカバレージを改善したとしても、
その後の多層配線プロセスでの平坦化が難しくなる。

第２図はこれを改善したバーティカル型バイポーラト
ランジスタの製法の実施例である。

第２図Ａに示すように、ｐ型シリコン基板（131）に
ｎ型コレクタ埋込み層（132）を形成した後、ｎ型エピ
タキシャル層（133）を形成し、SiO₂等の絶縁膜（134）
を形成し、ｎ型コレクタ埋込み層（132）に達するｎ型
コレクタ取出し領域（135）を形成した後、レジストマ
スク（136）を介して例えばボロン（137）をイオン注入
し、ｐ型ベース領域となるボロンイオン注入領域（13
8₁）を形成する。

次に、第２図Ｂに示すように新たにSiO₂等の絶縁膜
（139）を形成し、エミッタ用の開口を形成した後、エ
ミッタ取出し電極となるn⁺型ポリサイド膜（140）を選
択的に形成し、n⁺型ポリサイド膜（140）上にCVD法によ
るSiO₂膜（141）を選択的に形成する。このときn⁺型ポ
リサイド膜（140）及びその上のSiO₂膜（141）の幅はｐ
型ベース領域（138）の幅に略等しくなるようにする。
そして、レジストマスク（142）を介してボロン（143）
をイオン注入し、ベース領域（138）の外側にp⁺型外部
ベース領域となるボロンイオン注入領域（144₁）を形成
する。

次に、第２図Ｃに示すように、n⁺型ポリサイド膜（14
0）の側面にSiO₂サイドウォール（145）を形成する。こ
のとき、このSiO₂サイドウォール（145）の外側のSiO₂
膜（134）は除去される。このSiO₂膜の除去でp⁺型外部
ベース領域（144）が露出される。

次に、第２図Ｄに示すようにn⁺型ポリサイド膜（14
0）からの不純物拡散によりｎ型エミッタ領域（155）を
形成した後、全面にシリサイド膜（146）を形成する。

次に、第２図Ｅに示すように外部ベース領域（144）
を含みその内側のシリサイド膜（146）とコレクタ取出
し領域（135）上のシリサイド膜（146）を残すようにシ
リサイド膜（146）を選択的にエッチング除去し、さら
にコレクタ埋込み層（132）及び基板（131）に達するよ
うにシリコン基板を選択的にエッチング除去する。そし
て、p⁺型チャネルストップ領域（147）をボロンのイオ
ン注入により形成する。

次に、第２図Ｆに示すようにエッチング除去部が埋め
込まれるように全面にCVD法により素子分離領域となるS
iO₂膜（148）を厚く形成し、さらに塗布膜（149）で表
面を平坦化したのち、RIE等によりシリサイドによるコ
レクタ取出し電極（150）及びベース取出し電極（151）
のみが臨むようにエッチングし、活性化アニールを行
う。次いでレジストマスク（152）を介してポリサイド
によるエミッタ取出し電極（140）が臨むようにコンタ
クトホールを形成する（第２図Ｇ参照）。

この後、必要に応じてメタルによるコレクタ電極、ベ
ース電極及びエミッタ電極を形成して目的のバーティカ
ル型npnバイポーラトランジスタ（153）を得る。

かかる構成によれば、トランジスタのコレクタ領域
（154）、ベース領域（138）及びエミッタ領域（155）
を形成後、エミッタ領域（155）、ベース領域（138）及
びコレクタ取出し領域（135）を残して他部をエッチン
グ除去し、その後、エッチング凹部内を厚いSiO₂膜（14
8）で埋めて表面平坦化することにより、高速npnバイポ
ーラトランジスタの平坦化、微細化が可能となる。従っ
て、メタル配線のカバレージもよくなり、多層配線プロ
セスでの平坦化が容易となる。また、SiO₂膜（148）を
埋め込む素子分離構造において、全ての熱処理を行った
後に、素子分離用のSiO₂膜（148）を埋め込むのでSiO₂
とSiとの間の熱膨張係数の違いなどから生ずる応力や結
晶欠陥の発生が抑えられる。また、素子分離形成の工程
数が削減できる。

〔発明の効果〕

本発明によれば、バイポーラLSIにおいて、１の導電
形式のラテラル型トランジスタのベース領域と反対導電
形式のバーティカル型トランジスタのベース領域下のカ
ーク効果阻止層形成のためのイオン注入を同時に行うこ
とにより、製造工程数が削減し、短縮化することがで
き、高性能バイポーラLSIを容易に製造することができ
る。

本発明によれば、基板トランジスタと他のトランジス
タ間に形成されるフィールド絶縁層を形成した後、基板
トランジスタのコレクタ領域と、フィールド絶縁層下の
素子分離領域形成のためのイオン注入を同時に行うこと
により、製造工程を短縮化できるとともに、コレクタ領
域とフィールド絶縁層下の素子分離領域を形成する不純
物が過度に拡散することがなく、素子密度を向上させる
ことができる。

また、本発明によれば、半導体基板に半導体デバイス
又はバイポーラトランジスタを形成した後、半導体デバ
イス領域又はバイポーラトランジスタ領域以外の半導体
基板の一部をエッチング除去し、次いで、チャネルスト
ップ領域を形成した後、このエッチング除去部に絶縁膜
を埋め込んで素子分離領域を形成することにより、半導
体デバイス又はバイポーラトランジスタを含む表面の平
坦化が可能となり、その後多層配線プロセスでの平坦化
を可能にする。絶縁膜を埋め込んで成る素子分離構造に
おいて、全ての熱処理を行った後に、素子分離用の絶縁
膜を埋め込むので、絶縁膜と半導体との間の熱膨張係数
の違いなどから生ずる応力や結晶欠陥の発生が抑えられ
る。同時に素子分離形成の工程数が削減できる。

さらに、絶縁膜の埋め込み後に表面平坦化処理を行う
ことにより、半導体デバイス又はバイポーラトランジス
タを含む表面が平坦化され、その後の多層配線プロセス
での平坦化を容易にする。

本発明によれば、基板上にエピタキシャル層を形成し
た後、基板トランジスタのコレクタ領域とフィールド絶
縁層下の素子分離領域形成のためのイオン注入を同時に
行うことにより、製造工程を短縮化できるとともに、膜
厚がばらつくエピタキシャル層を形成した後に、コレク
タ領域をイオン注入で形成できるので、その後に形成す
るベース領域との距離が相対的に均一となり、特性が均
一の半導体装置を得ることができる。

【図面の簡単な説明】

第１図は本発明に係るバイポーラLSIの製法の一実施例
を示す製造工程図、第２図はnpnバイポーラトランジス
タの実施例を示す製造工程図、第３図は従来のバイポー
ラLSIの例を示す構成図、第４図は第３図のＩ−Ｉ線上
の不純物プロファイル図、第５図は第３図のII−II線上
の不純物プロファイル図、第６図は従来例の要部の拡大
図である。 Tr₁はラテラル型pnpトランジスタ、Tr₂はバーティカル
型npnトランジスタ、Tr₃は基板pnpトランジスタ、（7
5）はｎ型ベース領域、（76）はカーク効果阻止層（コ
レクタ領域）、（82）はｐ型コレクタ領域、（81）はｐ
型素子分離領域、（103）はｐ型コレクタ領域、（104）
はｐ型エミッタ領域、（125）は基板電位取出し領域、
（131）はｐ型シリコン基板、（132）はコレクタ埋込み
層、（133）はエピタキシャル層、（138）はベース領
域、（155）はエミッタ領域、（147）はチャネルストッ
プ領域、（148）は絶縁膜（素子分離領域）、（153）は
npnバイポーラトランジスタである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8228 H01L 21/331 H01L 27/082 H01L 29/08 H01L 29/73

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】１の導電形式のラテラル型トランジスタ
   と、反対導電形式のバーティカル型トランジスタを有す
   る半導体装置の製法において、 上述ラテラル型トランジスタのベース領域と上記バーテ
   ィカル型トランジスタのベース領域下のカーク効果阻止
   層形成のためのイオン注入を同時に行うことを特徴とす
   る半導体装置の製法。
2. 【請求項２】半導体基板を含む領域に形成した第１のト
   ランジスタと、上記半導体基板上の島領域に形成した第
   ２のトランジスタを有する半導体装置において、 上記第１のトランジスタと上記第２のトランジスタの間
   に形成されるフィールド絶縁層を形成した後、 上記第１のトランジスタのコレクタ領域と、フィールド
   絶縁層下の素子分離領域形成のためのイオン注入を同時
   に行うことを特徴とする半導体装置の製法。
3. 【請求項３】半導体基板に半導体デバイスを形成した
   後、 該半導体デバイス領域以外の上記半導体基板の少なくと
   も１部をエッチング除去し、 次に、チャネルストップ領域を形成した後、 上記エッチング除去部に絶縁膜を埋め込んで素子分離領
   域を形成する ことを特徴とする半導体装置の製法。
4. 【請求項４】第１導電型の半導体基板に、コレクタ領域
   となる第２の導電型の埋込層及び第２導電型のエピタキ
   シャル層を形成し、該エピタキシャル層に第１導電型の
   ベース領域を形成し、該ベース領域に第２の導電型のエ
   ミッタ領域を形成してバイポーラトランジスタを形成し
   た後、 該バイポーラトランジスタ領域以外の上記半導体基板の
   少なくとも１部をエッチング除去し、 次に、チャネルストップ領域を形成した後、 上記エッチング除去部に絶縁膜を埋め込んで素子分離領
   域を形成する ことを特徴とする半導体装置の製法。
5. 【請求項５】上記絶縁膜の埋め込み後、表面平坦化処理
   を行う ことを特徴とする請求項４又は５に記載の半導体装置の
   製法。
6. 【請求項６】半導体基板を含む領域に形成した第１のト
   ランジスタと、上記半導体基板上の島領域に形成した第
   ２のトランジスタを有する半導体装置において、 上記半導体基板上にエピタキシャル層を形成した後、 上記第１のトランジスタのコレクタ領域と、フィールド
   絶縁層下の素子分離領域形成のためのイオン注入を同時
   に行うことを特徴とする半導体装置の製法。