JP2830076B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2830076B2 JP2830076B2 JP1149171A JP14917189A JP2830076B2 JP 2830076 B2 JP2830076 B2 JP 2830076B2 JP 1149171 A JP1149171 A JP 1149171A JP 14917189 A JP14917189 A JP 14917189A JP 2830076 B2 JP2830076 B2 JP 2830076B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- region
- type
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にバイポー
ラトランジスタ，相補型MOSトランジスタ及びバイポー
ラトランジスタと相補型MOSトランジスタが混載された
半導体装置の微小化を図った製造方法でに関する。
ラトランジスタ，相補型MOSトランジスタ及びバイポー
ラトランジスタと相補型MOSトランジスタが混載された
半導体装置の微小化を図った製造方法でに関する。
従来、微細化を図ったバイポーラトランジスタの製造
方法の一例を第３図に示す。
方法の一例を第３図に示す。
第３図において301はｐ型シリコン基板であり、これ
にn+型埋込コレクタ層302、ｎ型エピタキシャル層303、
素子分離のための絶縁膜304を形成する。そして、素子
分離された一方の領域はn+型コレクタ引き出し領域305
を形成し、他方の素子領域上にはｐ型の不純物を含む多
結晶シリコン膜306と絶縁膜307を形成し、素子領域にエ
ミッタの開孔部を形成する。
にn+型埋込コレクタ層302、ｎ型エピタキシャル層303、
素子分離のための絶縁膜304を形成する。そして、素子
分離された一方の領域はn+型コレクタ引き出し領域305
を形成し、他方の素子領域上にはｐ型の不純物を含む多
結晶シリコン膜306と絶縁膜307を形成し、素子領域にエ
ミッタの開孔部を形成する。
そして、前記多結晶シリコン膜306と接しているエピ
タキシャル層304の主面上には多結晶シリコン306からｐ
型不純物を拡散してグラフトベース領域308を形成し、
また開孔部のエピタキシャル層304の主面上にはイオン
注入法等によりベース領域309を形成する。更に、前記
開孔部の側面には絶縁膜で側壁310を形成し、その内側
にｎ型不純物が含まれた多結晶シリコン膜311を形成
し、かつベース領域309中にｎ型不純物を拡散すること
でエミッタ領域312を形成している。
タキシャル層304の主面上には多結晶シリコン306からｐ
型不純物を拡散してグラフトベース領域308を形成し、
また開孔部のエピタキシャル層304の主面上にはイオン
注入法等によりベース領域309を形成する。更に、前記
開孔部の側面には絶縁膜で側壁310を形成し、その内側
にｎ型不純物が含まれた多結晶シリコン膜311を形成
し、かつベース領域309中にｎ型不純物を拡散すること
でエミッタ領域312を形成している。
これによりバイポーラトランジスタのエミッタ幅は、
前記開孔部の幅と開孔部の側面に形成した側壁310の厚
さで決まるため、フォトリソグラフィにより開孔した開
孔部の幅より狭くでき、高速動作可能なバイポーラトラ
ンジスタが形成できる。
前記開孔部の幅と開孔部の側面に形成した側壁310の厚
さで決まるため、フォトリソグラフィにより開孔した開
孔部の幅より狭くでき、高速動作可能なバイポーラトラ
ンジスタが形成できる。
また、Ｃ−MOS構造の半導体装置の製造方法を第４図
に示す。
に示す。
第４図において、401はｐ型シリコン基板であり、n+
型埋込層402、素子分離のための絶縁膜403を形成し、ｐ
チャンネルMOSトランジスタ（以下ｐ−MOSと略す）側の
素子領域にはｎウェル領域404を形成し、ｎチャンネルM
OSトランジスタ（以下ｎ−MOSと略す）側の素子領域に
はｐウェル領域405を形成している。
型埋込層402、素子分離のための絶縁膜403を形成し、ｐ
チャンネルMOSトランジスタ（以下ｐ−MOSと略す）側の
素子領域にはｎウェル領域404を形成し、ｎチャンネルM
OSトランジスタ（以下ｎ−MOSと略す）側の素子領域に
はｐウェル領域405を形成している。
そして、それぞれの素子領域上にゲート酸化膜406を
形成し、続いてゲート電極407を形成した後、このゲー
ト電極407をマスクとしてｐ−MOS側にはｐ型不純物を、
ｎ−MOS側にはｎ型不純物をイオン注入法により導入し
て、p+型拡散層408,n+型拡散層409をそれぞれ形成し、
全面に絶縁膜410を形成し、コンタクトを開孔すること
で形成していた。
形成し、続いてゲート電極407を形成した後、このゲー
ト電極407をマスクとしてｐ−MOS側にはｐ型不純物を、
ｎ−MOS側にはｎ型不純物をイオン注入法により導入し
て、p+型拡散層408,n+型拡散層409をそれぞれ形成し、
全面に絶縁膜410を形成し、コンタクトを開孔すること
で形成していた。
上述した従来の技術において、例えば第３図に示した
バイポーラトランジスタの製造方法では、高速化のため
エミッタ幅を狭くする手段として、p+型多結晶シリコン
膜306にフォトリソグラフィ技術によりエミッタ部に開
孔部を形成し、開孔部の側面に側壁310を形成すること
で自己整合的にエミッタ位置を決定している。したがっ
て、エミッタ幅はフォトリソグラフィ技術の限界により
制限される。また、エミッタ領域312とグラフトベース
領域308の距離が遠くなるとベース抵抗が増大するた
め、この距離を決定させる側壁310の厚さは必然的に制
限を受け、側壁の厚さを微細にコントロールすることが
困難になる。
バイポーラトランジスタの製造方法では、高速化のため
エミッタ幅を狭くする手段として、p+型多結晶シリコン
膜306にフォトリソグラフィ技術によりエミッタ部に開
孔部を形成し、開孔部の側面に側壁310を形成すること
で自己整合的にエミッタ位置を決定している。したがっ
て、エミッタ幅はフォトリソグラフィ技術の限界により
制限される。また、エミッタ領域312とグラフトベース
領域308の距離が遠くなるとベース抵抗が増大するた
め、この距離を決定させる側壁310の厚さは必然的に制
限を受け、側壁の厚さを微細にコントロールすることが
困難になる。
また、p+型多結晶シリコン膜306からのｐ型不純物拡
散により形成されるグラフトベース領域308は、フォト
リソグラフィ技術により形成した開孔部の外側に位置さ
れるため、ベース領域309の面積が大きくなりベース−
コレクタ接合容量が大きく、高速化に不利となる。そし
て面積を少なくするため開孔部と素子分離絶縁膜304の
距離を近づけても、その限界はフォトリソグラフィ技術
の目合わせ余裕で制限されてしまうという問題がある。
散により形成されるグラフトベース領域308は、フォト
リソグラフィ技術により形成した開孔部の外側に位置さ
れるため、ベース領域309の面積が大きくなりベース−
コレクタ接合容量が大きく、高速化に不利となる。そし
て面積を少なくするため開孔部と素子分離絶縁膜304の
距離を近づけても、その限界はフォトリソグラフィ技術
の目合わせ余裕で制限されてしまうという問題がある。
一方、第４図に示したMOSトランジスタの製造方法に
おいては、ｎウェル領域404,pウェル領域405に各々形成
したゲート酸化膜406上にフォトリゾグラフィ技術によ
ってゲート電極407をパターニングして形成し、このゲ
ート電極407をイオン注入のマスク材としてそれぞれｐ
型不純物,n型不純物を導入してp+型拡散層408,n+型拡散
層409を形成している。このため、ゲート長はフォトリ
ソグラフィ技術により決定される。
おいては、ｎウェル領域404,pウェル領域405に各々形成
したゲート酸化膜406上にフォトリゾグラフィ技術によ
ってゲート電極407をパターニングして形成し、このゲ
ート電極407をイオン注入のマスク材としてそれぞれｐ
型不純物,n型不純物を導入してp+型拡散層408,n+型拡散
層409を形成している。このため、ゲート長はフォトリ
ソグラフィ技術により決定される。
また、電極のコンタクトを形成する必要があるため、
p+型拡散層408、n+型拡散層409の面積は必然的に広くな
り、接合容量が大きくなってしまうという問題を有して
いる。
p+型拡散層408、n+型拡散層409の面積は必然的に広くな
り、接合容量が大きくなってしまうという問題を有して
いる。
そして従来のMOSトランジスタにバイポーラトランジ
スタを混載する場合は製法上整合しない工程が発生し、
バイポーラトランジスタの形成とMOSトランジスタの形
成が同時にできず、工程数が増加するという問題を有し
ている。
スタを混載する場合は製法上整合しない工程が発生し、
バイポーラトランジスタの形成とMOSトランジスタの形
成が同時にできず、工程数が増加するという問題を有し
ている。
本発明は上述した問題を解決し、微細化及び高速化を
図ったバイポーラトランジスタ及びMOSトランジスタを
製造可能な半導体装置の製造方法を提供することを目的
とする。
図ったバイポーラトランジスタ及びMOSトランジスタを
製造可能な半導体装置の製造方法を提供することを目的
とする。
本発明の製造方法は、素子分離絶縁膜で囲まれた一導
電型の半導体基板の素子形成領域上に絶縁膜を形成する
工程と、前記絶縁膜上に多結晶シリコン膜を形成する工
程と、前記多結晶シリコン膜と絶縁膜とを前記素子形成
領域上で所要間隔をおいて二分されるように選択的エッ
チングする工程と、前記二分された多結晶シリコン膜の
一方に一導電型不純物を導入し、他方に逆導電型不純物
導入する工程と、前記二分された多結晶シリコン膜の間
隔内の前記素子形成領域に逆導電型不純物を導入してベ
ース領域を形成する工程と、前記多結晶シリコン膜及び
絶縁膜の側面に多結晶シリコン膜から成る側壁を形成す
る工程と、前記二分された各多結晶シリコン膜から前記
側壁を通して一導電型不純物及び逆導電型不純物をそれ
ぞれ前記素子分離形成領域に拡散させてそれぞれエミッ
タ領域及びグラフトベース領域を形成する工程を含んで
いる。
電型の半導体基板の素子形成領域上に絶縁膜を形成する
工程と、前記絶縁膜上に多結晶シリコン膜を形成する工
程と、前記多結晶シリコン膜と絶縁膜とを前記素子形成
領域上で所要間隔をおいて二分されるように選択的エッ
チングする工程と、前記二分された多結晶シリコン膜の
一方に一導電型不純物を導入し、他方に逆導電型不純物
導入する工程と、前記二分された多結晶シリコン膜の間
隔内の前記素子形成領域に逆導電型不純物を導入してベ
ース領域を形成する工程と、前記多結晶シリコン膜及び
絶縁膜の側面に多結晶シリコン膜から成る側壁を形成す
る工程と、前記二分された各多結晶シリコン膜から前記
側壁を通して一導電型不純物及び逆導電型不純物をそれ
ぞれ前記素子分離形成領域に拡散させてそれぞれエミッ
タ領域及びグラフトベース領域を形成する工程を含んで
いる。
この製造方法によれば、バイポーラトランジスタにお
いては、側壁の厚さをコントロールすることで、グラフ
トベース領域やエミッタ領域等の拡散の幅を低減して素
子の微細化を図り、かつ拡散層容量を低減して高速化を
達成する。
いては、側壁の厚さをコントロールすることで、グラフ
トベース領域やエミッタ領域等の拡散の幅を低減して素
子の微細化を図り、かつ拡散層容量を低減して高速化を
達成する。
また、MOSトランジスタを同時に形成する場合にも、
側壁の厚さをコントロールすることで、ゲート電極の長
さや拡散層の幅を低減して微細化を図り、かつ高速化を
達成する。
側壁の厚さをコントロールすることで、ゲート電極の長
さや拡散層の幅を低減して微細化を図り、かつ高速化を
達成する。
更に、バイポーラトランジスタとMOSトランジスタの
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。
次に、本発明を図面に参照して説明する。
第１図は本発明の第１実施例としてバイポーラトラン
ジスタに適用した場合の断面図である。
ジスタに適用した場合の断面図である。
第１図において、101はｐ型のシリコン基板であり、
ここにはn+型埋込コレクタ層102を形成し、更にｎ型エ
ピタキシャル層103を形成する。また、素子分離絶縁膜1
04を形成し、エミッタ係数領域とコレクタ引出領域を画
成している。このコレクタ引出領域にはn+型コレクタ引
出層105を形成する。
ここにはn+型埋込コレクタ層102を形成し、更にｎ型エ
ピタキシャル層103を形成する。また、素子分離絶縁膜1
04を形成し、エミッタ係数領域とコレクタ引出領域を画
成している。このコレクタ引出領域にはn+型コレクタ引
出層105を形成する。
そして、エミッタ形成領域上に第１のシリコン酸化膜
106を1000〜3000Å程度の厚さに形成し、続いて、多結
晶シリコン膜を2000〜4000Å程度形成し、フォトリソグ
ラフィ技術によりこれらの膜をエミッタ形成領域上で二
分するようにエッチング形成する。
106を1000〜3000Å程度の厚さに形成し、続いて、多結
晶シリコン膜を2000〜4000Å程度形成し、フォトリソグ
ラフィ技術によりこれらの膜をエミッタ形成領域上で二
分するようにエッチング形成する。
その後、二分された多結晶シリコン膜をマスクにして
それぞれに異なる導電型の不純物を導入する。ここで
は、一方の多結晶シリコン膜にｐ型不純物を、他方の多
結晶シリコン膜にｎ型不純物をそれぞれ高濃度に導入し
てp+型多結晶シリコン膜107,n+型多結晶シリコン膜108
とする。
それぞれに異なる導電型の不純物を導入する。ここで
は、一方の多結晶シリコン膜にｐ型不純物を、他方の多
結晶シリコン膜にｎ型不純物をそれぞれ高濃度に導入し
てp+型多結晶シリコン膜107,n+型多結晶シリコン膜108
とする。
次に、前記多結晶シリコン107,108間に露出された前
記ｎ型エピタキシャル層103にｐ型不純物をイオン注入
法により導入し、ベース領域109を形成する。続いて、
多結晶シリコン膜を1000〜5000Å程度全面に形成した
後、異方性エッチングによりエッチングバックし、開孔
部の側面に多結晶シリコン膜の側壁110を形成する。そ
しで、熱処理を加えることで前記p+型多結晶シリコン膜
107からはｐ型不純物を、n+型多結晶シリコン膜108から
はｎ型不純物を、それぞれ前記側壁110に拡散され、更
にここから前記ベース領域109中に拡散してグラフトベ
ース領域111及びエミッタ領域112を形成する。
記ｎ型エピタキシャル層103にｐ型不純物をイオン注入
法により導入し、ベース領域109を形成する。続いて、
多結晶シリコン膜を1000〜5000Å程度全面に形成した
後、異方性エッチングによりエッチングバックし、開孔
部の側面に多結晶シリコン膜の側壁110を形成する。そ
しで、熱処理を加えることで前記p+型多結晶シリコン膜
107からはｐ型不純物を、n+型多結晶シリコン膜108から
はｎ型不純物を、それぞれ前記側壁110に拡散され、更
にここから前記ベース領域109中に拡散してグラフトベ
ース領域111及びエミッタ領域112を形成する。
その上で、全面に第２のシリコン酸化膜113を形成
し、更にこれにコンタクトを形成することで第１図に示
すバイポーラトランジスタが形成される。
し、更にこれにコンタクトを形成することで第１図に示
すバイポーラトランジスタが形成される。
以上説明した方法により製造されるバイポーラトラン
ジスタでは、エミッタ領域112の幅が側壁110の厚さのみ
で決定されるため、エミッタ幅のコントロールが容易と
なる。また、実質的な素子領域はフォトリソグラフィ技
術で形成した開孔部の内側にのみ形成されるため、グラ
フトベース領域111の面積は側壁110の厚さで決定され微
細化できる。更に、グラフトベース−エミッタの距離は
開孔部の寸法と側壁110の厚さで決定されるので接合容
量の小さい高性能のバイポーラトランジスタが形成でき
る。
ジスタでは、エミッタ領域112の幅が側壁110の厚さのみ
で決定されるため、エミッタ幅のコントロールが容易と
なる。また、実質的な素子領域はフォトリソグラフィ技
術で形成した開孔部の内側にのみ形成されるため、グラ
フトベース領域111の面積は側壁110の厚さで決定され微
細化できる。更に、グラフトベース−エミッタの距離は
開孔部の寸法と側壁110の厚さで決定されるので接合容
量の小さい高性能のバイポーラトランジスタが形成でき
る。
第２図は本発明の第２の実施例としてバイポーラトラ
ンジスタとCMOSの混雑したBi−CMOSに適用した場合の断
面図である。
ンジスタとCMOSの混雑したBi−CMOSに適用した場合の断
面図である。
第２図において、201はｐ型シリコン基板、202はn+型
埋込層、203はｎ型エピタキシャル層、204は素子分離の
絶縁膜であり、第１実施例と同様に形成する。なお、20
5はバイポーラトランジスタのn+型コレクタ引き出し領
域である。
埋込層、203はｎ型エピタキシャル層、204は素子分離の
絶縁膜であり、第１実施例と同様に形成する。なお、20
5はバイポーラトランジスタのn+型コレクタ引き出し領
域である。
そしてｐ−MOSの素子領域にはｎ型不純物を、ｎ−MOS
の素子領域にはｐ型不純物をそれぞれ導入し、ｎウェル
領域206,pウェル領域207を形成する。その後、各素子領
域に第１のシリコン酸化膜208を形成し、続いて多結晶
シリコン膜及び第２のシリコン酸化膜209を形成した
後、前述の第１の実施例と同様に多結晶シリコン膜をパ
ターニングする。そしてバイポーラトランジスタ部とｐ
−MOS部の多結晶シリコン膜にはｐ型不純物を、ｎ−MOS
部の多結晶シリコン膜にはｎ型不純物をそれぞれ高濃度
に導入し、p+型多結晶シリコン膜210,n+型多結晶シリコ
ン膜211を形成する。
の素子領域にはｐ型不純物をそれぞれ導入し、ｎウェル
領域206,pウェル領域207を形成する。その後、各素子領
域に第１のシリコン酸化膜208を形成し、続いて多結晶
シリコン膜及び第２のシリコン酸化膜209を形成した
後、前述の第１の実施例と同様に多結晶シリコン膜をパ
ターニングする。そしてバイポーラトランジスタ部とｐ
−MOS部の多結晶シリコン膜にはｐ型不純物を、ｎ−MOS
部の多結晶シリコン膜にはｎ型不純物をそれぞれ高濃度
に導入し、p+型多結晶シリコン膜210,n+型多結晶シリコ
ン膜211を形成する。
次に、全面に多結晶シリコン膜を1000〜5000Å程度形
成し、異方性エッチングによりエッチングバックして多
結晶シリコン膜の第１側壁212を形成する。更に、シリ
コン酸化膜を1000〜3000Å程度形成し、異方性エッチン
グによりエッチングバックしてシリコン酸化膜の第２側
壁213を形成する。その後熱処理により、p+型及びn+型
の多結晶シリコン膜210,211より、第１側壁212を通して
ｐ型及びｎ型の不純物をそれぞれの素子領域に拡散する
ことで、バイポーラトランジスタ部ではグラフトベース
領域214を、ｐ−MOS部ではp+型拡散層215を、ｎ−MOS部
ではn+型拡散層216をそれぞれ形成する。
成し、異方性エッチングによりエッチングバックして多
結晶シリコン膜の第１側壁212を形成する。更に、シリ
コン酸化膜を1000〜3000Å程度形成し、異方性エッチン
グによりエッチングバックしてシリコン酸化膜の第２側
壁213を形成する。その後熱処理により、p+型及びn+型
の多結晶シリコン膜210,211より、第１側壁212を通して
ｐ型及びｎ型の不純物をそれぞれの素子領域に拡散する
ことで、バイポーラトランジスタ部ではグラフトベース
領域214を、ｐ−MOS部ではp+型拡散層215を、ｎ−MOS部
ではn+型拡散層216をそれぞれ形成する。
次に、バイポーラ部の素子領域上の開孔部にｐ型不純
物を導入してベース領域217を形成し、ｐ−MOS,n−MOS
部の素子領域の開孔部にはゲート酸化膜218を100〜400
Å程度形成する。そして、それぞれ開孔部上にｎ型不純
物を含む多結晶シリコン膜を形成し、バイポーラ部では
これをエミッタ電極219として構成し、ここからｎ型不
純物をベース領域に拡散しエミッタ領域220を形成す
る。また、ｐ−MOS,n−MOS部ではゲート電極221として
構成する。これにより、第２図に示すBi−CMOSが形成さ
れる。
物を導入してベース領域217を形成し、ｐ−MOS,n−MOS
部の素子領域の開孔部にはゲート酸化膜218を100〜400
Å程度形成する。そして、それぞれ開孔部上にｎ型不純
物を含む多結晶シリコン膜を形成し、バイポーラ部では
これをエミッタ電極219として構成し、ここからｎ型不
純物をベース領域に拡散しエミッタ領域220を形成す
る。また、ｐ−MOS,n−MOS部ではゲート電極221として
構成する。これにより、第２図に示すBi−CMOSが形成さ
れる。
この第２実施例の製造方法によれば、バイポーラトラ
ンジスタとMOSトランジスタの形成が容易にでき、かつ
それぞれの拡散層の面積も第１側壁212の厚さで決定で
きるため、微細化が実現できる。また、バイポーラトラ
ンジスタのエミッタ幅とMOSトランジスタのゲート長が
１回のフォトリソグラフィ工程で形成した開孔部の幅と
第１側壁212の厚さ及び第２側壁213の厚さで決定される
ため、高性能な素子の形成が可能となる。
ンジスタとMOSトランジスタの形成が容易にでき、かつ
それぞれの拡散層の面積も第１側壁212の厚さで決定で
きるため、微細化が実現できる。また、バイポーラトラ
ンジスタのエミッタ幅とMOSトランジスタのゲート長が
１回のフォトリソグラフィ工程で形成した開孔部の幅と
第１側壁212の厚さ及び第２側壁213の厚さで決定される
ため、高性能な素子の形成が可能となる。
なお、本発明の第２実施例のバイポーラトランジスタ
は単独に構成してもよい。また、第２実施例のバイポー
ラトランジスタを除けばＣ−MOSの構成も可能となる。
は単独に構成してもよい。また、第２実施例のバイポー
ラトランジスタを除けばＣ−MOSの構成も可能となる。
以上説明したように本発明は、パターニングした多結
晶シリコン膜の一部に一導電型不純物を導入し、他の一
部に逆導電型不純物を導入した後、これら多結晶シリコ
ン膜の側面に設けた側壁を通してそれぞれ不純物を半導
体基板に拡散して拡散層を形成しているので、側壁の厚
さをコントロールすることにより、拡散層や電極の幅，
長さを微細化することができる。
晶シリコン膜の一部に一導電型不純物を導入し、他の一
部に逆導電型不純物を導入した後、これら多結晶シリコ
ン膜の側面に設けた側壁を通してそれぞれ不純物を半導
体基板に拡散して拡散層を形成しているので、側壁の厚
さをコントロールすることにより、拡散層や電極の幅，
長さを微細化することができる。
これにより、バイポーラトランジスタにおいては、グ
ラフトベース領域やエミッタ領域等の拡散層の幅を低減
して素子の微細化を図り、かつ拡散層容量を低減して高
速化を達成する。
ラフトベース領域やエミッタ領域等の拡散層の幅を低減
して素子の微細化を図り、かつ拡散層容量を低減して高
速化を達成する。
また、MOSトランジスタを同時に形成する場合にも、
ゲート電極の長さや拡散層の幅を低減して微細化を図
り、かつ高速化を達成する。
ゲート電極の長さや拡散層の幅を低減して微細化を図
り、かつ高速化を達成する。
更に、バイポーラトランジスタとMOSトランジスタの
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。
混載型の半導体装置においては、両トランジスタを同時
に製造することによる工程数の削減が可能となる。
第１図は本発明の第１実施例を説明するための断面図、
第２図は本発明の第２実施例を説明するための断面図、
第３図は従来のバイポーラトランジスタの製造方法を説
明するための断面図、第４図は従来のMOSトランジスタ
の製造方法を説明するための断面図である。 101……ｐ型シリコン基板、102……n+型埋込コレクタ
層、103……ｎ型エピタキシャル層、104……素子分離絶
縁膜、105……n+型コレクタ引出層、106……第１のシリ
コン酸化膜、107……p+型多結晶シリコン膜、108……n+
型多結晶シリコン膜、109……ベース領域、110……側
壁、111……グラフトベース領域、112……エミッタ領
域、113……第２のシリコン酸化膜、201……ｐ型シリコ
ン基板、202……n+型埋込層、203……ｎ型エピタキシャ
ル層、204……素子分離絶縁膜、205……n+型コレクタ引
出層、206……ｎウェル領域、207……ｐウェル領域、20
8……第１のシリコン酸化膜、209……第２のシリコン酸
化膜、210……p+型多結晶シリコン膜、211……n+型多結
晶シリコン膜、212……第１側壁、213……第２側壁、21
4……グラフトベース領域、215……p+型拡散層、216…
…n+型拡散層、217……ベース領域、218……ゲート酸化
膜、219……エミッタ電極、220……エミッタ領域、221
……ゲート電極。
第２図は本発明の第２実施例を説明するための断面図、
第３図は従来のバイポーラトランジスタの製造方法を説
明するための断面図、第４図は従来のMOSトランジスタ
の製造方法を説明するための断面図である。 101……ｐ型シリコン基板、102……n+型埋込コレクタ
層、103……ｎ型エピタキシャル層、104……素子分離絶
縁膜、105……n+型コレクタ引出層、106……第１のシリ
コン酸化膜、107……p+型多結晶シリコン膜、108……n+
型多結晶シリコン膜、109……ベース領域、110……側
壁、111……グラフトベース領域、112……エミッタ領
域、113……第２のシリコン酸化膜、201……ｐ型シリコ
ン基板、202……n+型埋込層、203……ｎ型エピタキシャ
ル層、204……素子分離絶縁膜、205……n+型コレクタ引
出層、206……ｎウェル領域、207……ｐウェル領域、20
8……第１のシリコン酸化膜、209……第２のシリコン酸
化膜、210……p+型多結晶シリコン膜、211……n+型多結
晶シリコン膜、212……第１側壁、213……第２側壁、21
4……グラフトベース領域、215……p+型拡散層、216…
…n+型拡散層、217……ベース領域、218……ゲート酸化
膜、219……エミッタ電極、220……エミッタ領域、221
……ゲート電極。
Claims (1)
- 【請求項１】素子分離絶縁膜で囲まれた一導電型の半導
体基板の素子形成領域上に絶縁膜を形成する工程と、前
記絶縁膜上に多結晶シリコン膜を形成する工程と、前記
多結晶シリコン膜と絶縁膜とを前記素子形成領域上で所
要間隔をおいて二分されるように選択的にエッチングす
る工程と、前記二分された多結晶シリコン膜の一方に一
導電型不純物を導入し、他方に逆導電型不純物を導入す
る工程と、前記二分された多結晶シリコン膜の間隔内の
前記素子形成領域に逆導電型不純物を導入してベース領
域を形成する工程と、前記多結晶シリコン膜及び絶縁膜
の側面に多結晶シリコン膜から成る側壁を形成する工程
と、前記二分された各多結晶シリコン膜から前記側壁を
通して一導電型不純物及び逆導電型不純物をそれぞれ前
記素子分離形成領域に拡散させてそれぞれエミッタ領域
及びグラフトベース領域を形成する工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149171A JP2830076B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149171A JP2830076B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312961A JPH0312961A (ja) | 1991-01-21 |
| JP2830076B2 true JP2830076B2 (ja) | 1998-12-02 |
Family
ID=15469351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149171A Expired - Lifetime JP2830076B2 (ja) | 1989-06-12 | 1989-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830076B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246863A (ja) * | 1987-04-02 | 1988-10-13 | Seiko Instr & Electronics Ltd | 相補型絶縁ゲ−ト型半導体装置の製造方法 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
-
1989
- 1989-06-12 JP JP1149171A patent/JP2830076B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312961A (ja) | 1991-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| KR100247849B1 (ko) | Mos 및 바이폴라 트랜지스터의 제조방법 및 이들을 갖는 트랜지 스터 장치 | |
| US5101257A (en) | Semiconductor device having merged bipolar and MOS transistors and process for making the same | |
| JP2549726B2 (ja) | 半導体集積回路とその製造方法 | |
| US5227654A (en) | Semiconductor device with improved collector structure | |
| JP2830076B2 (ja) | 半導体装置の製造方法 | |
| JPS61110457A (ja) | 半導体装置 | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0441502B2 (ja) | ||
| JP2575876B2 (ja) | 半導体装置 | |
| JP3104294B2 (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP2573319B2 (ja) | 半導体装置の製造方法 | |
| JP2982393B2 (ja) | 半導体装置の製造方法 | |
| JP2654011B2 (ja) | 半導体装置の製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JP2534667B2 (ja) | 半導体装置及びその製造方法 | |
| JP2596341B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2507055B2 (ja) | 半導体集積回路の製造方法 | |
| JP2512760B2 (ja) | 半導体集積回路の製法 | |
| JPS60211867A (ja) | 半導体装置及びその製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JP3128255B2 (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JP3241363B2 (ja) | ＢｉＣＭＯＳ集積回路装置の製造方法 | |
| KR0147651B1 (ko) | 바이 씨 모스 장치 및 그 제조방법 |