JPS63246863A - 相補型絶縁ゲ−ト型半導体装置の製造方法 - Google Patents
相補型絶縁ゲ−ト型半導体装置の製造方法Info
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- JPS63246863A JPS63246863A JP62081659A JP8165987A JPS63246863A JP S63246863 A JPS63246863 A JP S63246863A JP 62081659 A JP62081659 A JP 62081659A JP 8165987 A JP8165987 A JP 8165987A JP S63246863 A JPS63246863 A JP S63246863A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型絶縁ゲート型半導体装置特に間Ｓ集積回
路の自己整合的製造方法に関する。
路の自己整合的製造方法に関する。
本発明の相補型絶縁ゲート型半導体装置製造方法は、
ａ、Ｐ型半導体基板にＮウェルを設け、将来Ｎチャンネ
ル・トランジスタを形成すべきＰ型第１活性領域とＰチ
ャンネル・トランジスタを形成すべきＮ型第２活性領域
とを露出し他の領域をフィールド絶縁膜で被う工程と、
ｂ、第１絶縁膜・高抵抗第１半導体膜・第２絶縁膜か
らなる少なくとも３層多層膜を順次堆積する工程と、
Ｃ６前記ＰおよびＮ活性領域のそれぞれにつき一方の幅
より狭く、他方の幅より広く各活性領域上の前記多層膜
にそれぞれ第１および第２開孔を設け、各開孔端部はほ
ぼ垂直もしくはオーバーハング状にする工程と、 ｄ、
高抵抗第２半導体膜を堆積する工程と、 ｅ、第２半導
体膜を異方性エッチして前記多層膜の各開孔端部に沿っ
て第２半導体膜を残す工程と、 ｆ、第３絶縁膜を堆積
後異方性エッチによって第２半導体膜の側面に第３絶縁
膜を残す工程と、 ｇ、露出した各活性領域表面にゲー
ト絶縁膜を設ける工程と、 ｈ、導電膜を堆積する工程
と、 １１表面がほぼ平坦になる平坦化膜を堆積後、
エッチバンクで少なくとも第２絶縁膜が露出するまで除
去すると共に、前記多層膜の各開孔内に前記導電膜を残
し各ゲート電極とする工程と、 ｊ、少なくとも第１
および第２半導体膜に対しＰ活性領域上についてはＮ型
不純物を、Ｎ活性領域上についてはＰ型不純物を選択的
に添加する工程と、 ｋ、前記第１および第２半導体膜
さらに前記導電膜の不要部を選択的に除去する工程とか
ら少なくとも成り、前記Ｐ活性領域内に前記第２半導体
膜からのＮ不純物拡散でＮ型ソースおよびドレイン領域
を、前記Ｎ活性領域内に前記第２半導体膜からのＰ不純
物拡散でＰ型ソースおよびドレイン領域を、また各第２
半導体膜に接する各第１半導体膜で各ソースおよびドレ
イン配線の一部を形成するものである。
ル・トランジスタを形成すべきＰ型第１活性領域とＰチ
ャンネル・トランジスタを形成すべきＮ型第２活性領域
とを露出し他の領域をフィールド絶縁膜で被う工程と、
ｂ、第１絶縁膜・高抵抗第１半導体膜・第２絶縁膜か
らなる少なくとも３層多層膜を順次堆積する工程と、
Ｃ６前記ＰおよびＮ活性領域のそれぞれにつき一方の幅
より狭く、他方の幅より広く各活性領域上の前記多層膜
にそれぞれ第１および第２開孔を設け、各開孔端部はほ
ぼ垂直もしくはオーバーハング状にする工程と、 ｄ、
高抵抗第２半導体膜を堆積する工程と、 ｅ、第２半導
体膜を異方性エッチして前記多層膜の各開孔端部に沿っ
て第２半導体膜を残す工程と、 ｆ、第３絶縁膜を堆積
後異方性エッチによって第２半導体膜の側面に第３絶縁
膜を残す工程と、 ｇ、露出した各活性領域表面にゲー
ト絶縁膜を設ける工程と、 ｈ、導電膜を堆積する工程
と、 １１表面がほぼ平坦になる平坦化膜を堆積後、
エッチバンクで少なくとも第２絶縁膜が露出するまで除
去すると共に、前記多層膜の各開孔内に前記導電膜を残
し各ゲート電極とする工程と、 ｊ、少なくとも第１
および第２半導体膜に対しＰ活性領域上についてはＮ型
不純物を、Ｎ活性領域上についてはＰ型不純物を選択的
に添加する工程と、 ｋ、前記第１および第２半導体膜
さらに前記導電膜の不要部を選択的に除去する工程とか
ら少なくとも成り、前記Ｐ活性領域内に前記第２半導体
膜からのＮ不純物拡散でＮ型ソースおよびドレイン領域
を、前記Ｎ活性領域内に前記第２半導体膜からのＰ不純
物拡散でＰ型ソースおよびドレイン領域を、また各第２
半導体膜に接する各第１半導体膜で各ソースおよびドレ
イン配線の一部を形成するものである。
トランジスタの微細化は高速性、高集積性の要求のもと
に年々進められている。その中で自己整合技術は微細加
工技術と相まって素子の微細化に必要とされる０例えば
Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ＋第１９巻、
２８３頁（１９８３年）または特開昭５４−８２１７５
．特開昭５５−１５２３０に記載されたバイポーラの製
造方法いわゆるＳＳＴによる自己整合技術で３０ｐｓｅ
ｃの遅延時間を得ている。一方、電子通信学会技術研究
報告５ＳＤ８４−１０１ （１９８４年１２月１８日）
にはＭＩＩＳＡ−ＭＯ５Ｔと各付けられたＭＯ５自己整
合方法が記載されている。
に年々進められている。その中で自己整合技術は微細加
工技術と相まって素子の微細化に必要とされる０例えば
Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ＋第１９巻、
２８３頁（１９８３年）または特開昭５４−８２１７５
．特開昭５５−１５２３０に記載されたバイポーラの製
造方法いわゆるＳＳＴによる自己整合技術で３０ｐｓｅ
ｃの遅延時間を得ている。一方、電子通信学会技術研究
報告５ＳＤ８４−１０１ （１９８４年１２月１８日）
にはＭＩＩＳＡ−ＭＯ５Ｔと各付けられたＭＯ５自己整
合方法が記載されている。
上記の２方法では一方の電極（ベースまたはソース・ド
レイン）と他方の電極（エミッタ）のコンタクトホール
またはゲート絶縁膜形成領域とは自己整合されるが、他
方の電極（エミッタまたはゲート電極）は自己整合でき
ない。即ち、一方の電極と他方の電極には平面的重畳部
分が生じ寄生容量が大きく、高速化を妨げていた。また
、微細門Ｏ８には熱電子対策上必要なＬＤＤ （Ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄｄｒａｉｎ）構造には上記の方法
は適用しにくい点があった。
レイン）と他方の電極（エミッタ）のコンタクトホール
またはゲート絶縁膜形成領域とは自己整合されるが、他
方の電極（エミッタまたはゲート電極）は自己整合でき
ない。即ち、一方の電極と他方の電極には平面的重畳部
分が生じ寄生容量が大きく、高速化を妨げていた。また
、微細門Ｏ８には熱電子対策上必要なＬＤＤ （Ｌｉｇ
ｈｔｌｙ ｄｏｐｅｄｄｒａｉｎ）構造には上記の方法
は適用しにくい点があった。
本発明は微細ＭＯＳをゲート電極も含めて自己整合的に
形成できるＣＭＯ５製造方法を提供するものである。ま
た、ＬＤＤ構造も容易に実現できる自己整合的製造方法
も提供する。
形成できるＣＭＯ５製造方法を提供するものである。ま
た、ＬＤＤ構造も容易に実現できる自己整合的製造方法
も提供する。
本発明の相補型絶縁ゲート型半導体装置製造方法は、ａ
、Ｐ型半導体基板にＮウェルを設け、将来ＩＪＭＯ５を
形成すべきＰ型筒１活性領域とＰＭＯ５を形成すべきＮ
型第２活性領域とを露出し他の領域をフィールド絶縁膜
で被う工程と、 ｂ、第１絶縁膜・高抵抗第１半導体膜
・第２絶縁膜からなる少なくとも３層多層膜を順次堆積
する工程と、 Ｃ１前記ＰおよびＮ活性領域のそれぞれ
につき一方の幅より狭く、他方の幅より広く各活性領域
上の前記多層膜にそれぞれ第１および第２開孔を設け、
各開孔端部はほぼ垂直もしくはオーバーハング状にする
工程と、 ｄ、高抵抗第２半導体膜を堆積する工程と、
ｅ、第２半導体膜を異方性エッチして前記多層膜の各
開孔端部に沿って第２半導体膜を残す工程と、 ｒ、
第３絶縁膜を堆積後異方性エッチによって第２半導体膜
の側面に第３絶縁膜を残す工程と、 ｇ、露出した各活
性領域表面にゲート絶縁膜を設ける工程と、 ｈ、導電
膜を堆積する工程と、 １０表面がほぼ平坦になる平
坦化膜を堆積後、エッチバックで少なくとも第２絶縁膜
が露出するまで除去すると共に、前記多層膜の各開孔内
に前記導電膜を残し各ゲート電極とする工程と、 ｊ
、少なくとも第１および第２半導体膜に対しＰ活性領域
上についてはＮ型不純物を、Ｎ活性領域上についてはＰ
型不純物を選択的に添加する工程と、 ｋ、前記第１お
よび第２半導体膜さらに前記導電膜の不要部を選択的に
除去する工程とから少なくとも成り、前記Ｐ活性領域内
に前記第２半導体膜からのＮ不純物拡散でＮ型ソースお
よびドレイン領域を、前記Ｎ活性領域内′ に前記第
２半導体膜からのＰ不純物拡散でＰ型ソースおよびドレ
イン領域を、また各第２半導体膜に接する各第１半導体
膜で各ソースおよびドレイン配線の一部を形成するもの
である。
、Ｐ型半導体基板にＮウェルを設け、将来ＩＪＭＯ５を
形成すべきＰ型筒１活性領域とＰＭＯ５を形成すべきＮ
型第２活性領域とを露出し他の領域をフィールド絶縁膜
で被う工程と、 ｂ、第１絶縁膜・高抵抗第１半導体膜
・第２絶縁膜からなる少なくとも３層多層膜を順次堆積
する工程と、 Ｃ１前記ＰおよびＮ活性領域のそれぞれ
につき一方の幅より狭く、他方の幅より広く各活性領域
上の前記多層膜にそれぞれ第１および第２開孔を設け、
各開孔端部はほぼ垂直もしくはオーバーハング状にする
工程と、 ｄ、高抵抗第２半導体膜を堆積する工程と、
ｅ、第２半導体膜を異方性エッチして前記多層膜の各
開孔端部に沿って第２半導体膜を残す工程と、 ｒ、
第３絶縁膜を堆積後異方性エッチによって第２半導体膜
の側面に第３絶縁膜を残す工程と、 ｇ、露出した各活
性領域表面にゲート絶縁膜を設ける工程と、 ｈ、導電
膜を堆積する工程と、 １０表面がほぼ平坦になる平
坦化膜を堆積後、エッチバックで少なくとも第２絶縁膜
が露出するまで除去すると共に、前記多層膜の各開孔内
に前記導電膜を残し各ゲート電極とする工程と、 ｊ
、少なくとも第１および第２半導体膜に対しＰ活性領域
上についてはＮ型不純物を、Ｎ活性領域上についてはＰ
型不純物を選択的に添加する工程と、 ｋ、前記第１お
よび第２半導体膜さらに前記導電膜の不要部を選択的に
除去する工程とから少なくとも成り、前記Ｐ活性領域内
に前記第２半導体膜からのＮ不純物拡散でＮ型ソースお
よびドレイン領域を、前記Ｎ活性領域内′ に前記第
２半導体膜からのＰ不純物拡散でＰ型ソースおよびドレ
イン領域を、また各第２半導体膜に接する各第１半導体
膜で各ソースおよびドレイン配線の一部を形成するもの
である。
本発明では段差のある表面に薄膜をほぼ等方性堆積して
この薄膜を異方性エッチすると、薄膜の実効的厚みが厚
いために段差側面に薄膜が残ることを利用して、第２半
導体膜や第３絶縁膜を多層膜開孔側面に選択的に残して
いる。そのため、多層膜開孔の側面は垂直または負傾斜
（オーバーハング状）になっていることが望ましい、ま
た、ゲート電極の形成は、この電極部分が多層膜開孔の
ために他の部分に比して凹部になることを利用し、レジ
スト等を用いた表面平坦化後のエッチバンクにより行っ
（いる、そのため、微細なソース・ドレイン領域やゲー
ト電極が自己整合的に形成できる。特に本発明では第１
．第２半導体膜に高抵抗多結晶を用いるので、各ＭＯ３
形状を形成後の不純物拡散によって０ＭＯ３が容易に製
造できる。
この薄膜を異方性エッチすると、薄膜の実効的厚みが厚
いために段差側面に薄膜が残ることを利用して、第２半
導体膜や第３絶縁膜を多層膜開孔側面に選択的に残して
いる。そのため、多層膜開孔の側面は垂直または負傾斜
（オーバーハング状）になっていることが望ましい、ま
た、ゲート電極の形成は、この電極部分が多層膜開孔の
ために他の部分に比して凹部になることを利用し、レジ
スト等を用いた表面平坦化後のエッチバンクにより行っ
（いる、そのため、微細なソース・ドレイン領域やゲー
ト電極が自己整合的に形成できる。特に本発明では第１
．第２半導体膜に高抵抗多結晶を用いるので、各ＭＯ３
形状を形成後の不純物拡散によって０ＭＯ３が容易に製
造できる。
以下に図面を用いて本発明を詳述していく。
（ａｌ実施例１ （第１図と第２図）
第１図＋ａｌ〜（１）には本発明の１実施例に基づく工
程断面図を、第２図はその工程の説明のための平面図を
示す、第１図（ａｌはＰ型Ｓｉ基板１０内にＮウェル１
００を設けた後選択酸化等を利用してフィールド酸化膜
２０を形成し、将来ＮＭＯ３）ランジスタが設けられる
Ｐ型筒１活性領域１１とＰＭＯ５が設けられるＮ型第２
活性領域１０１を露出した表面に第１絶縁膜３０・第１
半導体膜４０・第２絶縁膜５０からなる３層多層膜を順
次堆積した断面である。第１および第２活性領域１１．
１０１は第２図の線１１．１０１内部に設けられる。第
１ｖＡ縁膜３０・第１半導体膜４０・第２絶縁膜５０は
それぞれＣＶＤ−５ｉＯｚ（０，２μｍ）、ボ’ＪＳｉ
（０，４μｍ） 、 ５ｉｆｔ （０，２１１ｍ）が例
えば用いられ、ポリＳ１は高抵抗もしくは低不純物密度
である。勿論各層の厚みは工程設計上杵される任意の値
を調べる。
程断面図を、第２図はその工程の説明のための平面図を
示す、第１図（ａｌはＰ型Ｓｉ基板１０内にＮウェル１
００を設けた後選択酸化等を利用してフィールド酸化膜
２０を形成し、将来ＮＭＯ３）ランジスタが設けられる
Ｐ型筒１活性領域１１とＰＭＯ５が設けられるＮ型第２
活性領域１０１を露出した表面に第１絶縁膜３０・第１
半導体膜４０・第２絶縁膜５０からなる３層多層膜を順
次堆積した断面である。第１および第２活性領域１１．
１０１は第２図の線１１．１０１内部に設けられる。第
１ｖＡ縁膜３０・第１半導体膜４０・第２絶縁膜５０は
それぞれＣＶＤ−５ｉＯｚ（０，２μｍ）、ボ’ＪＳｉ
（０，４μｍ） 、 ５ｉｆｔ （０，２１１ｍ）が例
えば用いられ、ポリＳ１は高抵抗もしくは低不純物密度
である。勿論各層の厚みは工程設計上杵される任意の値
を調べる。
第１図（ｂｌは多層膜に各活性領域１１．１０１が露出
するよう第１および第２開孔１．２を設けた断面で、第
２図の線１．２の如（各開孔の相対する一方の端部１は
各活性領域１１．１０１の内側に、他方の端部はフィー
ルド酸化膜２０上に位置する。開孔の端部１．２はほぼ
垂直もしくは負傾斜にエッチされる必要があり、反応性
イオンエッチ（ＲＩＥ）やイオンビームエッチ等でなさ
れる。第１図（ｂｌではさらに高抵抗第２半導体膜６０
例えばポリＳｔを減圧ＣＶＤ等で等方的に例えば０．５
μ蒙堆積している。第１図（Ｃ１では、第２半導体膜６
０をＲＩＥ等で異方性エッチして第１および第２活性領
域１１，１０１、第２絶縁膜５０を露出させると共に、
各開孔側面１．２に沿って第２半導体膜６１，１６１を
残した状態を示す、さらにＣＶＤ−３ｉＯ□等の第３絶
縁膜７０を堆＃ｉ後、再び異方性エッチによって第３絶
縁膜７１，１７１を第２半導体膜６１．１６１の側面に
沿って残した断面が第１図（ｄｌである。第３絶縁膜７
１，１７１の幅は厚みとエッチ条件によって制御できる
が例えば０．３μ慣である。
するよう第１および第２開孔１．２を設けた断面で、第
２図の線１．２の如（各開孔の相対する一方の端部１は
各活性領域１１．１０１の内側に、他方の端部はフィー
ルド酸化膜２０上に位置する。開孔の端部１．２はほぼ
垂直もしくは負傾斜にエッチされる必要があり、反応性
イオンエッチ（ＲＩＥ）やイオンビームエッチ等でなさ
れる。第１図（ｂｌではさらに高抵抗第２半導体膜６０
例えばポリＳｔを減圧ＣＶＤ等で等方的に例えば０．５
μ蒙堆積している。第１図（Ｃ１では、第２半導体膜６
０をＲＩＥ等で異方性エッチして第１および第２活性領
域１１，１０１、第２絶縁膜５０を露出させると共に、
各開孔側面１．２に沿って第２半導体膜６１，１６１を
残した状態を示す、さらにＣＶＤ−３ｉＯ□等の第３絶
縁膜７０を堆＃ｉ後、再び異方性エッチによって第３絶
縁膜７１，１７１を第２半導体膜６１．１６１の側面に
沿って残した断面が第１図（ｄｌである。第３絶縁膜７
１，１７１の幅は厚みとエッチ条件によって制御できる
が例えば０．３μ慣である。
第１図（ｅｌは第１図Ｔｄｌの工程で露出した各活性領
域１１．１０１表面に熱酸化等でゲート酸化膜８０，１
８０を設けた断面である。その後、導電膜９０例えばＮ
型ポリＳｉを堆積した後（第り図ｔｒｌ）、全面にレジ
スト等表面平坦化膜を堆積し平坦化膜および導電１ｌ１
９０に対しほぼ等しい速度でエッチするいわゆるエッチ
バックによって多層膜開孔１．２内にのみ導電膜９１，
１９１を残した状態が第１図（幻である。エッチバック
は第２絶縁膜５０が露出する以上、第１半導体膜４０が
なくならない以下の範囲に行う、この例では、第１半導
体膜４０が露出するまでエッチバックを行っている。第
１図（ｈ）は第１活性頌域１１上の第１および第２半導
体膜４０．６１にＮ型不純物を選択添加して第１活性碩
域１１内に第２半導体膜６１からの不純物拡散でＮ型ソ
ース・ドレイン領域１２．１３を形成したものである。
域１１．１０１表面に熱酸化等でゲート酸化膜８０，１
８０を設けた断面である。その後、導電膜９０例えばＮ
型ポリＳｉを堆積した後（第り図ｔｒｌ）、全面にレジ
スト等表面平坦化膜を堆積し平坦化膜および導電１ｌ１
９０に対しほぼ等しい速度でエッチするいわゆるエッチ
バックによって多層膜開孔１．２内にのみ導電膜９１，
１９１を残した状態が第１図（幻である。エッチバック
は第２絶縁膜５０が露出する以上、第１半導体膜４０が
なくならない以下の範囲に行う、この例では、第１半導
体膜４０が露出するまでエッチバックを行っている。第
１図（ｈ）は第１活性頌域１１上の第１および第２半導
体膜４０．６１にＮ型不純物を選択添加して第１活性碩
域１１内に第２半導体膜６１からの不純物拡散でＮ型ソ
ース・ドレイン領域１２．１３を形成したものである。
同様にＰ型ソース・ドレイン領域１１２．１１３を第２
活性領域１０１内に形成している。この不純物選択添加
は第２図の線３および４で囲まれたマスクを用い、イオ
ン注入等で行われる。この工程の後、第２図の線５の内
部の第１・第２半導体膜４０．６１．１６１および導電
膜９１，１９１を残すぺ（マスク工程で選択エッチをす
る。その結果、第１半導体膜４０によりＮ、Ｐソース配
線４２、１４２． Ｎ、 Ｐドレイン配線４３．１４３
が、各開孔１，２端部の第２半導体膜６１．１６１によ
りＮ型ソース・ドレイン電極６２．６３およびＰ型ソー
ス・ドレイン電極１６２．１６３が、導電１１１９１．
１９１により各ゲート電極９１．１９１が形成される。
活性領域１０１内に形成している。この不純物選択添加
は第２図の線３および４で囲まれたマスクを用い、イオ
ン注入等で行われる。この工程の後、第２図の線５の内
部の第１・第２半導体膜４０．６１．１６１および導電
膜９１，１９１を残すぺ（マスク工程で選択エッチをす
る。その結果、第１半導体膜４０によりＮ、Ｐソース配
線４２、１４２． Ｎ、 Ｐドレイン配線４３．１４３
が、各開孔１，２端部の第２半導体膜６１．１６１によ
りＮ型ソース・ドレイン電極６２．６３およびＰ型ソー
ス・ドレイン電極１６２．１６３が、導電１１１９１．
１９１により各ゲート電極９１．１９１が形成される。
その後、必要に応じＳｉｎｇ等の絶＆ｔ１！３００を堆
積し、第２図の如きコンタクトホール６等を開孔しＡＬ
等の配線２０２，２０３．２１２等を設けて第１図（１
１のように完成する。第１．第２゜第３絶縁膜３０，５
０．７０としてＳｉｎ、を用いる例を述べたが、ＳｉＮ
、 ５ｉＯＮ、 ＰＳＧ、 ＢＰＳＧ等他のものも適宜
組み合わせることが可能である。また、第１．第２半導
体膜、導電膜３０，６０．９０として高融点金属とポリ
Ｓｔとの多層膜も使用できる。また導電膜９０として第
１図（ｆｌの堆積時は高抵抗で第１図（ｈｌの工程で低
抵抗化もできる。
積し、第２図の如きコンタクトホール６等を開孔しＡＬ
等の配線２０２，２０３．２１２等を設けて第１図（１
１のように完成する。第１．第２゜第３絶縁膜３０，５
０．７０としてＳｉｎ、を用いる例を述べたが、ＳｉＮ
、 ５ｉＯＮ、 ＰＳＧ、 ＢＰＳＧ等他のものも適宜
組み合わせることが可能である。また、第１．第２半導
体膜、導電膜３０，６０．９０として高融点金属とポリ
Ｓｔとの多層膜も使用できる。また導電膜９０として第
１図（ｆｌの堆積時は高抵抗で第１図（ｈｌの工程で低
抵抗化もできる。
（ｂｌ実施例２ ＬＤＤ工程断面図（第３図）第３図
（ａｌ〜（ｄｌには本発明をＬＤＤ構造問Ｓに適用する
場合の工程断面図を示した。第３図ｔａ＋は実施例１の
工程例と同様に第１図（ｇ）まで行った断面であり、第
１・第２半導体１１！４０，６１．１６１および導電膜
９１．１９１のマスク工程・選択エッチの前の状態まで
であり、エッチバックは第２絶縁膜５０が露出した時点
で止めている。第３図山）は第２絶縁膜５ｏを通してＮ
、Ｐ不純物をイオン注入しＮ型第１・第２半導体膜４２
．４３，６２．６３とＰ型筒１・第２半導体膜１４２、
１４３．１６２．１６３を形成した断面である。第２半
導体膜４２．４３．１４２．１４３を通してそれぞれＮ
型ソース・ドレイン領域１２．１３ とＰ型ソース・ド
レイン領域１１２．１１３も設けているが、各ソース・
ドレイン領域１２．１３．１１２．１１３の拡散は実施
例１の場合よりも少なくし、ゲート電極９１．１９１と
重畳させていない、第３図（Ｃ１では表面に露出する第
３絶縁膜７１゜１７１を除去しくフィールド酸化膜２０
は残す）、第１活性領域１１にＮ型不純物をイオン注入
して低密度ソース・ドレイン領域１４．１５を、第２活
性領域１０１にＰ型不純物をイオン注入して低密度ソー
ス・ドレイン領域１１４．１１５を形成する。しかる後
、第１・第２半導体膜４２．４３．６２．６３．１４２
．１４３．１６２．１６３および導電膜９１．１９１の
不要部を選択エッチし、絶縁膜３００を堆積、コンタク
ト開孔、金属配線を行って第３図（ｄｌのように完成さ
せる。第３図（Ｃ１の工程で第３絶縁膜７１．１７１は
完全に除去する必要はなく、Ｎ型不純物を選択イオン注
入できる程度に薄くしてもよい、また、必要に応じＬＤ
Ｄとするのな闘Ｏ３だけでもよい。
（ａｌ〜（ｄｌには本発明をＬＤＤ構造問Ｓに適用する
場合の工程断面図を示した。第３図ｔａ＋は実施例１の
工程例と同様に第１図（ｇ）まで行った断面であり、第
１・第２半導体１１！４０，６１．１６１および導電膜
９１．１９１のマスク工程・選択エッチの前の状態まで
であり、エッチバックは第２絶縁膜５０が露出した時点
で止めている。第３図山）は第２絶縁膜５ｏを通してＮ
、Ｐ不純物をイオン注入しＮ型第１・第２半導体膜４２
．４３，６２．６３とＰ型筒１・第２半導体膜１４２、
１４３．１６２．１６３を形成した断面である。第２半
導体膜４２．４３．１４２．１４３を通してそれぞれＮ
型ソース・ドレイン領域１２．１３ とＰ型ソース・ド
レイン領域１１２．１１３も設けているが、各ソース・
ドレイン領域１２．１３．１１２．１１３の拡散は実施
例１の場合よりも少なくし、ゲート電極９１．１９１と
重畳させていない、第３図（Ｃ１では表面に露出する第
３絶縁膜７１゜１７１を除去しくフィールド酸化膜２０
は残す）、第１活性領域１１にＮ型不純物をイオン注入
して低密度ソース・ドレイン領域１４．１５を、第２活
性領域１０１にＰ型不純物をイオン注入して低密度ソー
ス・ドレイン領域１１４．１１５を形成する。しかる後
、第１・第２半導体膜４２．４３．６２．６３．１４２
．１４３．１６２．１６３および導電膜９１．１９１の
不要部を選択エッチし、絶縁膜３００を堆積、コンタク
ト開孔、金属配線を行って第３図（ｄｌのように完成さ
せる。第３図（Ｃ１の工程で第３絶縁膜７１．１７１は
完全に除去する必要はなく、Ｎ型不純物を選択イオン注
入できる程度に薄くしてもよい、また、必要に応じＬＤ
Ｄとするのな闘Ｏ３だけでもよい。
（Ｃ１実施例３ 工程断面図（第４図）第４図ｆａ）〜
（ｄｌには本発明の他の実施例の工程断面図を示した。
（ｄｌには本発明の他の実施例の工程断面図を示した。
第４図＋ａｌは実施例１の工程例と同様に第１図（ｈｌ
または実施例２第３図山）まで行った断面であり、第１
・第２半導体膜４２，４３．６２，６３．１６２、１６
３および導電膜９１．１９１のマスク工程・選択エッチ
の前の状態までであり、エッチバックは第２絶縁膜５０
を除去するまで行っている。第４図（ｂｌでは表面に露
出する第３絶縁膜７１．１７１を薄くし、第１活性領域
１１にＮ型不純物をイオン注入して低密度ソース弓ルイ
ン領域１４．１５を、第２活性領域１０１にＰ型不純物
をイオン注入して低密度ソース・ドレイン領域１１４，
１１５を形成する。第４図ｆｃ）は露出する第１・第２
半導体膜４２，４３，６２，６３，１４２，１４３、１
６２．１６３および導電膜９１，１９１に選択的に凱Ａ
１等の金属膜２９０を堆積した状態を示す。その後、第
１・第２半導体膜４２．４３．６２．６３．１４２．１
４３．１６２．１６３および導電膜９１，１９１の不要
部を選択エッチし、絶縁膜３００を堆積、コンタクト開
孔、金属配線を行って第４図＋ｄ＋のように完成させる
。金属膜２９０の選択堆積は第４図ｉａｌの工程の後行
ってもよい。上記の工程によって、配線抵抗の低い半導
体装置が実現できる。
または実施例２第３図山）まで行った断面であり、第１
・第２半導体膜４２，４３．６２，６３．１６２、１６
３および導電膜９１．１９１のマスク工程・選択エッチ
の前の状態までであり、エッチバックは第２絶縁膜５０
を除去するまで行っている。第４図（ｂｌでは表面に露
出する第３絶縁膜７１．１７１を薄くし、第１活性領域
１１にＮ型不純物をイオン注入して低密度ソース弓ルイ
ン領域１４．１５を、第２活性領域１０１にＰ型不純物
をイオン注入して低密度ソース・ドレイン領域１１４，
１１５を形成する。第４図ｆｃ）は露出する第１・第２
半導体膜４２，４３，６２，６３，１４２，１４３、１
６２．１６３および導電膜９１，１９１に選択的に凱Ａ
１等の金属膜２９０を堆積した状態を示す。その後、第
１・第２半導体膜４２．４３．６２．６３．１４２．１
４３．１６２．１６３および導電膜９１，１９１の不要
部を選択エッチし、絶縁膜３００を堆積、コンタクト開
孔、金属配線を行って第４図＋ｄ＋のように完成させる
。金属膜２９０の選択堆積は第４図ｉａｌの工程の後行
ってもよい。上記の工程によって、配線抵抗の低い半導
体装置が実現できる。
以上述べたように、本発明によれば微細なソース・ドレ
イン領域に対してポリＳｔ等の配線を直接コンタクトで
き、かつゲート電極も自己整合的に他電極に重畳するこ
となく ＣＭＯ５が設けられる。そのため、寄生容量の
極めて小さい？ｌＯ３）ランジスタが実現でき、高速・
高集積ＣＭＯ５半導体装置が得られる。また、ＬＤＤ構
造も容易に製作できることから微細ＭＯ３の製造に本発
明は非常に有効である。
イン領域に対してポリＳｔ等の配線を直接コンタクトで
き、かつゲート電極も自己整合的に他電極に重畳するこ
となく ＣＭＯ５が設けられる。そのため、寄生容量の
極めて小さい？ｌＯ３）ランジスタが実現でき、高速・
高集積ＣＭＯ５半導体装置が得られる。また、ＬＤＤ構
造も容易に製作できることから微細ＭＯ３の製造に本発
明は非常に有効である。
実施例としてゲート絶縁膜が酸化膜の例を説明したが酸
化膜以外のものでも本発明は通用できる。
化膜以外のものでも本発明は通用できる。
さらに、主にシングルＮウェルについても述べたが、ダ
ブルウェル、エビ・ウェル等にも適用できることはいう
までもない。
ブルウェル、エビ・ウェル等にも適用できることはいう
までもない。
第１図（ａｌ〜（１）は本発明によるＣＭＯ３・ＩＣの
製造工程順断面図、第２図はそれを説明するための平面
図、第３図＋ａｌ 〜（ｄｌはＬＤＤ−ＭＯＳの本発明
による製造工程順断面図、第４図ｔａｌ〜（ｄｌは本発
明の他の実施例による製造工程順断面図である。 １０・・・Ｐ型Ｓｔ基板 １１・・・Ｐ第１活性゛領域 １２、１３ ・・Ｎ型ソース・ドレイン領域１４．１
５ ・・Ｎ型低密度ソース・ドレイン領域１００
・・Ｎウェル １１１ ・・Ｎ第２活性領域 １１２、１１３ ・・Ｐ型ソース・ドレイン領域１１
４、１１５ ・・Ｐ型低密度ソース・ドレイン領域２０
・・・フィールド絶縁膜 ３０・・第１絶縁膜 ４０．４２，４３，１４２．１４３・・第１半導体膜５
０・・第２絶縁膜 ６０．６１．６２．６３，１６１，１６２．１６３ ・
・第２半導体膜？０．７１，１７１ ・・第３絶縁膜
８０、１８０・・ゲート絶縁膜 ９０．９１，１９１ ・・導電膜 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 （他１名）第２ 図 ′″４３ 閉
製造工程順断面図、第２図はそれを説明するための平面
図、第３図＋ａｌ 〜（ｄｌはＬＤＤ−ＭＯＳの本発明
による製造工程順断面図、第４図ｔａｌ〜（ｄｌは本発
明の他の実施例による製造工程順断面図である。 １０・・・Ｐ型Ｓｔ基板 １１・・・Ｐ第１活性゛領域 １２、１３ ・・Ｎ型ソース・ドレイン領域１４．１
５ ・・Ｎ型低密度ソース・ドレイン領域１００
・・Ｎウェル １１１ ・・Ｎ第２活性領域 １１２、１１３ ・・Ｐ型ソース・ドレイン領域１１
４、１１５ ・・Ｐ型低密度ソース・ドレイン領域２０
・・・フィールド絶縁膜 ３０・・第１絶縁膜 ４０．４２，４３，１４２．１４３・・第１半導体膜５
０・・第２絶縁膜 ６０．６１．６２．６３，１６１，１６２．１６３ ・
・第２半導体膜？０．７１，１７１ ・・第３絶縁膜
８０、１８０・・ゲート絶縁膜 ９０．９１，１９１ ・・導電膜 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 （他１名）第２ 図 ′″４３ 閉
Claims (4)
- （１）一導電型半導体基板に逆導電型ウェルを設け、将
来逆導電チャンネル・トランジスタを形成すべき一導電
型第１活性領域と一導電型チャンネル・トランジスタを
形成すべき逆導電型第２活性領域とを露出し他の領域を
フィールド絶縁膜で被う第１工程と 第１絶縁膜・高抵抗第１半導体膜・第２絶縁膜からなる
少なくとも３層多層膜を順次堆積する第２工程と 前記第１および第２活性領域のそれぞれにつき一方の幅
より狭く、他方の幅より広く第１および第２活性領域上
の前記多層膜にそれぞれ第１および第２開孔を設け、各
開孔の一方の相対する端部は各活性領域内にあり他方の
相対する端部はフィールド絶縁膜上にあるように配置す
ると共に、開孔端部はほぼ垂直もしくはオーバーハング
状にする第３工程と 高抵抗第２半導体膜を堆積する第４工程と 第２半導体膜を異方性エッチして前記各活性領域および
第２絶縁膜を露出すると共に、前記多層膜の各開孔端部
に沿って第２半導体膜を残す第５工程と 第３絶縁膜を堆積後異方性エッチによって前記各活性領
域を露出すると共に、前記多層膜の各開孔端部に沿った
第２半導体膜の側面に第３絶縁膜を残す第６工程と 露出した各活性領域表面にゲート絶縁膜を設ける第７工
程と 導電膜を堆積する第８工程と 表面がほぼ平坦になる平坦化膜を堆積後、平坦化膜と導
電膜に対しほぼ等しいエッチ速度をもつエッチ手段で平
坦化膜と導電膜を少なくとも第２絶縁膜が露出するまで
除去すると共に、前記多層膜の各開孔内に前記導電膜を
残し各ゲート電極とする第９工程と 少なくとも第１および第２半導体膜に対し第１活性領域
上については逆導電型不純物を、第２活性領域上につい
ては一導電型不純物を選択的に添加する第１０工程と 前記第１および第２半導体膜さらに前記導電膜の不要部
を選択的に除去する第１１工程 とから少なくとも成り、前記第１活性領域内に前記第２
半導体膜からの不純物拡散で逆導電型ソースおよびドレ
イン領域を、前記第２活性領域内に前記第２半導体膜か
らの不純物拡散で一導電型ソースおよびドレイン領域を
、また各第２半導体膜に接する各第１半導体膜で各ソー
スおよびドレイン配線の一部を形成することを特徴とす
る相補型絶縁ゲート型半導体装置の製造方法。 - （２）前記第９もしくは第１０工程の後、前記第３絶縁
膜を除去もしくは薄くして前記導電膜と前記第２半導体
膜の間の第１または第２活性領域の少なくとも一方に該
活性領域導電型に対し逆導電型の不純物を低密度で選択
的に添加する工程を行うことを特徴とする特許請求の範
囲第１項記載の相補型絶縁ゲート型半導体装置の製造方
法。 - （３）前記導電膜が第３半導体膜であり前記第９工程に
おけるエッチを第１半導体膜が露出するまで行うことを
特徴とする特許請求の範囲第１項または第２項記載の絶
縁ゲート型半導体装置の製造方法。 - （４）前記第１０工程の後、露出した第１および第３半
導体膜に選択的に金属膜を堆積する工程を施すことを特
徴とする特許請求の範囲第３項記載の絶縁ゲート型半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081659A JPS63246863A (ja) | 1987-04-02 | 1987-04-02 | 相補型絶縁ゲ−ト型半導体装置の製造方法 |
| US07/172,029 US4939154A (en) | 1987-03-25 | 1988-03-23 | Method of fabricating an insulated gate semiconductor device having a self-aligned gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62081659A JPS63246863A (ja) | 1987-04-02 | 1987-04-02 | 相補型絶縁ゲ−ト型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63246863A true JPS63246863A (ja) | 1988-10-13 |
Family
ID=13752455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62081659A Pending JPS63246863A (ja) | 1987-03-25 | 1987-04-02 | 相補型絶縁ゲ−ト型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63246863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312961A (ja) * | 1989-06-12 | 1991-01-21 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-04-02 JP JP62081659A patent/JPS63246863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312961A (ja) * | 1989-06-12 | 1991-01-21 | Nec Corp | 半導体装置の製造方法 |
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