JPH04252066A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04252066A JPH04252066A JP2388291A JP2388291A JPH04252066A JP H04252066 A JPH04252066 A JP H04252066A JP 2388291 A JP2388291 A JP 2388291A JP 2388291 A JP2388291 A JP 2388291A JP H04252066 A JPH04252066 A JP H04252066A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 9
- 230000001590 oxidative effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 20
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラ素子とＭＯＳ素子を一体に形成し
たＢｉＣＭＯＳ構造の半導体装置の製造方法に関する。
関し、特にバイポーラ素子とＭＯＳ素子を一体に形成し
たＢｉＣＭＯＳ構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ集積回路装置はバイポーラ
素子及び相補型に構成したＭＯＳ素子（ＣＭＯＳ素子）
の各々が有する長所を組合わせて形成される半導体装置
であり、バイポーラ素子の高周波特性の優れている点と
、ＣＭＯＳ素子の消費電力が低い点を夫々有効利用して
いる。図３Ａ乃至図３Ｅは従来のＢｉＣＭＯＳ集積回路
装置の製造方法を工程順に示す断面図である。先ず、図
３Ａのように、ｐ型シリコン基板１上にｎ＋ 型埋込層
２及びｐ＋ 型埋込層３を形成した後、ｎ型エピタキシ
ャル層４を成長させる。その後、薄い第１の絶縁膜５を
形成し、かつシリコン基板１に選択的に不純物を導入し
てＰウェル２１，Ｎウェル２２を形成する。更に、この
上に第１の多結晶シリコン膜６を形成し、この上に選択
的に耐酸化性被膜，例えば窒化シリコン膜７を形成する
。 又、選択的にｐ型不純物をイオン注入してチャンネルス
トッパー領域８を設ける。続いて、この耐酸化性被膜７
をマスクとして選択酸化を行い半導体基板表面に達する
素子分離用のフィールド酸化膜９を形成する。
素子及び相補型に構成したＭＯＳ素子（ＣＭＯＳ素子）
の各々が有する長所を組合わせて形成される半導体装置
であり、バイポーラ素子の高周波特性の優れている点と
、ＣＭＯＳ素子の消費電力が低い点を夫々有効利用して
いる。図３Ａ乃至図３Ｅは従来のＢｉＣＭＯＳ集積回路
装置の製造方法を工程順に示す断面図である。先ず、図
３Ａのように、ｐ型シリコン基板１上にｎ＋ 型埋込層
２及びｐ＋ 型埋込層３を形成した後、ｎ型エピタキシ
ャル層４を成長させる。その後、薄い第１の絶縁膜５を
形成し、かつシリコン基板１に選択的に不純物を導入し
てＰウェル２１，Ｎウェル２２を形成する。更に、この
上に第１の多結晶シリコン膜６を形成し、この上に選択
的に耐酸化性被膜，例えば窒化シリコン膜７を形成する
。 又、選択的にｐ型不純物をイオン注入してチャンネルス
トッパー領域８を設ける。続いて、この耐酸化性被膜７
をマスクとして選択酸化を行い半導体基板表面に達する
素子分離用のフィールド酸化膜９を形成する。
【０００３】次に、図３Ｂのように耐酸化性被膜７，多
結晶シリコン膜６，薄い第１の酸化膜５を除去して素子
領域を分離する。続いて、図３Ｃのように全面に熱酸化
により １５０〜 ３００Å程度のゲート酸化膜１０を
設け、かつバイポーラトランジスタ領域に選択的にｎ型
不純物をイオン注入して真性ベース領域１１を形成する
。その後選択的にゲート酸化膜１０を除去してバイポー
ラトランジスタのコレクタ領域のエピタキシャル層４の
表面を露出させ、その上で全面に第２の多結晶シリコン
膜１２を設ける。次に、図３Ｄのように、第２の多結晶
シリコン膜１２に高濃度にｎ型不純物を添加して多結晶
シリコン膜１２の層抵抗を下げ、かつこの第２の多結晶
シリコン膜１２からエピタキシャル層４にｎ型不純物を
拡散してコレクタ領域１９を形成する。その後、第２の
多結晶シリコン膜を選択エッチングしてゲート電極１３
Ａ，１３Ｂと、コレクタ電極１３Ｃを形成する。
結晶シリコン膜６，薄い第１の酸化膜５を除去して素子
領域を分離する。続いて、図３Ｃのように全面に熱酸化
により １５０〜 ３００Å程度のゲート酸化膜１０を
設け、かつバイポーラトランジスタ領域に選択的にｎ型
不純物をイオン注入して真性ベース領域１１を形成する
。その後選択的にゲート酸化膜１０を除去してバイポー
ラトランジスタのコレクタ領域のエピタキシャル層４の
表面を露出させ、その上で全面に第２の多結晶シリコン
膜１２を設ける。次に、図３Ｄのように、第２の多結晶
シリコン膜１２に高濃度にｎ型不純物を添加して多結晶
シリコン膜１２の層抵抗を下げ、かつこの第２の多結晶
シリコン膜１２からエピタキシャル層４にｎ型不純物を
拡散してコレクタ領域１９を形成する。その後、第２の
多結晶シリコン膜を選択エッチングしてゲート電極１３
Ａ，１３Ｂと、コレクタ電極１３Ｃを形成する。
【０００４】次に、図３Ｅのように、ｎＭＯＳ領域にｎ
型不純物、例えばヒ素を選択的にイオン注入してソース
・ドレイン領域１４を設ける。又、ｐＭＯＳ領域及びバ
イポーラトランジスタのグラフトベース領域にｐ型不純
物、例えばボロンを選択的にイオン注入してソース・ド
レイン領域１５とグラフトベース１６を夫々設ける。そ
の上で、全面に層間絶縁膜１７を形成し、選択的に開孔
を形成してｎＭＯＳ，ｐＭＯＳ，バイポーラトランジス
タの各電極を設けるための開孔窓を設ける。その後、エ
ミッタ開孔窓のみにｎ型不純物、例えばヒ素を選択的に
イオン注入してエミッタ領域１８を設ける。しかる上で
、全面に配線材料、例えばアルミニウム等の低導電率金
属膜を被着し、選択エッチングしてＣＭＯＳ及びバイポ
ーラトランジスタの各電極２０を形成する。この製造方
法では、第１の多結晶シリコン膜６を選択酸化して素子
領域を分離するフィールド酸化膜９を形成しているので
、シリコン基板の表面を選択酸化して形成するフィール
ド酸化膜のようなバーズビークが形成されることがなく
、素子分離領域を小さくでき微細化を図る事ができる。
型不純物、例えばヒ素を選択的にイオン注入してソース
・ドレイン領域１４を設ける。又、ｐＭＯＳ領域及びバ
イポーラトランジスタのグラフトベース領域にｐ型不純
物、例えばボロンを選択的にイオン注入してソース・ド
レイン領域１５とグラフトベース１６を夫々設ける。そ
の上で、全面に層間絶縁膜１７を形成し、選択的に開孔
を形成してｎＭＯＳ，ｐＭＯＳ，バイポーラトランジス
タの各電極を設けるための開孔窓を設ける。その後、エ
ミッタ開孔窓のみにｎ型不純物、例えばヒ素を選択的に
イオン注入してエミッタ領域１８を設ける。しかる上で
、全面に配線材料、例えばアルミニウム等の低導電率金
属膜を被着し、選択エッチングしてＣＭＯＳ及びバイポ
ーラトランジスタの各電極２０を形成する。この製造方
法では、第１の多結晶シリコン膜６を選択酸化して素子
領域を分離するフィールド酸化膜９を形成しているので
、シリコン基板の表面を選択酸化して形成するフィール
ド酸化膜のようなバーズビークが形成されることがなく
、素子分離領域を小さくでき微細化を図る事ができる。
【０００５】
【発明が解決しようとする課題】このように形成される
ＢｉＣＭＯＳ集積回路では同一工程でバイポーラトラン
ジスタとＣＭＯＳを同時に形成する事が製造工期を短縮
する上で必要であり、このため図３Ｃ及び図３Ｄの工程
ではバイポーラ素子のコレクタ電極１３ＣとＣＭＯＳ素
子のゲート電極１３Ａ，１３Ｂとを第２の多結晶シリコ
ン膜１２で同時に形成している。
ＢｉＣＭＯＳ集積回路では同一工程でバイポーラトラン
ジスタとＣＭＯＳを同時に形成する事が製造工期を短縮
する上で必要であり、このため図３Ｃ及び図３Ｄの工程
ではバイポーラ素子のコレクタ電極１３ＣとＣＭＯＳ素
子のゲート電極１３Ａ，１３Ｂとを第２の多結晶シリコ
ン膜１２で同時に形成している。
【０００６】しかしながら、第２の多結晶シリコン膜１
２に添加するｎ型不純物の濃度を濃くしすぎると、ＣＭ
ＯＳ素子におけるゲート酸化膜１０の耐圧が低下してゲ
ート耐圧の劣化を生じてしまい、歩留り低下及び信頼性
低下の問題を起こすという問題がある。一方、これを解
消するためにｎ型不純物の濃度を薄くすると、第２の多
結晶シリコン膜１２からエピタキシャル層４に導入する
ｎ型不純物のコレクタ領域１９が浅くなり、コレクタ領
域１９をバイポーラ素子直下のｎ＋ 型埋込層２と接続
する事ができなくなり、コレクタ抵抗が増大してバイポ
ーラ素子の本来の高速性が損なわれてしまうという問題
が生じる。本発明の目的はＣＭＯＳ素子における信頼性
低下の問題と、バイポーラ素子における高速性劣化の問
題を同時に解消することを可能にした半導体装置の製造
方法を提供することにある。
２に添加するｎ型不純物の濃度を濃くしすぎると、ＣＭ
ＯＳ素子におけるゲート酸化膜１０の耐圧が低下してゲ
ート耐圧の劣化を生じてしまい、歩留り低下及び信頼性
低下の問題を起こすという問題がある。一方、これを解
消するためにｎ型不純物の濃度を薄くすると、第２の多
結晶シリコン膜１２からエピタキシャル層４に導入する
ｎ型不純物のコレクタ領域１９が浅くなり、コレクタ領
域１９をバイポーラ素子直下のｎ＋ 型埋込層２と接続
する事ができなくなり、コレクタ抵抗が増大してバイポ
ーラ素子の本来の高速性が損なわれてしまうという問題
が生じる。本発明の目的はＣＭＯＳ素子における信頼性
低下の問題と、バイポーラ素子における高速性劣化の問
題を同時に解消することを可能にした半導体装置の製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に薄い第１の絶縁膜を形成して
バイポーラ素子のコレクタ領域相当箇所に窓を開孔する
工程と、全面に第１の多結晶シリコン膜を形成してこれ
に高濃度に不純物を導入する工程と、第１の多結晶シリ
コン膜の不純物を第１の絶縁膜の開孔窓を通して半導体
基板に導入させる工程と、第１の多結晶シリコン膜上に
耐酸化性被膜を選択的に設け、これをマスクにして第１
の多結晶シリコン膜を選択酸化してフィールド酸化膜を
形成する工程と、第１の多結晶シリコン膜を除去した後
、ゲート酸化膜及び第２多結晶シリコン膜を形成し、こ
の第２の多結晶シリコン膜に所要濃度の不純物を導入し
、かつこれを選択形成してＭＯＳ素子のゲート電極を形
成する工程とを含んでいる。
造方法は、半導体基板上に薄い第１の絶縁膜を形成して
バイポーラ素子のコレクタ領域相当箇所に窓を開孔する
工程と、全面に第１の多結晶シリコン膜を形成してこれ
に高濃度に不純物を導入する工程と、第１の多結晶シリ
コン膜の不純物を第１の絶縁膜の開孔窓を通して半導体
基板に導入させる工程と、第１の多結晶シリコン膜上に
耐酸化性被膜を選択的に設け、これをマスクにして第１
の多結晶シリコン膜を選択酸化してフィールド酸化膜を
形成する工程と、第１の多結晶シリコン膜を除去した後
、ゲート酸化膜及び第２多結晶シリコン膜を形成し、こ
の第２の多結晶シリコン膜に所要濃度の不純物を導入し
、かつこれを選択形成してＭＯＳ素子のゲート電極を形
成する工程とを含んでいる。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１Ａ乃至図１Ｄは本発明の第１実施例を工程順に
示す断面図である。先ず、図１Ａのようにｐ型半導体基
板１にｎ＋ 型埋込層２，ｐ＋ 型埋込層３，ｎ型エピ
タキシャル層４を形成し、かつこのエピタキシャル層に
Ｎウェル２２、Ｐウェル２１を形成し、この上に第１の
薄い絶縁膜５を設ける工程までは従来と同じである。次
いで、前記第１の薄い絶縁膜５のコレクタ領域に相当す
る箇所に開孔窓５ａを設け、その上で全面に２０００〜
５０００Å程度の第１の多結晶シリコン膜６を形成する
。そして、この第１の多結晶シリコン膜６にはｎ型不純
物、例えばリンを充分に大きなな濃度、ここでは２×１
０２０ｃｍ−２の濃度で添加し、 ９００℃の温度で熱
処理することでこの第１の多結晶シリコン膜６を介して
前記開孔窓５ａよりリンをエピタキシャル層４に導入し
て前記ｎ＋ 型埋込層２と接続するコレクタ領域１９を
形成する。更に、このコレクタ領域１９とその近傍及び
その他の素子を設ける領域に耐酸化性被膜、例えば窒化
シリコン膜７を選択的に設ける。
る。図１Ａ乃至図１Ｄは本発明の第１実施例を工程順に
示す断面図である。先ず、図１Ａのようにｐ型半導体基
板１にｎ＋ 型埋込層２，ｐ＋ 型埋込層３，ｎ型エピ
タキシャル層４を形成し、かつこのエピタキシャル層に
Ｎウェル２２、Ｐウェル２１を形成し、この上に第１の
薄い絶縁膜５を設ける工程までは従来と同じである。次
いで、前記第１の薄い絶縁膜５のコレクタ領域に相当す
る箇所に開孔窓５ａを設け、その上で全面に２０００〜
５０００Å程度の第１の多結晶シリコン膜６を形成する
。そして、この第１の多結晶シリコン膜６にはｎ型不純
物、例えばリンを充分に大きなな濃度、ここでは２×１
０２０ｃｍ−２の濃度で添加し、 ９００℃の温度で熱
処理することでこの第１の多結晶シリコン膜６を介して
前記開孔窓５ａよりリンをエピタキシャル層４に導入し
て前記ｎ＋ 型埋込層２と接続するコレクタ領域１９を
形成する。更に、このコレクタ領域１９とその近傍及び
その他の素子を設ける領域に耐酸化性被膜、例えば窒化
シリコン膜７を選択的に設ける。
【０００９】次に、図１Ｂのように前記耐熱性被膜７を
マスクにして第１の多結晶シリコン膜６の選択酸化を行
い、５０００乃至 １００００Åの素子分離用のフィー
ルド酸化膜９を形成する。その後、耐酸化性被膜７を除
去し、コレクタ領域１９上を除く素子領域の第１の多結
晶シリコン膜６及び第１の薄い絶縁膜５を除去し、残さ
れた第１の多結晶シリコン膜でコレクタ電極１３Ｃを形
成する。
マスクにして第１の多結晶シリコン膜６の選択酸化を行
い、５０００乃至 １００００Åの素子分離用のフィー
ルド酸化膜９を形成する。その後、耐酸化性被膜７を除
去し、コレクタ領域１９上を除く素子領域の第１の多結
晶シリコン膜６及び第１の薄い絶縁膜５を除去し、残さ
れた第１の多結晶シリコン膜でコレクタ電極１３Ｃを形
成する。
【００１０】次いで、図１Ｃのように熱酸化により １
５０〜 ３００Å程度のゲート酸化膜１０を設け、選択
的にｐ型不純物、例えばボロンをイオン注入してバイポ
ーラ素子の領域に真性ベース領域１１を形成する。続い
て、全面に２０００〜４０００Å程度の第２の多結晶シ
リコン膜１２を設け、これに１０１８〜１０１９ｃｍ−
２濃度のリンを添加して第２の多結晶シリコン膜１２の
層抵抗を低減させる。その後、第２の多結晶シリコン膜
１２を選択エッチングしてゲート電極１３Ａ，１３Ｂを
形成する。その後は従来と同じ工程を施すことにより、
図１Ｄに示す断面構造のＢｉＣＭＯＳが完成される。
５０〜 ３００Å程度のゲート酸化膜１０を設け、選択
的にｐ型不純物、例えばボロンをイオン注入してバイポ
ーラ素子の領域に真性ベース領域１１を形成する。続い
て、全面に２０００〜４０００Å程度の第２の多結晶シ
リコン膜１２を設け、これに１０１８〜１０１９ｃｍ−
２濃度のリンを添加して第２の多結晶シリコン膜１２の
層抵抗を低減させる。その後、第２の多結晶シリコン膜
１２を選択エッチングしてゲート電極１３Ａ，１３Ｂを
形成する。その後は従来と同じ工程を施すことにより、
図１Ｄに示す断面構造のＢｉＣＭＯＳが完成される。
【００１１】この製造方法によれば、コレクタ電極１３
Ｃを構成する第１の多結晶シリコン膜６とゲート電極１
３Ａ，１３Ｂを構成する第２の多結晶シリコン膜１２は
夫々独立して形成されるため、各多結晶シリコン膜に添
加するリン等の不純物濃度を任意に選択できる。したが
って第１の多結晶シリコン膜６には高濃度に不純物を添
加してコレクタ抵抗を充分に深く形成し、ｎ＋ 型埋込
層２に接続させてコレクタ抵抗を小さくし、バイポーラ
素子の高速化を図ることができる。又、第２の多結晶シ
リコン膜１２にはそれ程高濃度でない不純物を添加して
ゲート酸化膜１０の耐圧低下を防止することができる。
Ｃを構成する第１の多結晶シリコン膜６とゲート電極１
３Ａ，１３Ｂを構成する第２の多結晶シリコン膜１２は
夫々独立して形成されるため、各多結晶シリコン膜に添
加するリン等の不純物濃度を任意に選択できる。したが
って第１の多結晶シリコン膜６には高濃度に不純物を添
加してコレクタ抵抗を充分に深く形成し、ｎ＋ 型埋込
層２に接続させてコレクタ抵抗を小さくし、バイポーラ
素子の高速化を図ることができる。又、第２の多結晶シ
リコン膜１２にはそれ程高濃度でない不純物を添加して
ゲート酸化膜１０の耐圧低下を防止することができる。
【００１２】図２Ａ乃至図２Ｃは本発明の第２実施例を
製造工程順に示す断面図である。この実施例では第１の
実施例で説明したように第１の多結晶シリコン膜６にリ
ンを添加し、熱処理する工程までは第１実施例と同様に
して製造する。次に、図２Ａのように耐酸化性被膜７を
全面に設け、選択的にフォトレジスト（図示せず）を設
ける。その後、このフォトレジストをマスクとして耐酸
化性被膜７を選択エッチングし、更に第１の多結晶シリ
コン膜６を ５００〜１０００Åの厚さだけ上面側を選
択エッチングする。その後フォトレジストを除去する。
製造工程順に示す断面図である。この実施例では第１の
実施例で説明したように第１の多結晶シリコン膜６にリ
ンを添加し、熱処理する工程までは第１実施例と同様に
して製造する。次に、図２Ａのように耐酸化性被膜７を
全面に設け、選択的にフォトレジスト（図示せず）を設
ける。その後、このフォトレジストをマスクとして耐酸
化性被膜７を選択エッチングし、更に第１の多結晶シリ
コン膜６を ５００〜１０００Åの厚さだけ上面側を選
択エッチングする。その後フォトレジストを除去する。
【００１３】次に、図２Ｂのように第１の多結晶シリコ
ン膜６の選択酸化を行い素子分離用のフィールド酸化膜
９を形成して素子領域を分離し、その後耐酸化性被膜７
を除去する。そして、コレクタ領域１９上を除く素子領
域上の第１の多結晶シリコン膜６及び第１の薄い絶縁膜
５を除去する。以後は第１の実施例で説明した方向と同
様の工程を施し、図２Ｃに示す半導体装置を得る事がで
きる。
ン膜６の選択酸化を行い素子分離用のフィールド酸化膜
９を形成して素子領域を分離し、その後耐酸化性被膜７
を除去する。そして、コレクタ領域１９上を除く素子領
域上の第１の多結晶シリコン膜６及び第１の薄い絶縁膜
５を除去する。以後は第１の実施例で説明した方向と同
様の工程を施し、図２Ｃに示す半導体装置を得る事がで
きる。
【００１４】この製造方法によれば、第１の多結晶シリ
コン膜６の上面側を選択的にエッチングした上で選択酸
化を行っていることで、第１の多結晶シリコン膜６が薄
くなった分、フィールド酸化膜９を形成する際の選択酸
化に要する時間を短縮でき、製造工期を短くできる。 又、選択酸化によってフィールド酸化膜９の厚さが第１
の多結晶シリコン膜６の厚さよりも増大されても、コレ
クタ電極１３Ｃとの高さが略等しくなり、これらの上面
を平坦化することができ、半導体装置の微細化に有効と
なる。
コン膜６の上面側を選択的にエッチングした上で選択酸
化を行っていることで、第１の多結晶シリコン膜６が薄
くなった分、フィールド酸化膜９を形成する際の選択酸
化に要する時間を短縮でき、製造工期を短くできる。 又、選択酸化によってフィールド酸化膜９の厚さが第１
の多結晶シリコン膜６の厚さよりも増大されても、コレ
クタ電極１３Ｃとの高さが略等しくなり、これらの上面
を平坦化することができ、半導体装置の微細化に有効と
なる。
【００１５】
【発明の効果】以上説明したように本発明は、第１の多
結晶シリコン膜に高濃度に不純物を導入し、この不純物
を半導体基板に導入してバイポーラ素子のコレクタ領域
を形成することにより、コレクタ領域を直下の埋込層に
接続してコレクタ抵抗の低減を図り、バイポーラ素子の
高速化を実現することができる。又、第２の多結晶シリ
コン膜に所要濃度の不純物を導入した上でＭＯＳ素子の
ゲート電極を形成することにより、ゲート酸化膜におけ
るゲート耐圧の低下を防止することができる。更に、フ
ィールド酸化膜は第１の多結晶シリコン膜を選択酸化し
て形成することにより、微細な素子分離用酸化膜が形成
でき、半導体装置の微細化に有利となる。
結晶シリコン膜に高濃度に不純物を導入し、この不純物
を半導体基板に導入してバイポーラ素子のコレクタ領域
を形成することにより、コレクタ領域を直下の埋込層に
接続してコレクタ抵抗の低減を図り、バイポーラ素子の
高速化を実現することができる。又、第２の多結晶シリ
コン膜に所要濃度の不純物を導入した上でＭＯＳ素子の
ゲート電極を形成することにより、ゲート酸化膜におけ
るゲート耐圧の低下を防止することができる。更に、フ
ィールド酸化膜は第１の多結晶シリコン膜を選択酸化し
て形成することにより、微細な素子分離用酸化膜が形成
でき、半導体装置の微細化に有利となる。
【図１Ａ】〜
【図１Ｄ】本発明の第１実施例を製造工程順に示す断面
図である。
図である。
【図２Ａ】〜
【図２Ｃ】本発明の第２実施例を製造工程順に示す断面
図である。
図である。
【図３Ａ】〜
【図３Ｅ】従来の製造方法を工程順に示す断面図である
。
。
１ ｐ型シリコン基板 ２ ｎ＋
型埋込層 ３ ｐ＋ 型埋込層 ４ ｎ型エピタキシャル層 ５ 第１の薄い
絶縁膜６ 第１の多結晶シリコン膜 ７ 耐酸化
性被膜 ９ フィールド酸化膜 １０ ゲート酸化膜 １２ 第
２の多結晶シリコン膜 １３Ａ，１３Ｂ ゲート電極 １３Ｃ
コレクタ電極 １４ ｎ型ソース・ドレイン領域 １５ ｐ
型ソース・ドレイン領域
型埋込層 ３ ｐ＋ 型埋込層 ４ ｎ型エピタキシャル層 ５ 第１の薄い
絶縁膜６ 第１の多結晶シリコン膜 ７ 耐酸化
性被膜 ９ フィールド酸化膜 １０ ゲート酸化膜 １２ 第
２の多結晶シリコン膜 １３Ａ，１３Ｂ ゲート電極 １３Ｃ
コレクタ電極 １４ ｎ型ソース・ドレイン領域 １５ ｐ
型ソース・ドレイン領域
Claims (1)
- 【請求項１】 バイポーラ素子とＭＯＳ素子とを同一
半導体基板上に形成してなる半導体装置において、半導
体基板上に薄い第１の絶縁膜を形成してバイポーラ素子
のコレクタ領域相当箇所に窓を開孔する工程と、全面に
第１の多結晶シリコン膜を形成してこれに高濃度に不純
物を導入する工程と、前記第１の多結晶シリコン膜の不
純物を第１の絶縁膜の開孔窓を通して半導体基板に導入
させる工程と、前記第１の多結晶シリコン膜上に耐酸化
性被膜を選択的に設け、これをマスクにして第１の多結
晶シリコン膜を選択酸化してフィールド酸化膜を形成す
る工程と、第１の多結晶シリコン膜を除去した後、ゲー
ト酸化膜及び第２多結晶シリコン膜を形成し、この第２
の多結晶シリコン膜に所要濃度の不純物を導入し、かつ
これを選択形成してＭＯＳ素子のゲート電極を形成する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023882A JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3023882A JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252066A true JPH04252066A (ja) | 1992-09-08 |
| JP2770576B2 JP2770576B2 (ja) | 1998-07-02 |
Family
ID=12122822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3023882A Expired - Lifetime JP2770576B2 (ja) | 1991-01-25 | 1991-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770576B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131761A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63244666A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JPH02105563A (ja) * | 1988-10-14 | 1990-04-18 | Seiko Epson Corp | 半導体装置 |
-
1991
- 1991-01-25 JP JP3023882A patent/JP2770576B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131761A (ja) * | 1982-01-29 | 1983-08-05 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63244666A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01140761A (ja) * | 1987-11-27 | 1989-06-01 | Nec Corp | 半導体装置 |
| JPH02105563A (ja) * | 1988-10-14 | 1990-04-18 | Seiko Epson Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770576B2 (ja) | 1998-07-02 |
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