JPH02105563A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02105563A JPH02105563A JP25883688A JP25883688A JPH02105563A JP H02105563 A JPH02105563 A JP H02105563A JP 25883688 A JP25883688 A JP 25883688A JP 25883688 A JP25883688 A JP 25883688A JP H02105563 A JPH02105563 A JP H02105563A
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- polycrystalline silicon
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- bipolar transistor
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Links
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に係り、より詳しくは同一基板上に
バイポーラトランジスタとＭＯＳ ＥＰＥＴとを具備す
る半導体装置（以下、Ｂｉ−ＭＯ３半導体装置と略記す
る。）に関する。
バイポーラトランジスタとＭＯＳ ＥＰＥＴとを具備す
る半導体装置（以下、Ｂｉ−ＭＯ３半導体装置と略記す
る。）に関する。
［従来の技術］
従来のＢｉ−ＩＪＯ３半導体装置においては、高速化、
高密度化を実現するために、エミッタ電極やゲート電極
として、多結晶シリコン層が用いられてきている。
高密度化を実現するために、エミッタ電極やゲート電極
として、多結晶シリコン層が用いられてきている。
この種の半導体装置は、第３図に示すような構造をとる
のが一般的である。
のが一般的である。
第３図において、Ｐ型Ｓ１基板１上のル型エピタキシャ
ル成長シリコン層に形成されたル型ウェル４及びＰ型ウ
ェル５内には、それぞれｎｐｎ型バイポーラトランジス
タと、ルチャネル型ＭＯ８１ＦＫ’ｌ’が配設されてい
る。
ル成長シリコン層に形成されたル型ウェル４及びＰ型ウ
ェル５内には、それぞれｎｐｎ型バイポーラトランジス
タと、ルチャネル型ＭＯ８１ＦＫ’ｌ’が配設されてい
る。
バイポーラトランジスタのエミッタ電極３２とＮチャネ
ルＭＯ８ＦＥＴのゲート電極３３は同時に形成されたル
１型多結晶シリコン層からなり、同一の不純物を含有す
る。ここで、ル 型エミッタ領域３４を高濃度で、急峻
な浅い接合とするために、不純物としてはひ素（八８）
が一般的に採用されている。なお、図中、２はｒＬ
型埋込み層、３はＰ＋型埋込み層、６は素子分離用の選
択酸化膜、７はゲート酸化膜、９はｎ＋型ソース／ドレ
イン領域、３０はＰ型ベース領域、３１はエミッタ開孔
部である。また、図に紗いて、コレクタ電極引き出し部
分は省略しである。
ルＭＯ８ＦＥＴのゲート電極３３は同時に形成されたル
１型多結晶シリコン層からなり、同一の不純物を含有す
る。ここで、ル 型エミッタ領域３４を高濃度で、急峻
な浅い接合とするために、不純物としてはひ素（八８）
が一般的に採用されている。なお、図中、２はｒＬ
型埋込み層、３はＰ＋型埋込み層、６は素子分離用の選
択酸化膜、７はゲート酸化膜、９はｎ＋型ソース／ドレ
イン領域、３０はＰ型ベース領域、３１はエミッタ開孔
部である。また、図に紗いて、コレクタ電極引き出し部
分は省略しである。
次に、ル 型多結晶シリコン層からなるエミッタ電極と
ゲート電極の形成方法を第４図について説明する。
ゲート電極の形成方法を第４図について説明する。
Ｐ型Ｓ１基板上１上にＰ＋型埋込み層２及びＰ＋型埋込
み層３を形成後、ｎ型エピタキシャル成長シリコン層を
堆積する。続いて、ル型ウェル４及びｐ型つェル５１選
択酸化膜６．ゲートＭ化説７、Ｐ型ベース領域５０を形
成する。さらに、エミッタ開孔部５１をフォトエツチン
グ法により設け、化学気相成長（ＯＶＤ）法により多結
晶シリコン層４０を基板全面に堆積する。次いで、Ａ８
イオン４１をイオン打ち込み法により多結晶シリコン層
４０ヘトーピングする。続いて、熱処理後、ｎ＋型多結
晶シリコン層をフォトエツチングし、所望のパターンの
エミッタ電極とゲート電極が得られる。
み層３を形成後、ｎ型エピタキシャル成長シリコン層を
堆積する。続いて、ル型ウェル４及びｐ型つェル５１選
択酸化膜６．ゲートＭ化説７、Ｐ型ベース領域５０を形
成する。さらに、エミッタ開孔部５１をフォトエツチン
グ法により設け、化学気相成長（ＯＶＤ）法により多結
晶シリコン層４０を基板全面に堆積する。次いで、Ａ８
イオン４１をイオン打ち込み法により多結晶シリコン層
４０ヘトーピングする。続いて、熱処理後、ｎ＋型多結
晶シリコン層をフォトエツチングし、所望のパターンの
エミッタ電極とゲート電極が得られる。
［発明が解決しようとする課ぽ］
しかしながら、従来の半導体装置の溝造では、前述のイ
オン打ち込みによる多結晶シリコン層４０への不純物の
ドーピング量はバイポーラトランジスタの能力からの要
求で決められるため、ドーピング量が非常に多い。その
結果、イオン打ち込みの際のイオン′ｒル荷によるチャ
ージアップ現象の発生確率が高く、ゲート酸化膜７が絶
縁破壊される割合が高くなるという問題点を有する。
オン打ち込みによる多結晶シリコン層４０への不純物の
ドーピング量はバイポーラトランジスタの能力からの要
求で決められるため、ドーピング量が非常に多い。その
結果、イオン打ち込みの際のイオン′ｒル荷によるチャ
ージアップ現象の発生確率が高く、ゲート酸化膜７が絶
縁破壊される割合が高くなるという問題点を有する。
そこで、本発明はこのような課題を解決するもので、そ
の目的とするところは、ゲート酸化膜の絶縁耐圧の優れ
た信頼性の高いＭＯ８素子と、高い素子能力を有するバ
イポーラトランジスタとを両立したＢｉ−ＭＯ３半導体
装置を提供するところにある。
の目的とするところは、ゲート酸化膜の絶縁耐圧の優れ
た信頼性の高いＭＯ８素子と、高い素子能力を有するバ
イポーラトランジスタとを両立したＢｉ−ＭＯ３半導体
装置を提供するところにある。
〔課題を解決するための手段］
本発明の半導体装置は、同一基板上にバイポーラトラン
ジスタとＭＯＳＦＥＴとを具備する半導体装置において
、前記バイポーラトランジスタのエミッタ電極と、゛前
記ＭＯ３ＰＥＴのゲート電極とが、異なる不純物を含有
した多結晶シ＼リフン層からなることを特徴とする。
ジスタとＭＯＳＦＥＴとを具備する半導体装置において
、前記バイポーラトランジスタのエミッタ電極と、゛前
記ＭＯ３ＰＥＴのゲート電極とが、異なる不純物を含有
した多結晶シ＼リフン層からなることを特徴とする。
また、前記エミッタ電極と前記ゲート電極とが異なる層
形成により形成された多結晶シリコン層からなることが
好ましい。
形成により形成された多結晶シリコン層からなることが
好ましい。
また、コレクタ引出し領域に接続するコレクタ電極が前
記エミッタ電極と同一の不純物を含有し、同一のノー形
成により形成された多結晶シリコン層からなることが好
ましい。
記エミッタ電極と同一の不純物を含有し、同一のノー形
成により形成された多結晶シリコン層からなることが好
ましい。
［実施例］
以下、本発明の代表的な実施例を図面を用いて具体的に
説明する。
説明する。
第１図は、本発明の一実施例を示す半導体装置の断面図
である。
である。
第１図において、ｐ型Ｓ１基板１上のル型エピタキシャ
ル成長シリコン層に形成されたル型ウェル４及びＰ型ウ
ェル５内には、それぞれｒＬｐｎ型バイポーラトランジ
スタとルチャネル型ＭＯ３１ＦＥＴが配設されている。
ル成長シリコン層に形成されたル型ウェル４及びＰ型ウ
ェル５内には、それぞれｒＬｐｎ型バイポーラトランジ
スタとルチャネル型ＭＯ３１ＦＥＴが配設されている。
バイポーラトランジスタのエミッタ電極１３はＡｓを含
有するル１型多結晶シリコン層からなりＭＯＳＦＥＴの
ゲート電極８はリン（Ｐ）を含有するル１型多結晶シリ
コン層からなり、それぞれ異なる層形成で形成された多
結晶シリコン１−から構成されている。
有するル１型多結晶シリコン層からなりＭＯＳＦＥＴの
ゲート電極８はリン（Ｐ）を含有するル１型多結晶シリ
コン層からなり、それぞれ異なる層形成で形成された多
結晶シリコン１−から構成されている。
なお、図において、１０はｐ型ベース領域、１１は層間
絶縁膜、１２はエミッタ開孔部、１４はｒＬ＋型多結晶
シリコンからなるエミッタ電極１６からのＡｓの拡散に
より形成されたｒＬ＋型工ミッタ領域である。また、図
中、コレクタ電極引き出し部分は省略してあり、符号は
上記第３図の従来の半導体装置と同一要素に相当する。
絶縁膜、１２はエミッタ開孔部、１４はｒＬ＋型多結晶
シリコンからなるエミッタ電極１６からのＡｓの拡散に
より形成されたｒＬ＋型工ミッタ領域である。また、図
中、コレクタ電極引き出し部分は省略してあり、符号は
上記第３図の従来の半導体装置と同一要素に相当する。
次に、本発明の半導体装置の製造方法の一実施例を第２
図（α）〜（ｄ）について順次説明する（１） まず、
筒２図（α）のように、Ｐ型Ｓｉ基板１上にＦＬ＋型埋
型埋層２及びＰ＋型埋込みＪ帝３を形成後、ル型エピタ
キシャル成長シリコン層を堆積する。続いて、ル型ウェ
ル４及びＰ型つェル５９選択酸化膜６．ゲート酸化膜７
を形成する。さらに、ＯＶＤ法により基板全面に多結晶
シリコン層２０を堆積後、プレデイポジション法により
ｐを多結晶シリコン層？０へ約１０２０〜１０２１ｅｒ
ｎ−３程度ドーピングする。
図（α）〜（ｄ）について順次説明する（１） まず、
筒２図（α）のように、Ｐ型Ｓｉ基板１上にＦＬ＋型埋
型埋層２及びＰ＋型埋込みＪ帝３を形成後、ル型エピタ
キシャル成長シリコン層を堆積する。続いて、ル型ウェ
ル４及びＰ型つェル５９選択酸化膜６．ゲート酸化膜７
を形成する。さらに、ＯＶＤ法により基板全面に多結晶
シリコン層２０を堆積後、プレデイポジション法により
ｐを多結晶シリコン層？０へ約１０２０〜１０２１ｅｒ
ｎ−３程度ドーピングする。
（２） 次に、フォトエツチング法により、所望のパタ
ーンのゲート電ｌ１Ａ８を形成後、 第２図（ｂ）のよ
うに、レジスト膜２１をマスクとして、Ｐもしくは八θ
２２をイオン打ち込みし、ル 型ソース／ドレイン領域
９を形成する。
ーンのゲート電ｌ１Ａ８を形成後、 第２図（ｂ）のよ
うに、レジスト膜２１をマスクとして、Ｐもしくは八θ
２２をイオン打ち込みし、ル 型ソース／ドレイン領域
９を形成する。
（５） 続いて、Ｐ型ベース領域１０をボロン（Ｂ）を
１０〜４０Ｋｅｙで５×１０！３〜５×１０”ｃｒｎ″
″２ 程速イオン打ち込みすることにより形成後、ＯＶ
Ｄ法により基板全面に層間絶縁膜１１を堆積し、さらに
、フォトエツチング法によりエミッタ開孔部１２を設け
る。
１０〜４０Ｋｅｙで５×１０！３〜５×１０”ｃｒｎ″
″２ 程速イオン打ち込みすることにより形成後、ＯＶ
Ｄ法により基板全面に層間絶縁膜１１を堆積し、さらに
、フォトエツチング法によりエミッタ開孔部１２を設け
る。
（４） 第２図（ｄ）のように、ＯＶＤ法ニヨり多結晶
シリコン層２３を堆積後、Ａ日イオン２４を６０〜１０
０ＫｅＶで５Ｘ１０１”〜１．５Ｘ １０１６ｃｍ−２
程度イオン打ち込みする。続いて、熱処理後、ｒＬ＋Ｌ
＋結晶シリコン層をフォトエツチングし、所望のパター
ンのエミッタ電極が形成される。
シリコン層２３を堆積後、Ａ日イオン２４を６０〜１０
０ＫｅＶで５Ｘ１０１”〜１．５Ｘ １０１６ｃｍ−２
程度イオン打ち込みする。続いて、熱処理後、ｒＬ＋Ｌ
＋結晶シリコン層をフォトエツチングし、所望のパター
ンのエミッタ電極が形成される。
以下、従来法によりアルミニウム等によるｔｔｉの引き
出しが行なわれ、前述の半導体装置が比較的少ない工程
により得られる。
出しが行なわれ、前述の半導体装置が比較的少ない工程
により得られる。
上記実施例の半導体装置の構造によれば、バイポーラト
ランジスタのエミッタ電極とＭＯＳＦＥＴのゲート電極
は、それぞれ異なる不純物を含有した多結晶シリコン層
から構成されてでるため、前述の多結晶シリコン層への
不純物のドーピングはそれぞれの素子について独立に設
定できる。すなわち、ドーピングの方法及びドーピング
量等を、それぞれの素子について最適化することができ
るため、前述の従来の半導体装置において発生したイオ
ン電荷によるチャージアップ現象に起因したゲート酸化
膜の絶縁破壊問題を回避することができる。その結果、
ゲート酸化膜の絶縁耐圧の優れた信頼性の高いＭＯ３素
子が得ら九る。
ランジスタのエミッタ電極とＭＯＳＦＥＴのゲート電極
は、それぞれ異なる不純物を含有した多結晶シリコン層
から構成されてでるため、前述の多結晶シリコン層への
不純物のドーピングはそれぞれの素子について独立に設
定できる。すなわち、ドーピングの方法及びドーピング
量等を、それぞれの素子について最適化することができ
るため、前述の従来の半導体装置において発生したイオ
ン電荷によるチャージアップ現象に起因したゲート酸化
膜の絶縁破壊問題を回避することができる。その結果、
ゲート酸化膜の絶縁耐圧の優れた信頼性の高いＭＯ３素
子が得ら九る。
また、多結晶シリコン層へのドーピング量を他の素子へ
の影響を及ぼすことなく任意に選択することができるた
め、エミッタの不純物濃度及びゲート電極もしくは配線
層の不純物濃度をそれぞれ最適化し、画素子の高性能化
が同時に計れる。
の影響を及ぼすことなく任意に選択することができるた
め、エミッタの不純物濃度及びゲート電極もしくは配線
層の不純物濃度をそれぞれ最適化し、画素子の高性能化
が同時に計れる。
さらに、第５図に示すように、コレクタ引出し領域に接
続するフレフタ電ｔｉ！１ｉ１７を王ミッタ電極１３と
同一の不純物（例えば八〇）を含有し、同一の層形成に
より形成された多結晶シリコン層から（ツク成してもよ
い。図において、符号は上記第１図の半導体装置と同一
要素に相当する。なお、図中、１５はル フレフタ領域
、１８はｎ＋エミッタ領域１４と同時に形成されたＬ＋
コレクタ領域、１６はコレクタ開孔部である。
続するフレフタ電ｔｉ！１ｉ１７を王ミッタ電極１３と
同一の不純物（例えば八〇）を含有し、同一の層形成に
より形成された多結晶シリコン層から（ツク成してもよ
い。図において、符号は上記第１図の半導体装置と同一
要素に相当する。なお、図中、１５はル フレフタ領域
、１８はｎ＋エミッタ領域１４と同時に形成されたＬ＋
コレクタ領域、１６はコレクタ開孔部である。
［発明の効果］
以上述べたように、本発明によれば、バイポーラトラン
ジスタのエミッタ電極とＭＯ８ＦＩＩＣＴのゲート電極
とが、異なる不純物を含有した多結晶シリコン層から構
成されているため、多結晶シリコン層への不純物のドー
ピング方法及びドーピング量等は、それぞれの素子につ
いて独立に設定することができる。その結果、ゲート電
極への不純物のドーピングを最適化することにより、従
来の半導体装置において問題になったイオン打込みの際
のイオン電荷によるチャージアップ現象に起因したゲー
ト酸化膜の絶縁破壊を回避できる。よって、ゲート酸化
膜の絶縁耐圧を大幅に向上させることができ、優れた信
頼性を有する半導体装置を高い良品歩留りで得ることが
できる。
ジスタのエミッタ電極とＭＯ８ＦＩＩＣＴのゲート電極
とが、異なる不純物を含有した多結晶シリコン層から構
成されているため、多結晶シリコン層への不純物のドー
ピング方法及びドーピング量等は、それぞれの素子につ
いて独立に設定することができる。その結果、ゲート電
極への不純物のドーピングを最適化することにより、従
来の半導体装置において問題になったイオン打込みの際
のイオン電荷によるチャージアップ現象に起因したゲー
ト酸化膜の絶縁破壊を回避できる。よって、ゲート酸化
膜の絶縁耐圧を大幅に向上させることができ、優れた信
頼性を有する半導体装置を高い良品歩留りで得ることが
できる。
さらに、多結晶シリコン層へのドーピングを各素子につ
いて、それぞれ最適化することにより、高い素子性能を
有するバイポーラトランジスタとＭＯ３素子とを同時に
することができるという効果を有する。
いて、それぞれ最適化することにより、高い素子性能を
有するバイポーラトランジスタとＭＯ３素子とを同時に
することができるという効果を有する。
以上、本発明を実施例に基づいて具体的に説明したが、
本発明は上述の実施例に限定されず、その要旨を逸しな
い範囲で種々変更が可能であることは言うまでもない。
本発明は上述の実施例に限定されず、その要旨を逸しな
い範囲で種々変更が可能であることは言うまでもない。
第１図は本発明の半導体装置の一実施例を示す断面図、
第２図（α）〜Ｃｄ）は本発明の半導体装置の製造方法
の一実施例を示す工程図、第３図は従来の半導体装置の
断面図、第４図は従来の半導体装置の製造方法を示す工
程図、第５図は本発明の半導体装置の他の実施例を示す
断面図であろ４・・・・・・・・・ル型ウェル ５・・・・・・・・・ｐ ＪＪ ウェル６・・・・・・
・・・選択酸化膜 ７・・・・・・・・・ゲート酸化膜 ８ 、 ５ ３ ・・・ ・・・ ゲ − ト Ｘ
極９・・・・・・・・・ル“型ソース／ドレイン領
域１０．３０・・・・・・ｐ型ベース領域１１・・・・
・・層間絶縁膜 １２．１６，５１・・・・・・スルーホール１３．３２
・・・・・・エミッタ電極 １４＊ ！＋ ４・・・・・・−型エミッタ領域１５．
１８・・・・・・ｒＬ＋コレクタ領域１７・・・・・・
コレクタ電極 ２０ ＋ ２５ ｔ ４０・・パ°多結晶シリコン層２
１・・・・・・レジスト膜 ２２．２４．４１・・・・・・イオンービームト・・・
・・・・・Ｐ型Ｓ１基板 ２・・・・・・・・・ル１型埋込み層 ３・・・・・・・・・Ｐ＋型埋込み層
第２図（α）〜Ｃｄ）は本発明の半導体装置の製造方法
の一実施例を示す工程図、第３図は従来の半導体装置の
断面図、第４図は従来の半導体装置の製造方法を示す工
程図、第５図は本発明の半導体装置の他の実施例を示す
断面図であろ４・・・・・・・・・ル型ウェル ５・・・・・・・・・ｐ ＪＪ ウェル６・・・・・・
・・・選択酸化膜 ７・・・・・・・・・ゲート酸化膜 ８ 、 ５ ３ ・・・ ・・・ ゲ − ト Ｘ
極９・・・・・・・・・ル“型ソース／ドレイン領
域１０．３０・・・・・・ｐ型ベース領域１１・・・・
・・層間絶縁膜 １２．１６，５１・・・・・・スルーホール１３．３２
・・・・・・エミッタ電極 １４＊ ！＋ ４・・・・・・−型エミッタ領域１５．
１８・・・・・・ｒＬ＋コレクタ領域１７・・・・・・
コレクタ電極 ２０ ＋ ２５ ｔ ４０・・パ°多結晶シリコン層２
１・・・・・・レジスト膜 ２２．２４．４１・・・・・・イオンービームト・・・
・・・・・Ｐ型Ｓ１基板 ２・・・・・・・・・ル１型埋込み層 ３・・・・・・・・・Ｐ＋型埋込み層
Claims (3)
- （１）同一基板上にバイポーラトランジスタとＭＯＳＦ
ＥＴとを具備する半導体装置において、前記バイポーラ
トランジスタのエミッタ電極と、前記ＭＯＳＦＥＴのゲ
ート電極とが、異なる不純物を含有した多結晶シリコン
層からなることを特徴とする半導体装置。 - （２）前記エミッタ電極と前記ゲート電極とが異なる層
形成により形成された多結晶シリコン層からなることを
特徴とする請求項１記載の半導体装置。 - （３）コレクタ引出し領域に、接続するコレクタ電極が
前記エミッタ電極と同一の不純物を含有し、同一の層形
成により形成された多結晶シリコン層からなることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25883688A JPH02105563A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25883688A JPH02105563A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105563A true JPH02105563A (ja) | 1990-04-18 |
Family
ID=17325698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25883688A Pending JPH02105563A (ja) | 1988-10-14 | 1988-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-10-14 JP JP25883688A patent/JPH02105563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04252066A (ja) * | 1991-01-25 | 1992-09-08 | Nec Corp | 半導体装置の製造方法 |
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