JPH02105454A - 相補形ｍｏｓｆｅｔの製造方法 - Google Patents
相補形ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH02105454A JPH02105454A JP63257015A JP25701588A JPH02105454A JP H02105454 A JPH02105454 A JP H02105454A JP 63257015 A JP63257015 A JP 63257015A JP 25701588 A JP25701588 A JP 25701588A JP H02105454 A JPH02105454 A JP H02105454A
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 8
- 230000015556 catabolic process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
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- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相補形ＭＯＳＦＥＴの製造方法に関し、特
に埋込層を有するウェル構造をもつ相補形ＭＯＳＦＥＴ
の製造方法に関する。
に埋込層を有するウェル構造をもつ相補形ＭＯＳＦＥＴ
の製造方法に関する。
従来、埋込層を有するウェル構造をもつ相補形ＭＯＳＦ
ＥＴの製造方法については種々の提案がなされているが
、その典型例を第５図へ〜（Ｃ１に基づいて説明する。
ＥＴの製造方法については種々の提案がなされているが
、その典型例を第５図へ〜（Ｃ１に基づいて説明する。
まず第５図＾に示すように、半導体基板１０１上に拡散
によりｎ型埋込Ｊｉ１０２とｐ型埋込層１０３を形成し
たのち、エピタキシャル層１０４を気相成長などにより
形成する。次に第５図ｆＢｌに示すように、ｎ型埋込層
１０２の上部にｎ型拡散層を、ｐ型埋込層１０３の上部
にｐ型拡散層を形成して、それぞれｎウェル領域ｉｏｓ
、ｐウェル領域１０６とする０次いで熱工程により少な
くともｐ型埋込層１０３とｐウェル領域１０６とが電気
的に接続されるように処理する。この工程によって形成
された構造により高濃度の埋込層が形成され、ラッチア
ンプ耐性が向上する。
によりｎ型埋込Ｊｉ１０２とｐ型埋込層１０３を形成し
たのち、エピタキシャル層１０４を気相成長などにより
形成する。次に第５図ｆＢｌに示すように、ｎ型埋込層
１０２の上部にｎ型拡散層を、ｐ型埋込層１０３の上部
にｐ型拡散層を形成して、それぞれｎウェル領域ｉｏｓ
、ｐウェル領域１０６とする０次いで熱工程により少な
くともｐ型埋込層１０３とｐウェル領域１０６とが電気
的に接続されるように処理する。この工程によって形成
された構造により高濃度の埋込層が形成され、ラッチア
ンプ耐性が向上する。
次に第５図（口に示すように、通常の方法によって、フ
ィールド酸化膜１０７ 、ゲート絶縁膜１０８゜ゲート
電極１０９を順次形成し、次いで、ｎウェル領域１０５
にｐ型不純物拡散層よりなるＰ−ＭＯＳＦＥＴのソース
・ドレイン領域１１０．１１１を形成し、ｐウェル領域
１０６にｎ型不純物拡散層よりなるＮ−ＭＯＳＦＥＴの
ソース・ドレイン領域１１２．１１３を形成することに
より、相補形ＭＯＳＦＥＴを製造していた。
ィールド酸化膜１０７ 、ゲート絶縁膜１０８゜ゲート
電極１０９を順次形成し、次いで、ｎウェル領域１０５
にｐ型不純物拡散層よりなるＰ−ＭＯＳＦＥＴのソース
・ドレイン領域１１０．１１１を形成し、ｐウェル領域
１０６にｎ型不純物拡散層よりなるＮ−ＭＯＳＦＥＴの
ソース・ドレイン領域１１２．１１３を形成することに
より、相補形ＭＯＳＦＥＴを製造していた。
しかしながら、前述したような従来の相補形ＭＯＳＦＥ
Ｔの製造方法によれば、構造上２つの埋込層がピーク濃
度で接触した状態になっているので、各ウェル領域間の
耐圧が低下するという問題点がある。
Ｔの製造方法によれば、構造上２つの埋込層がピーク濃
度で接触した状態になっているので、各ウェル領域間の
耐圧が低下するという問題点がある。
また２つの埋込層が同じ深さ（エピタキシャルの厚さ）
から拡散形成されているため、各ウェル領域に対し最適
な濃度分布を得るのが困難である。
から拡散形成されているため、各ウェル領域に対し最適
な濃度分布を得るのが困難である。
本発明は、従来の相補形ＭＯＳ Ｆ ＥＴの製造法にお
ける埋込層を有するウェル領域の構造の欠点を除去する
ためになされたもので、高いウェル間耐圧と、両方のウ
ェルに対する最適な濃度分布を容易に得られるようにし
た相補形ＭＯＳＦＥＴの製造方法を提供することを目的
とする。
ける埋込層を有するウェル領域の構造の欠点を除去する
ためになされたもので、高いウェル間耐圧と、両方のウ
ェルに対する最適な濃度分布を容易に得られるようにし
た相補形ＭＯＳＦＥＴの製造方法を提供することを目的
とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、半導体基板の第１ ｆｉｌ域に
第１導電型の第１埋込層を形成したのち、少なくとも２
層以上のエピタキシャル成長を行い、各エピタキシャル
層の間の少なくとも１つの層間に前記第１ｇ域を含まな
い第２領域において第２導電型の第２埋込層を形成し、
前記第１埋込層の形成されている第１ ｅＭ域に第２導
電型の拡散層からなるソース・ドレイン領域を形成し、
前記第２埋込屡の形成されている第２領域に第１導電型
の拡散層からなるソース・ドレイン領域を形成して相補
形ＭＯＳＦＥＴを製造するものである。
決するため、本発明は、半導体基板の第１ ｆｉｌ域に
第１導電型の第１埋込層を形成したのち、少なくとも２
層以上のエピタキシャル成長を行い、各エピタキシャル
層の間の少なくとも１つの層間に前記第１ｇ域を含まな
い第２領域において第２導電型の第２埋込層を形成し、
前記第１埋込層の形成されている第１ ｅＭ域に第２導
電型の拡散層からなるソース・ドレイン領域を形成し、
前記第２埋込屡の形成されている第２領域に第１導電型
の拡散層からなるソース・ドレイン領域を形成して相補
形ＭＯＳＦＥＴを製造するものである。
このように製造することにより、第１埋込層と第２埋込
層を形成する位置が深さ方向に分離され、したがって２
つの埋込層がピーク濃度で接触することが回避され、ウ
ェル間耐圧が改善される。また２つの埋込層の深さ方向
の位置を独立に設定することができ、両方のウェルの不
純物濃度分布を必要なデバイスの性能に対して最適化す
ることが可能となる。
層を形成する位置が深さ方向に分離され、したがって２
つの埋込層がピーク濃度で接触することが回避され、ウ
ェル間耐圧が改善される。また２つの埋込層の深さ方向
の位置を独立に設定することができ、両方のウェルの不
純物濃度分布を必要なデバイスの性能に対して最適化す
ることが可能となる。
以下実施例について説明する。第１図へ〜山）は、本発
明の実施例の製造工程を示す図である。まず第１図（８
）に示すように、ｐ型半導体基板１のｎウェルとなる領
域にｎ型埋込Ｎ２を形成し、ｎ型の第１エピタキシャル
層３を成長させる０次いで第１図田）に示すように、ｐ
ウェルとなる領域にｐ型埋込層４を形成し、ｎ型の第２
エピタキシャル層・５を成長させる０次に第１図（０に
示すように、上部からｎウェル領域６とｐウェル領域７
を形成し、熱工程によってｐ型埋込層４とｐウェル領域
７が電気的に接続されるように処理する。
明の実施例の製造工程を示す図である。まず第１図（８
）に示すように、ｐ型半導体基板１のｎウェルとなる領
域にｎ型埋込Ｎ２を形成し、ｎ型の第１エピタキシャル
層３を成長させる０次いで第１図田）に示すように、ｐ
ウェルとなる領域にｐ型埋込層４を形成し、ｎ型の第２
エピタキシャル層・５を成長させる０次に第１図（０に
示すように、上部からｎウェル領域６とｐウェル領域７
を形成し、熱工程によってｐ型埋込層４とｐウェル領域
７が電気的に接続されるように処理する。
続いて、上記のようにして形成された各ウェル領域６．
７上に、第１図（０１に示すように、フィールド酸化膜
８．ゲート酸化Ｍ９．ゲー）ｔＦｎｏを形成し、次いで
ｎウェル領域６にｐ型拡散層よりなるＰ−ＭＯＳＦＥＴ
のソース・ドレイン領域１１゜１２を、ｐウェル領域７
にｎ型拡散層よりなるＮ−ＭＯＳ Ｆ ＥＴのソース・
ドレイン領域１３．１４を順次形成し、相補形ＭＯＳＦ
ＥＴを構成する。
７上に、第１図（０１に示すように、フィールド酸化膜
８．ゲート酸化Ｍ９．ゲー）ｔＦｎｏを形成し、次いで
ｎウェル領域６にｐ型拡散層よりなるＰ−ＭＯＳＦＥＴ
のソース・ドレイン領域１１゜１２を、ｐウェル領域７
にｎ型拡散層よりなるＮ−ＭＯＳ Ｆ ＥＴのソース・
ドレイン領域１３．１４を順次形成し、相補形ＭＯＳＦ
ＥＴを構成する。
このようにして得られる相補形ＭＯＳ Ｆ ＥＴにおけ
るＮ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴの各素子形成
領域の不純物濃度分布を、第２図＾。
るＮ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴの各素子形成
領域の不純物濃度分布を、第２図＾。
■）に示す、この濃度分布図から明らかなように、各Ｍ
ＯＳ Ｆ ＢＴが高濃度分布の埋込層を有しており、ラ
ンチアップ耐性の高いデバイスが実現できると共に、２
つの埋込層のピーク濃度が深さ方向で分離されているの
で、高いウェル間耐圧が得られる。
ＯＳ Ｆ ＢＴが高濃度分布の埋込層を有しており、ラ
ンチアップ耐性の高いデバイスが実現できると共に、２
つの埋込層のピーク濃度が深さ方向で分離されているの
で、高いウェル間耐圧が得られる。
また第１エピタキシャル層及び第２エピタキシャル層の
厚さの割合を変えることによって、上記特長を保持した
まま、種々のデバイスを共存させることもできる０例え
ば、第２エピタキシャル層の厚さを変えずに第１エビク
キシヤル層を厚くした場合は、極めて高耐圧のＮＰＮ型
バイポーラトランジスタを共存させることができる。
厚さの割合を変えることによって、上記特長を保持した
まま、種々のデバイスを共存させることもできる０例え
ば、第２エピタキシャル層の厚さを変えずに第１エビク
キシヤル層を厚くした場合は、極めて高耐圧のＮＰＮ型
バイポーラトランジスタを共存させることができる。
このバイポーラトランジスタを共存して形成する方法を
第３図を用いて説明する。第１エビタキシャル層３を厚
く成長させて、第１図１３）に示す工程まで処理した後
、上部から形成されるｎウェル領域６を形成せずに、第
２エピタキシヤルＮ５上に第３図に示すように、ｐ型の
ベース領域３１とｎ型のエミッタＩ、ｌ域２２を順次形
成して、ＮＰＮバイポーラトランジスタを構成する。こ
のバイポーラトランジスタ部分の不純物濃度分布を第４
図に示す、このように第１エピタキシャル層２を厚く形
成することによって掻めて高いエミッタ・コレクタ間耐
圧が実現可能であり、また第２エピタキシャル層５の厚
さを変化させていないので、ｐウェル領域の構造は変化
せず、高温度の埋込層と接続された深いウェルが維持さ
れ、高性能の相補形ＭＯＳＦＥＴと高耐圧のバイポーラ
トランジスタを共存させることができる。
第３図を用いて説明する。第１エビタキシャル層３を厚
く成長させて、第１図１３）に示す工程まで処理した後
、上部から形成されるｎウェル領域６を形成せずに、第
２エピタキシヤルＮ５上に第３図に示すように、ｐ型の
ベース領域３１とｎ型のエミッタＩ、ｌ域２２を順次形
成して、ＮＰＮバイポーラトランジスタを構成する。こ
のバイポーラトランジスタ部分の不純物濃度分布を第４
図に示す、このように第１エピタキシャル層２を厚く形
成することによって掻めて高いエミッタ・コレクタ間耐
圧が実現可能であり、また第２エピタキシャル層５の厚
さを変化させていないので、ｐウェル領域の構造は変化
せず、高温度の埋込層と接続された深いウェルが維持さ
れ、高性能の相補形ＭＯＳＦＥＴと高耐圧のバイポーラ
トランジスタを共存させることができる。
なお上記実施例では、エピタキシャル層を２層としたも
のを示したが、本発明はこれに限るものではなく、３層
以上のエピタキシャル成長を行い、少なくとも１つの層
間に第２埋込層を形成するようにしても、同様な作用効
果が得られる。
のを示したが、本発明はこれに限るものではなく、３層
以上のエピタキシャル成長を行い、少なくとも１つの層
間に第２埋込層を形成するようにしても、同様な作用効
果が得られる。
（発明の効果）
以上実施例に基づいて説明したように、本発明によれば
、エピタキシャル成長を２回以上行って、第１埋込層と
第２埋込層を形成する位置を深さ方向において分離する
ようにしているので、２つの埋込層がピーク４度で接触
するのが避けられ、ウェル間耐圧を改善すると共に、２
つの埋込層の深さ方向の位置を独立に設定することによ
って、両ウェルの不純物濃度分布を、必要なデバイスの
性能に対して最適化することができる等の効果が得られ
る。
、エピタキシャル成長を２回以上行って、第１埋込層と
第２埋込層を形成する位置を深さ方向において分離する
ようにしているので、２つの埋込層がピーク４度で接触
するのが避けられ、ウェル間耐圧を改善すると共に、２
つの埋込層の深さ方向の位置を独立に設定することによ
って、両ウェルの不純物濃度分布を、必要なデバイスの
性能に対して最適化することができる等の効果が得られ
る。
第１図へ〜の）は、本発明に係る相補形ＭＯＳＦＥＴの
製造方法の実施例の製造工程を示す図、第２図＾、旧）
は、本発明によって得られるＮ−ＭＯＳＦＥＴｔ＋ｌｌ
域及びＰ−ＭＯＳＦＥＴ領域における不純物濃度分布を
示す図、第３図は、本発明に係る相補形ＭＯＳＦＥＴに
ＮＰＮバイポーラトランジスタを共存させる場合の製造
工程の一部を示す図、第４図は、そのＮＰＮバイポーラ
トランジスタ部分の不純物濃度分布を示す図、第５図へ
〜ｆｃ）は、従来の相補形ＭＯＳ Ｆ ＥＴの製造方法
の一例を示す工程図である。 図において、１は半導体基板、２はｎ型埋込層、３は第
１エピタキシャル層、４はｐ型埋込層、５は第２エピタ
キシャル層、６はｎウェル領域、７はｐウェル領域、８
はフィールド酸化膜、９はゲート酸化膜、１０はゲート
電極、１１はＰ−ＭＯＳＦＥＴソース碩域、１２領域−
ＭＯＳＦＥＴドレイン領域、１３はＮ−ＭＯＳＦＥＴソ
ース領域、１４はＮＭＯＳ Ｆ ＥＴドレイン領域を示
す。 第１図 （Ｂ） 特許出願人 オリンパス光学工業株式会社（Ａ） 深さ 第３図 第４図 深さ□
製造方法の実施例の製造工程を示す図、第２図＾、旧）
は、本発明によって得られるＮ−ＭＯＳＦＥＴｔ＋ｌｌ
域及びＰ−ＭＯＳＦＥＴ領域における不純物濃度分布を
示す図、第３図は、本発明に係る相補形ＭＯＳＦＥＴに
ＮＰＮバイポーラトランジスタを共存させる場合の製造
工程の一部を示す図、第４図は、そのＮＰＮバイポーラ
トランジスタ部分の不純物濃度分布を示す図、第５図へ
〜ｆｃ）は、従来の相補形ＭＯＳ Ｆ ＥＴの製造方法
の一例を示す工程図である。 図において、１は半導体基板、２はｎ型埋込層、３は第
１エピタキシャル層、４はｐ型埋込層、５は第２エピタ
キシャル層、６はｎウェル領域、７はｐウェル領域、８
はフィールド酸化膜、９はゲート酸化膜、１０はゲート
電極、１１はＰ−ＭＯＳＦＥＴソース碩域、１２領域−
ＭＯＳＦＥＴドレイン領域、１３はＮ−ＭＯＳＦＥＴソ
ース領域、１４はＮＭＯＳ Ｆ ＥＴドレイン領域を示
す。 第１図 （Ｂ） 特許出願人 オリンパス光学工業株式会社（Ａ） 深さ 第３図 第４図 深さ□
Claims (1)
- １、半導体基板の第１領域に第１導電型の第１埋込層を
形成したのち、少なくとも２層以上のエピタキシャル成
長を行い、各エピタキシャル層の間の少なくとも１つの
層間に前記第１領域を含まない第２領域において第２導
電型の第２埋込層を形成し、前記第１埋込層の形成され
ている第１領域に第２導電型の拡散層からなるソース・
ドレイン領域を形成し、前記第２埋込層の形成されてい
る第２領域に第１導電型の拡散層からなるソース・ドレ
イン領域を形成することを特徴とする相補形ＭＯＳＦＥ
Ｔの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257015A JPH02105454A (ja) | 1988-10-14 | 1988-10-14 | 相補形ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63257015A JPH02105454A (ja) | 1988-10-14 | 1988-10-14 | 相補形ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02105454A true JPH02105454A (ja) | 1990-04-18 |
Family
ID=17300548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63257015A Pending JPH02105454A (ja) | 1988-10-14 | 1988-10-14 | 相補形ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02105454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453026A2 (en) * | 1990-04-20 | 1991-10-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for forming a buried drain or collector region in monolithic semiconductor devices |
| JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
-
1988
- 1988-10-14 JP JP63257015A patent/JPH02105454A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453026A2 (en) * | 1990-04-20 | 1991-10-23 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Process for forming a buried drain or collector region in monolithic semiconductor devices |
| JP2012186281A (ja) * | 2011-03-04 | 2012-09-27 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US8916431B2 (en) | 2011-03-04 | 2014-12-23 | Fujitsu Semiconductor Limited | Semiconductor device having epitaxial semiconductor layer above impurity layer |
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