JPS6367776A - バイポ−ラｉｃの製造方法 - Google Patents
バイポ−ラｉｃの製造方法Info
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- JPS6367776A JPS6367776A JP21479986A JP21479986A JPS6367776A JP S6367776 A JPS6367776 A JP S6367776A JP 21479986 A JP21479986 A JP 21479986A JP 21479986 A JP21479986 A JP 21479986A JP S6367776 A JPS6367776 A JP S6367776A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はバイポーラＩＣの製造方法に関するものであり
、特に、高耐圧トランジスタと、低耐圧ではあるが、高
速のトランジスタや低飽和電圧トランジスタ或いは縮小
形トランジスタとが混在する構成のバイポーラＩＣの製
造方法に関するものである。
、特に、高耐圧トランジスタと、低耐圧ではあるが、高
速のトランジスタや低飽和電圧トランジスタ或いは縮小
形トランジスタとが混在する構成のバイポーラＩＣの製
造方法に関するものである。
〈従来の技術〉
まず、従来の製造方法を説明する。
第２図は従来の製造方法を示す製造工程図である。
（１） 抵抗率が１００・１程度のＰ−半導体基板１
に選択拡散を行なうことにより、面積抵抗が２００／口
程度の高耐圧トランジスタ用Ｎ 埋込拡散層２を形成す
る。
に選択拡散を行なうことにより、面積抵抗が２００／口
程度の高耐圧トランジスタ用Ｎ 埋込拡散層２を形成す
る。
１．２１Ｎ 埋へ拡赦１１２を形成したＰ−半導体装
置１上に１００・譚、１０声ｍ程度の１層目Ｎエピタキ
シャル層３を形成する。その後、該Ｎエピタキシャル層
中にＰ 埋込分離拡散領域４及び低耐圧トランジスタ用
Ｎ 埋込拡散層５を形成する。
置１上に１００・譚、１０声ｍ程度の１層目Ｎエピタキ
シャル層３を形成する。その後、該Ｎエピタキシャル層
中にＰ 埋込分離拡散領域４及び低耐圧トランジスタ用
Ｎ 埋込拡散層５を形成する。
［３） １０（１−譚、 ７〜１０Ａｍ 程度の２
層目Ｎエピタキシャル層６を形成する。
層目Ｎエピタキシャル層６を形成する。
（４）Ｐ 分離拡散領域７、Ｐ＋ベース拡散領域８、
Ｎ＋エミッタ拡散領域９、Ｎ コレクタ・コンタクト領
域１０を形成し、更に、ベース電極１１、エミッタ電極
１２、コレクタ電極１３を形成する。なお、１４は５ｉ
Ｏｚ 膜である。
Ｎ＋エミッタ拡散領域９、Ｎ コレクタ・コンタクト領
域１０を形成し、更に、ベース電極１１、エミッタ電極
１２、コレクタ電極１３を形成する。なお、１４は５ｉ
Ｏｚ 膜である。
以上により、高耐圧トランジスタ１５と、低耐圧・高速
、低飽和電圧または縮小形トランジスタ１６とが混在す
るバイポーラＩＣが製造される。
、低飽和電圧または縮小形トランジスタ１６とが混在す
るバイポーラＩＣが製造される。
〈発明が解決しようとする問題点〉
しかしながら、上記従来の製造方法には以下に示す問題
点があった。
点があった。
すなわち、従来の製造方法では、エピタキシャル成長、
分離拡散、埋込層拡散をそれぞれ２回行わねばならず、
工程が複雑になる。
分離拡散、埋込層拡散をそれぞれ２回行わねばならず、
工程が複雑になる。
また、二回エピタキシャル成長を行なう為、結晶性低下
の問題を生じ、歩留まり低下にもつながる。さらに、低
耐圧トランジスタ用Ｎ 埋込層拡散が高温長時間熱処理
が必要なため、高耐圧トランジスタ用Ｎ 埋込拡散層の
はい上がりにより高耐圧トランジスタ部の実効エピタキ
シャル層厚が低下するなどの問題点があった。
の問題を生じ、歩留まり低下にもつながる。さらに、低
耐圧トランジスタ用Ｎ 埋込層拡散が高温長時間熱処理
が必要なため、高耐圧トランジスタ用Ｎ 埋込拡散層の
はい上がりにより高耐圧トランジスタ部の実効エピタキ
シャル層厚が低下するなどの問題点があった。
本発明は上記問題点を解決したバイポーラＩＣの製造方
法を提供することを目的としているものである。
法を提供することを目的としているものである。
〈問題点を解決するための平段〉
本発明のバイポーラＩＣの製造方法は、第１導電型半導
体基板中に、第２導電型高濃度埋込拡散層と、後に形成
される第２導電型エピタキシャル層と同程度の濃度の第
２導電型低濃度ウェル拡散層とを形成する工程と、上記
第２導゛這型高濃度埋込拡散層及び第２導電型低濃度ウ
ェル拡散層を形成した上記第１導電型半導体基板上に第
２導電型エピタキシャル層を形成する工程と、該第２導
電型エピタキシャル層中に第１導電型分離拡散領域を形
成する工程と、該第１導電型分離拡散領域によって分離
された、上記第２導電型高濃度埋込拡散層上の上記第２
導電型エピタキシャル層中、及び上記第２導電型低濃度
ウェル拡散層上の上記第２導電型エピタキシャル層中に
、第１導電型ベース拡散領域並びに第２導電型エミツタ
拡散領域及び同コレクタ・コンタクト拡散領域を形成す
る工程とを有することを特徴とするものである。
体基板中に、第２導電型高濃度埋込拡散層と、後に形成
される第２導電型エピタキシャル層と同程度の濃度の第
２導電型低濃度ウェル拡散層とを形成する工程と、上記
第２導゛這型高濃度埋込拡散層及び第２導電型低濃度ウ
ェル拡散層を形成した上記第１導電型半導体基板上に第
２導電型エピタキシャル層を形成する工程と、該第２導
電型エピタキシャル層中に第１導電型分離拡散領域を形
成する工程と、該第１導電型分離拡散領域によって分離
された、上記第２導電型高濃度埋込拡散層上の上記第２
導電型エピタキシャル層中、及び上記第２導電型低濃度
ウェル拡散層上の上記第２導電型エピタキシャル層中に
、第１導電型ベース拡散領域並びに第２導電型エミツタ
拡散領域及び同コレクタ・コンタクト拡散領域を形成す
る工程とを有することを特徴とするものである。
なお、本発明に於いて、第２導電型低濃度ウェル拡散層
の濃度が第２導電型エピタキシャル層の濃度とＰＪ８度
であるとは、ウェル拡散層の平均濃度がエピタキシャル
層の濃度と同程度（数分の１乃至数倍）であることを意
味する。
の濃度が第２導電型エピタキシャル層の濃度とＰＪ８度
であるとは、ウェル拡散層の平均濃度がエピタキシャル
層の濃度と同程度（数分の１乃至数倍）であることを意
味する。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する０
第１図は本発明の一実旅例の製造工程図である。
（１）抵抗率が数１０００・彌程度のＰ−半導体基板２
１中に、深さが１０．＆ｍ程度、表面０度が５Ｘ１０／
ａｍ 程度のＮ−ウェル拡散層２２を形成する（高耐
圧トランジスタ部Ａ）。
１中に、深さが１０．＆ｍ程度、表面０度が５Ｘ１０／
ａｍ 程度のＮ−ウェル拡散層２２を形成する（高耐
圧トランジスタ部Ａ）。
その後、面積抵抗が２００／口程度の低耐圧トランジス
タ用Ｎ 埋込拡散層２３を形成する（低耐圧トランジス
タ部Ｂ）。
タ用Ｎ 埋込拡散層２３を形成する（低耐圧トランジス
タ部Ｂ）。
（２）Ｎ−ウェル拡散層２２及びＮ 埋込拡散層２３を
形成したＰ−半導体基板２１上に、１０Ω−ＣＭ 、
７〜１０％ｍ程度のＮ−エピタキシャル層２４を形成す
る。
形成したＰ−半導体基板２１上に、１０Ω−ＣＭ 、
７〜１０％ｍ程度のＮ−エピタキシャル層２４を形成す
る。
（３）Ｎ−エピタキシャル層２４中にＰ 分離拡散領域
２５を形成する。
２５を形成する。
＋４） Ｐ ベース拡散頭載２６、Ｎ エミッタ拡
散領域２７、Ｎ コレクタ・コンタクト領域２８を形成
し、更Ｇて、ベース電画２９、エミッタ電極３０．コレ
クタ這５３１を形成する。なお、３２はＳｉＯ２膜であ
る。
散領域２７、Ｎ コレクタ・コンタクト領域２８を形成
し、更Ｇて、ベース電画２９、エミッタ電極３０．コレ
クタ這５３１を形成する。なお、３２はＳｉＯ２膜であ
る。
以上により、高耐圧トランジスタ３３と、低耐圧・高速
、低飽和電圧または縮小形トランジスタ３４とが混圧す
るバイポーラＩＣが製造される。
、低飽和電圧または縮小形トランジスタ３４とが混圧す
るバイポーラＩＣが製造される。
〈発明の効果〉
本発明によれば、エピタキシャル成長、分離拡散、埋込
層拡散は各１回宛となるので、製造工程を著しく簡略化
することができ、コスト・ダウンをはかることができる
。また、エピタキシャル成長が１回であるため、結晶性
低下の問題も生じず、歩留まＤ向上をはかることができ
る。さらに、埋込拡散層のはい上がシによシネ都合が発
生するといった問題も生じないものである。
層拡散は各１回宛となるので、製造工程を著しく簡略化
することができ、コスト・ダウンをはかることができる
。また、エピタキシャル成長が１回であるため、結晶性
低下の問題も生じず、歩留まＤ向上をはかることができ
る。さらに、埋込拡散層のはい上がシによシネ都合が発
生するといった問題も生じないものである。
第１図は本発明の一実施例を示す製造工程図、第２図は
従来の製造方法を示す製造工程図である。 符号の説明 ２１：Ｐ−半導体基板、 ２２：Ｎ−ウェル拡散層、
２３：低耐圧トランジスタ用Ｎ 埋込拡散層、 ２４：
Ｎ−エピタキシャル層、 ２５：＋ Ｐ 分離拡散領域、 ２６：Ｐ ベース拡散領域、２７
：Ｎ＋エミッタ拡散領域、 ２８：Ｎ コレクタ・コン
タクト領域、 ２９：ベース電極、３０：エミッタ電極
、 ３１：コレクタ電極、３２：５ｉ（ｈ 膜、
３３：高耐圧トランジスタ、３４：低耐圧・高速、低飽
和電圧または縮小形トランジスタ。
従来の製造方法を示す製造工程図である。 符号の説明 ２１：Ｐ−半導体基板、 ２２：Ｎ−ウェル拡散層、
２３：低耐圧トランジスタ用Ｎ 埋込拡散層、 ２４：
Ｎ−エピタキシャル層、 ２５：＋ Ｐ 分離拡散領域、 ２６：Ｐ ベース拡散領域、２７
：Ｎ＋エミッタ拡散領域、 ２８：Ｎ コレクタ・コン
タクト領域、 ２９：ベース電極、３０：エミッタ電極
、 ３１：コレクタ電極、３２：５ｉ（ｈ 膜、
３３：高耐圧トランジスタ、３４：低耐圧・高速、低飽
和電圧または縮小形トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板中に、第２導電型高濃度埋込
拡散層と、後に形成される第２導電型エピタキシャル層
と同程度の濃度の第２導電型低濃度ウェル拡散層とを形
成する工程と、 上記第２導電型高濃度埋込拡散層及び第２導電型低濃度
ウェル拡散層を形成した上記第１導電型半導体基板上に
第２導電型エピタキシャル層を形成する工程と、 該第２導電型エピタキシャル層中に第１導電型分離拡散
領域を形成する工程と、 該第１導電型分離拡散領域によって分離された、上記第
２導電型高濃度埋込拡散層上の上記第２導電型エピタキ
シャル層中、及び上記第２導電型低濃度ウェル拡散層上
の上記第２導電型エピタキシャル層中に、第１導電型ベ
ース拡散領域並びに第２導電型エミッタ拡散領域及び同
コレクタ・コンタクト拡散領域を形成する工程とを有す
ることを特徴とする、バイポーラＩＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479986A JPS6367776A (ja) | 1986-09-09 | 1986-09-09 | バイポ−ラｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21479986A JPS6367776A (ja) | 1986-09-09 | 1986-09-09 | バイポ−ラｉｃの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367776A true JPS6367776A (ja) | 1988-03-26 |
Family
ID=16661714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21479986A Pending JPS6367776A (ja) | 1986-09-09 | 1986-09-09 | バイポ−ラｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950616A (en) * | 1988-07-13 | 1990-08-21 | Samsung Electronics Co., Ltd. | Method for fabricating a BiCMOS device |
-
1986
- 1986-09-09 JP JP21479986A patent/JPS6367776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950616A (en) * | 1988-07-13 | 1990-08-21 | Samsung Electronics Co., Ltd. | Method for fabricating a BiCMOS device |
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